JP4160167B2 - 半導体装置の製造方法 - Google Patents
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- H01—ELECTRIC ELEMENTS
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ダミーゲートを形成する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを用いた半導体集積回路の高性能化及び低コスト化のため、素子サイズの微細化が重要な役割を果たしている。素子サイズの微細化は、ＳＴＩ（Shallow Trench Isolation）技術を用いて実現することができるが、微細化による配線抵抗が増加するという問題を解決するため、ゲート電極に抵抗の低い金属材料を用いて配線抵抗を下げる方法が提案されている。
【０００３】
ところが、従来のようにゲート絶縁膜及びゲート電極形成後にソース・ドレイン領域を形成する場合、高温熱工程及び熱酸化工程が必要となり、メタル電極の抵抗増加やゲート絶縁膜の信頼性劣化といった問題があった。
【０００４】
これらの問題を解決する手段として、高温工程を必要とするソース・ドレイン領域の形成工程を先に行い、ソース・ドレイン領域に対して自己整合的に形成されている溝にゲート絶縁膜及びゲート電極を埋め込み形成する方法が提案されている。
【０００５】
以下、図６７〜図６９を参照して、上記の技術（特願平８−３５６４９３）の一例を説明する。なお、図６７および図６８はトランジスタのＬ方向（チャネル長方向）の断面を示した図であり、図６９はトランジスタのＷ方向（チャネル幅方向）の断面を示した図である。
【０００６】
まず、トレンチ素子分離（ＳＴＩ）技術を用いて、Ｓｉ基板５０１にトランジスタ形成領域５０２及び素子分離領域５０３を形成する（図６７（ａ）、図６９（ａ））。
【０００７】
次いで、Ｓｉ基板５０１の露出した表面に厚さ１０ｎｍ程度のＳｉＯ2 膜５０４を形成し、このＳｉＯ2 膜５０４上にダミーゲートパターン用のポリＳｉ膜を３００ｎｍ程度の膜厚で堆積し、例えばリソグラフィー法とＲＩＥ法などを用いて加工し、ダミーゲートパターン５０５を形成する（図６７（ｂ））。
【０００８】
次に、ダミーゲートパターン５０５をマスクとして用いて、素子分離領域５０３により囲まれた素子領域に、例えばリンのイオン注入を行ない、ｎ- 型拡散領域５０６を形成する（図６７（ｃ））。
【０００９】
そして、Ｓｉ3 Ｎ4 膜を全面に堆積した後、全面にＲＩＥを施し、ダミーゲートパターン５０５の側壁に膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜５０７を形成する（図６７（ｄ））。
【００１０】
その後、ダミーゲートパターン５０５およびＳｉ3 Ｎ4 膜５０７をマスクとして用いて、ｎ- 型拡散領域５０６に、例えば砒素のイオン注入を行ない、ｎ+ 型拡散領域５０８を形成し、いわゆるＬＤＤ構造を形成する（図６７（ｅ））。
【００１１】
次いで、全面にＣＶＤ−ＳｉＯ2 膜５０９を例えば３００ｎｍ程度堆積し、例えば８００℃程度のＮ2 雰囲気で３０分程度デンシファイを行なった後に、全面をＣＭＰにより平坦化し、ダミーゲートパターン５０５の表面を露出をさせる（図６８（ｆ））。
【００１２】
次に、ダミーゲートパターン５０５を選択的に除去して溝５１０を形成した後、所望の領域に形成したレジスト膜（図示せず）、層間膜（ＳｉＯ2 膜５０９）及び側壁絶縁膜（Ｓｉ3 Ｎ4 膜５０７）をマスクとして用いて、溝５１０の下方のチャネル予定領域にのみイオン注入を行なう。このチャネル不純物の活性化は、この後、例えばＲＴＡを用いて、８００℃、１０秒程度の熱処理によって行ない、チャネル不純物領域５１１を形成する（図６８（ｇ））。
【００１３】
そして、溝部５１０の底面のＳｉＯ2 膜５０４を除去する（図６８（ｈ）、図６９（ｂ））。
【００１４】
次に、全面にゲート絶縁膜５１２として、例えばＴａ2 Ｏ5 膜等の高誘電体膜を膜厚２０ｎｍ程度堆積し、続いてゲート電極５１３として例えばＲｕなどのメタル膜を全面に堆積する。その後、全面にＣＭＰを施すことにより、メタル電極５１３及び高誘電体ゲート膜５１２を溝５１０内に残留させ、溝５１０内に埋め込まれた形とする（図６８（ｉ））。
【００１５】
その後、全面に層間絶縁膜としてＳｉＯ2 膜を約２００ｎｍ程度の膜厚堆積した後、この層間絶縁膜に、ソース、ドレイン領域及びゲート電極へのコンタクトを開口し、更に、全面にＡｌ層を形成した後、これをパターニングしてＡｌ配線を形成する。そして、全面にパッシベーション膜を堆積し、トランジスタの基本構造が完了する。
【００１６】
しかしながら、上記の方法では、図６９（ａ）及び図６９（ｂ）に示すように、２度も素子分離領域の端部が露出するため、例えばフッ酸系のエッチング液によってエッチングを施すと、この部分に大きな窪みが形成され、素子領域のエッジコーナー部が露出してしまう。従って、このエッジコーナー部に電界が集中し、ゲート絶縁膜の信頼性低下等、トランジスタの特性劣化が生じてしまう。
【００１７】
このように、ダミーゲートパターンを用いてソース・ドレイン領域を形成した後、ダミーゲートパターンを除去することにより形成された溝内にゲート絶縁膜及びゲート配線を形成するトランジスタの製造方法において、従来は、素子分離領域端部に大きな窪みが生じて、素子領域のエッジコーナー部が露出するため、エッジコーナー部に電界が集中し、トランジスタの特性劣化が生じるという問題があった。
【００１８】
次に、ダミーゲートを用いたＭＯＳトランジスタの製造プロセスの他の問題点について説明する。
【００１９】
第１の問題点は次の通りである。
【００２０】
ＤＲＡＭ等に使用されるＭＯＳトランジスタの製造プロセスにおいては、図７０（ａ）に示すように、ダミーゲート５０５の側面にエッチング耐性のある側壁絶縁膜５０７を形成し、後に形成される層間絶縁膜にゲート電極やソース・ドレイン領域へのコンタクトホールを形成する際に多少の合せずれがあっても、側壁絶縁膜５０７の存在のため、ゲート電極とソース・ドレイン領域との短絡が防止され、それによって集積度を向上させている。
【００２１】
これまで、ダマシンゲートトランジスタの製造プロセスにおいて、非結晶シリコン膜５０５ａとシリコン窒化膜５０５ｂとからなるダミーゲート５０５の側面（酸化膜が形成されている）に側壁絶縁膜５０７を形成するには、層間絶縁膜にＣＭＰを施す際に、そのＣＭＰ終了時に側壁絶縁膜５０７が露出しないように、側壁絶縁膜５０７の高さを側壁絶縁膜５０７形成時のＲＩＥにより制御しなければならなかった。
【００２２】
しかし、図７０（ｂ）に示すように、ＣＭＰ終了時に側壁絶縁膜５０７の上部が露出した場合は、図７０（ｃ）に示すように、ダミーゲート５０５を除去する際に側壁絶縁膜５０７も消失するなど、エッチングバラツキに対してのマージンが低かった。
【００２３】
通常のトランジスタの場合は、ゲート電極の側壁絶縁膜５０７及びゲート電極上に形成するエッチングストッパとしてシリコン窒化膜を用いた場合、シリコン窒化膜では誘電率があまり低くなく、微細化し、高速動作させるという要求を満たすには、寄生容量の低減が不十分であるという懸念があった。
【００２４】
第２の問題点は、次の通りである。
【００２５】
、ダマシンゲートトランジスタの製造プロセスにおいて、ダミーゲートは層間絶縁膜の平坦化の際のＣＭＰストッパを兼ねるため、ダミーゲート（の上層）には、図７０（ａ）〜７０（ｃ）に示す例と同様、シリコン窒化膜５０５ｂが使用される（図７１（ａ））。通常、ダミーゲート５０５の側面に形成されるライナーとしてはシリコン窒化膜５２０が一般的であるが、ダマシンゲートトランジスタの場合では、ダミーゲート除去の際に（図７１（ｂ））、ゲートライナー５２０も同時にエッチングされてしまう。
【００２６】
その後、ダミーゲートの下層の多結晶又は非結晶シリコン膜５０５ａを除去し（図７１（ｃ））、更にバッファとして用いたシリコン酸化膜５０４を除去する時に、ゲートが形成される溝の上部はシリコン窒化膜５２０によるライナーが無いため、ダミーゲート５０５の寸法よりｔだけ広がってしまう（図７１（ｄ））。
【００２７】
半導体集積回路では、個々の半導体素子を微細化し、集積度を向上させるほど、大容量化を図ることができる。しかし、上述した従来例では設計寸法であるダミーゲートの幅より、実際に完成したトランジスタの寸法が広がってしまうため、微細化には不利となる。
【００２８】
例えば、ダミーゲートのバッファ酸化膜の厚さを１０ｎｍとし、シリコン窒化膜ライナーの幅を１５ｎｍとすると、ライナーの厚さ１５ｎｍに加え、バッファ酸化膜を剥離した際にゲート周辺の埋め込み絶縁膜の広がり分１０ｎｍ×１．３＝１３ｎｍを加えた２８ｎｍが設計上のゲート寸法からの広がりになる。０．１μｍ世代のトランジスタを考えると、ゲート配線が隣接した個所では、設計上のゲート配線間距離０．１μｍに対し、２８ｎｍ×２＝５６ｎｍも狭くなることになり、配線間容量を考えた場合に高周波数動作上不利になる。
【００２９】
また、ソース・ドレイン領域へのコンタクトの形成においても、コンタクト形成のための層間絶縁膜のパターニングに対するマージンを減少させることになり、そのぶんだけ最小設計寸法をゆるめなければならず、このことも高集積化に対して不利な点である。
【００３０】
更に、上述のゲート配線上部の広がりを解消しようとした場合、ゲートの溝が広がっていないレベルまでＣＭＰ等によりオーバーエッチングを行う必要が出てくる。そのため、ゲート高さを稼ぐことができず、例えば、ダミーゲートを膜厚２００ｎｍの多結晶シリコンと膜厚２００ｎｍのシリコン窒化膜とで形成した場合には、ゲート形成後のゲート高さが非常に低くなってしまう。その結果、ゲート配線の抵抗が高くなり、消費電力が増大するほか、誘電特性も悪くなる。
【００３１】
第３の問題点は、次の通りである。
【００３２】
半導体装置、特にシリコンを用いたＭＯＳ型のＦＥＴ素子の微細化は、ゲート電極材料として多結晶シリコンを採用するようになってから急激に進むようになった。多結晶シリコンゲートを採用する以前に用いられてきた金属ゲートトランジスタの製造プロセスを、図７２を参照して以下に示す。
【００３３】
まず、シリコン基板上６０１上に素子分離絶縁膜６０２、ｐ型の拡散層６０３を形成する（図７２（ａ））。次いで、フォトレジスト６０４をマスクに砒素等のｎ型不純物をイオン注入することにより、ｎ型拡散層（ソース、ドレイン領域）６０５を形成する（図７２（ｂ））。
【００３４】
９００℃以上の熱工程により、ｎ型拡散層（ソース、ドレイン領域）６０５に打ち込まれた不純物を活性化した後に、熱酸化工程によってシリコン基板６０１表面を酸化することによりシリコン酸化膜６０６を形成し、アルミニウム等の金属層６０７を堆積する。この金属層６０７を、フォトリソグラフ工程により、ｎ型の不純物拡散層（ソース、ドレイン領域）の間の領域を残してパターニングし、金属のゲート電極６０７を形成する。
【００３５】
最後に全面にシリコン酸化膜等の絶縁膜６０８を堆積し、コンタクトホールを開口、金属配線層６０９を形成し、トランジスタを完成させる。
【００３６】
このようなプロセスによれば、金属製のゲート電極６０７を形成する以前に、ソース、ドレイン拡散層６０５の活性化まで済ませておく必要があるため、ソース、ドレイン拡散層６０５とゲート電極６０７の位置関係は、フォトリソグラフ工程によって決定される。そのため、図７２（ｃ），（ｄ）に示すように、ソース・ドレイン拡散層６０５とゲート電極６０７はフォトリソグラフ工程のあわせ余裕「ｄ」の分だけオーバーラップする必要が生じる。また、このようなプロセスにおいては、ゲート端部の拡散層の不純物濃度を薄くかつ拡散深さを浅くするといった、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することが不可能であるために、短チャネル効果の抑制が困難であるという問題もある。
【００３７】
このような理由により、ゲート電極に耐熱性が高く、かつアルミニウム等の金属に比べて微細加工のしやすい多結晶シリコンを用いるようになった。ゲート電極に多結晶シリコンを用いたトランジスタの製造方法の一例を、図７３を参照して以下に示す。
【００３８】
まず、シリコン基板上７０１上に素子分離絶縁膜７０２、ｐ型の拡散層７０３を形成する（図７３（ａ））。
【００３９】
次に、熱酸化工程によってシリコン基板７０１表面を酸化することにより、シリコン酸化膜７０４を形成し、多結晶シリコン層７０５を堆積する。この多結晶シリコン層７０５を、フォトリソグラフ工程によりパターニングし、ゲート電極７０５を形成し、熱酸化等によりシリコン基板７０１表面および多結晶シリコンゲート電極７０５の周囲を酸化してシリコン酸化膜７０６を形成し、砒素等のｎ型不純物のイオン注入および９００℃以上の熱処理による不純物活性化を行い、浅くかつ不純物濃度の比較的低いｎ- 型拡散層（ＬＤＤ領域）７０７を形成する（図７３（ｂ））。
【００４０】
全面にシリコン酸化膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、多結晶シリコンゲート電極７０５の側面にシリコン酸化膜側壁７０８を形成し、ゲート電極７０５およびシリコン酸化膜側壁７０８をマスクにして再びイオン注入および９００℃以上の熱処理による不純物活性化を行うことにより、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）７０９を形成するとともに、多結晶シリコンゲート電極７０５もｎ+ 型にドーピングする（図７３（ｃ））。
【００４１】
最後に全面にシリコン酸化膜等の絶縁膜７１０を堆積し、コンタクトホールを開口、金属配線層７１１を形成し、トランジスタを完成させる（図７３（ｄ））。
【００４２】
本プロセスによれば、図７２で示したプロセスと比べ、ゲート電極の加工性が向上するだけではなく、多結晶のゲート電極をマスクにイオン注入を行い不純物の活性化を行えるようになるために、ゲート電極とソース、ドレイン拡散層の位置合わせを自己整合的に行えるようになり、フォトリソグラフ工程での位置合わせのようなあわせ余裕が不要になる。また、素子の微細化に伴い生じる短チャネル効果対策として、ゲート電極端部のソース、ドレイン拡散層の不純物濃度を薄く、かつ拡散層の深さを浅くするといったいわゆるＬＤＤ構造を用いることも容易になる。
【００４３】
しかしながら、近年のように素子の微細化が進行し、ゲート長０．１μｍ以下のトランジスタを製造しようとした場合に、多結晶シリコンのゲート電極では寄生抵抗が無視し得ないほど大きくなり、素子性能を劣化させる要因になる。この問題を解決するためには、ゲート電極の材料に低抵抗の材料を採用する必要があり、再びゲート電極材料に採用することが望まれるようになってきた。ただ、図７２に示すような製造方法では、前述のように微細素子の製造は困難であるため、ソース、ドレイン拡散層とゲート電極の位置合わせを自己整合的に出来、かつソース、ドレイン拡散層の活性化終了後にゲート電極を形成するプロセスが要求されるようになってきた。
【００４４】
またこれまでのトランジスタでは、ゲート絶縁膜に熱酸化によって形成したシリコン酸化膜を用いてきたが、ゲート長０．１μｍ以下の世代になると、要求されるゲート絶縁膜厚が５ｎｍ以下と非常に薄くなっていくため、トンネル電流が発生してしまうといった問題点が生じる。この問題を解決するために、シリコン酸化膜に比べて誘電率の高い膜、たとえばタンタル酸化膜（Ｔａ2 Ｏ5 ）のような高誘電体膜を用いて、物理膜厚を厚くしてやることが必要となってくる。このタンタル酸化膜のような高誘電体絶縁膜についても、耐熱性の点から不純物活性化の熱工程を受けることを避ける必要があるため、ソース、ドレイン拡散層形成後にゲート絶縁膜を形成することが望ましい。
【００４５】
このような要求を満たすため、図７４および図７５に示すようなトランジスタ製造プロセスが提案されている。
【００４６】
シリコン基板８０１上に素子分離絶縁膜８０２、ｐ型の拡散層８０３を形成する（図７４（ａ））。
【００４７】
次に、熱酸化工程によってシリコン基板８０１表面を酸化することにより、シリコン酸化膜８０４を形成し、シリコン窒化膜８０５を堆積、パターニングし、ダミーのゲート電極を形成する。このダミーゲート８０５をマスクとして用いて、ｐ型拡散層８０３に砒素等のｎ型不純物をイオン注入し、９００℃以上の熱処理による不純物活性化を行うことにより、ｎ- 型ＬＤＤ拡散層８０６を形成する（図７４（ｂ））。
【００４８】
全面にシリコン酸化膜を堆積し、異方性エッチングを行うことにより、シリコン窒化膜ダミーゲート８０５の側面に側壁シリコン酸化膜８０７を形成し、ゲート電極８０５およびシリコン酸化膜側壁８０７をマスクとして用いて、再びイオン注入を行うとともに９００℃以上の熱処理による不純物活性化を行うことにより、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）８０８を形成する（図７４（ｃ））。
【００４９】
次に、全面にシリコン酸化膜８０９を堆積し、シリコン窒化膜からなるダミーゲート８０５をストッパーとして用いてシリコン酸化膜８０９を研磨し、平坦化する。このシリコン酸化膜８０９の研磨工程において、ストッパーとして使用するために、ダミーゲートの材料としてはシリコン窒化膜が望ましい（図７４（ｄ））。
【００５０】
露出したシリコン窒化膜８０５を、熱燐酸等の処理により除去し、ゲート電極形成領域に溝を形成する（図７５（ｅ））。
【００５１】
さらに、前記溝領域内に残存するシリコン酸化膜８０４を、フッ酸等によりエッチング除去し、シリコン基板８０１表面を露出させる（図７５（ｆ））。
【００５２】
全面にタンタル酸化膜等の高誘電体絶縁膜８１０を堆積し、拡散バリア層としてのチタン窒化膜８１１、ゲート電極としてのアルミニウム層８１２を堆積し、ＣＭＰ研磨等を用いて溝部以外のアルミニウム、チタン窒化膜を除去する（図７５（ｇ））。
【００５３】
全面にシリコン酸化膜８１３を堆積し、コンタクトホールを開口、金属配線層８１４を形成し、トランジスタを完成させる（図７５（ｈ））。
【００５４】
以上説明したプロセスによれば、低抵抗なメタルを用いたゲート電極をソース、ドレイン拡散層形成後に形成でき、かつソース、ドレイン拡散層とゲート電極の位置合わせは自己整合的に出来るようになる。
【００５５】
しかし、本プロセスでは、図７５（ｆ）に示すように、ダミーゲート８０５を除去し、シリコン基板８０１を露出させる際に、初めに微細加工によって形成したダミーゲートパターンの寸法（Ｌ）よりも溝の幅（Ｌ′）が広がってしまうために、微細ゲートを形成することが困難になるという問題点がある。この問題点は、側壁絶縁膜８０７やダミーゲートパターン周囲の埋め込み材料８１０を、ダミーゲートパターン８０５の材料であるシリコン窒化膜およびダミーゲート電極下部のシリコン酸化膜８０４に対してエッチング選択性のある絶縁材料を用いることによいり解決可能であるようにみえるが、半導体製造プロセスにおいてそのような特徴を持つ材料を新たに採用することには非常な困難が伴う。
【００５６】
【発明が解決しようとする課題】
本発明は、以上のような事情を考慮してなされ、その目的は、素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することが可能な半導体装置の製造方法を提供することにある。
【００５７】
本発明の他の目的は、ゲート電極側面への側壁の形成の際のバラツキに対するマージンを広くし、歩留まりよく、半導体装置を製造することを可能とする半導体装置の製造方法を提供することにある。
【００５８】
本発明の更に他の目的は、ダミーゲート層の除去の際に溝が広がることがなく、微細な半導体装置を製造することを可能とする半導体装置の製造方法を提供することにある。
【００５９】
本発明の更にまた他の目的は、素子の寄生容量を増加させることなく、かつ微細な半導体装置を製造することを可能とする半導体装置の製造方法を提供することにある。
【００６０】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基板上に、第１の膜および第２の膜を形成する工程と、前記第２の膜、第１の膜及び半導体基板の上部を選択的に除去して、第１の溝を形成する工程と、前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成する工程と、前記素子分離領域により囲まれた前記第２の膜をパターニングして、ダミーゲート層を形成する工程と、前記ダミーゲート層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、全面に絶縁体を堆積した後、前記ダミーゲート層が露出するまで前記絶縁体を除去し、前記ダミーゲート層および前記第１の絶縁膜により囲まれた前記半導体基板上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を形成した後、前記ダミーゲート層および前記第１の膜を除去し、第２の溝を形成する工程と、前記第２の溝内の前記半導体基板上にゲート絶縁膜を形成する工程と、前記第２の溝内の前記ゲート絶縁膜上にゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６１】
前記発明によれば、素子領域のエッジコーナー部の露出を抑制することができるため、エッジコーナー部の電界集中によるトランジスタの特性劣化を防止することができる。また、チャネル平面部においても基板表面の露出が抑制されるため、基板とゲート絶縁膜との界面の荒さが減少し、動作速度の早いトランジスタを得ることができる。
【００６２】
前記ゲート電極を形成する工程の後、少なくとも前記ゲート電極上及び前記第１の絶縁膜上に前記ゲート電極に接続される配線部を形成する工程をさらに有するようにしてもよい。
【００６３】
前記第２の膜の少なくとも一部は半導体膜（シリコン膜）、特にアモルファスシリコン膜を用いることが好ましい。シリコン膜を用いることにより、シリコン酸化膜やシリコン窒化膜等に対して選択性よくダミーパターンを除去することができる。また、アモルファスシリコン膜を用いることにより、ダミーパターンを加工する際の加工ばらつきを低減することができる。
【００６４】
また、本発明は、半導体基板上に、ゲート絶縁膜および第１の導電性膜を形成する工程と、前記第１の導電性膜、ゲート絶縁膜および半導体基板の上部を選択的に除去して、第１の溝を形成する工程と、前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成する工程と、前記第１の導電性膜および素子分離領域上にダミー膜を形成する工程と、前記ダミー膜および第１の導電性膜をパターニングして、島状層を形成する工程と、前記島状層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、全面に絶縁体を堆積した後、前記島状層が露出するまで前記絶縁体を除去し、前記島状層および前記第１の絶縁膜により囲まれた前記ゲート絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を形成した後、前記ダミー膜を除去し、第２の溝を形成する工程と、前記第２の溝内の前記第１の導電性膜上に第２の導電性膜を形成し、前記第１の導電性膜および第２の導電性膜からなるゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６５】
前記発明によれば、素子領域のエッジコーナー部の露出を抑制することができるため、エッジコーナー部の電界集中によるトランジスタの特性劣化を防止することができる。また、ゲート形成用パターンの上面を平坦にすることができる（素子領域上での窪みをなくすことができる）ため、第２の絶縁膜を形成する工程やその後の工程が容易となり、ゲート配線の平坦化を達成することができる。
【００６６】
また、本発明は、半導体基板に第１の溝を形成する工程と、前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成する工程と、前記素子分離領域により囲まれた半導体基板の表面に第１の膜および第２の膜を形成する工程と、前記第２の膜をパターニングして、ダミーゲート層を形成する工程と、前記ダミーゲート層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、前記ダミーゲート層および前記第１の絶縁膜により囲まれた前記第１の膜上に第２の絶縁膜を形成する工程と、前記ダミーゲート層およびその下の前記第１の膜の部分を除去し、第２の溝を形成する工程と、前記第２の溝内の前記半導体基板上にゲート絶縁膜を形成する工程と、前記第２の溝内の前記ゲート絶縁膜上にゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６７】
また、本発明は、半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面にダミー側壁を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝内にゲート電極を形成する工程と、前記ダミー側壁を除去して空洞を形成する工程と、前記空洞内を側壁材料で埋め、側壁を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６８】
また、本発明は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側面にダミー側壁を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ゲート電極の上面が露出するまで除去する工程と、前記ダミーダミー側壁を除去して空洞を形成する工程と、前記空洞内を側壁材料で埋め、側壁を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６９】
また、本発明は、半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面に、ダミーゲート層を構成する材料との間で、エッチング選択性を有する側壁絶縁膜を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝の底面にゲート絶縁膜を形成する工程と、底面にゲート絶縁膜が形成された前記溝内にゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００７０】
また、本発明は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の側面に形成された、前記ゲート絶縁膜と同一の材料からなる絶縁層と、この絶縁層上に形成されたシリコン窒化膜とを具備する半導体装置を提供する。
【００７１】
また、本発明は、半導体基板上に、第１のシリコン窒化膜からなるダミーゲートを形成する工程と、全面に第１のシリコン酸化膜を形成する工程と、全面に第２のシリコン窒化膜を形成する工程と、全面に層間絶縁膜を形成する工程と、前記ダミーゲートが露出するまで、前記層間絶縁膜を研磨する工程と、前記第１および第２のシリコン窒化膜の上部を除去して、第１の溝を形成する工程と、前記第１の溝を第２のシリコン酸化膜で埋める工程と、前記第２のシリコン酸化膜に異方性エッチングを施し、前記第２のシリコン窒化膜上に前記第２のシリコン酸化膜を残しつつ、前記ダミーゲートを露出させる工程と、前記ダミーゲートを除去して、第２の溝を形成する工程と、前記第２の溝の底面および側面にゲート絶縁膜を形成する工程と、底面および側面にゲート絶縁膜が形成された第２の溝内にゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００７２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態の説明を行う。
【００７３】
まず、本発明の第１の実施形態について説明する。
【００７４】
図１（ａ）〜図３（ｉ）は第１の実施形態の製造工程を示した断面図である。これらの図において、左側の図はトランジスタのゲート長方向の断面を、右側の図はトランジスタのゲート幅方向の断面を示している。
【００７５】
まず、Ｓｉ基板１０１表面に熱酸化法等により厚さ１０ｎｍ程度のＳｉＯ2 膜１０２を形成し、続いてＬＰＣＶＤ法でアモルファスＳｉ膜１０３、Ｓｉ3 Ｎ4 膜１０４を厚さそれぞれ２００ｎｍ、１００ｎｍ程度堆積する。アモルファスＳｉ膜１０３はリン又は砒素等の不純物ーを含んでいてもよい（図１（ａ））。
【００７６】
次に、例えばリソグラフィー法及びＲＩＥ法などを用いて、ＳｉＯ2 膜１０２、アモルファスＳｉ膜１０３及びＳｉ3 Ｎ4 膜１０４を島状の形状に加工する（図１（ｂ））。
【００７７】
次に、ＲＩＥ法により先に形成した島状のパターンに対して自己整合的にＳｉ基板１０１をエッチングし、島部１０５を形成するとともに素子分離のための溝部１０６を形成する。続いて、熱酸化法により溝表面にＳｉＯ2 膜（図示せず）を形成した後に、例えばＬＰＣＶＤ法及びＣＭＰ法等によりＳｉＯ2 膜を溝部１０６に埋め込み、埋め込み素子分離絶縁膜１０７を形成する。なお、熱酸化後又は熱酸化膜を希弗酸処理等により剥離した後に、ＬＰＣＶＤ法等により１０ｎｍ程度の薄いＳｉ3 Ｎ4 膜（図示せず）を堆積し、その後に埋め込み素子分離絶縁膜１０７を形成してもよい。このようにＳｉ3 Ｎ4 膜を溝部１０６の側壁に形成しておくことによりに、後述のダミーパターンの除去工程の際に素子分離端が露出し難いなり、信頼性が向上する。また、チャネル幅を固定することができるため、後の工程でのばらつきを抑制することができる（図１（ｃ））。
【００７８】
次に、リソグラフィー法とＲＩＥ法等によりＳｉ3 Ｎ4 膜１０４及びアモルファスＳｉ膜１０３を部分的に除去することにより、ゲート電極形成予定領域にダミーゲート電極パターン１０８を形成するとともに、その両側に溝部１０９を形成する（図２（ｄ））。
【００７９】
次に、ダミーゲート電極パターン１０８をマスクとして例えばリンのイオン注入を７０ｋｅＶ、４×１０13ｃｍ-2程度行ない、ｎ- 型拡散層１１０を形成する。続いて、Ｓｉ3 Ｎ4 膜を全面に堆積した後に全面のＲＩＥを行ない、ダミーゲート電極パターン１０８の側壁に膜厚２０ｎｍ程度の側壁絶縁膜１１１を形成する。その後、ダミーゲート電極パターン１０８及び側壁絶縁膜１１１をマスクとして例えば砒素のイオン注入を３０ｋｅＶ、５×１０15ｃｍ-2程度行ない、ｎ+ 型拡散層１１２を形成することにより、いわゆるＬＤＤ構造を形成する（図２（ｅ））。
【００８０】
次に、全面に層間絶縁膜１１３となるＣＶＤ−ＳｉＯ2 膜を例えば３００ｎｍ程度堆積し、例えば８００℃程度のＮ2 雰囲気で３０分程度デンシファイを行なう。その後、全面をＣＭＰにより平坦化し、ダミーゲート電極パターンのアモルファスＳｉ膜１０３表面を露出させる。続いて、露出したアモルファスＳｉ膜１０３をＲＩＥ又はＫＯＨ水溶液などを用いて選択的に除去し、溝部１１４を形成する。その後、所望の領域にレジスト膜（図示せず）を形成し、このレジスト膜、層間絶縁膜１１３（ＳｉＯ2 膜）及び側壁絶縁膜１１１をマスクとして、チャネル領域にのみ不純物のチャネルイオン注入を行なう。その後、例えばＲＴＡを用いて８００℃、１０秒程度の熱処理を行い、チャネル不純物層１１５の活性化を行う（図２（ｆ））。
【００８１】
次に、溝部１１４に形成されているダミー絶縁膜１０２（ＳｉＯ2 膜）を除去する（図３（ｇ））。
【００８２】
続いて、全面にゲート絶縁膜１１６として例えばＴａ2 Ｏ5 等の高誘電体膜を膜厚２０ｎｍ程度堆積し、その上にゲート電極１１７として例えばＲｕなどのメタル膜を全面に堆積する。その後、全面をＣＭＰすることにより、ゲート絶縁膜１１６及びゲート電極１１７を溝１１４内に埋め込む（図３（ｈ））。
【００８３】
次に、例えばＡｌ等のメタル膜を全面に堆積し、これをパターニングして配線１１８を形成する（図３（ｉ））。
【００８４】
その後、層間絶縁膜としてＳｉＯ2 膜を約２００ｎｍ程度堆積し、ソース・ドレイン、ゲート電極へのコンタクトを開口する。さらに、配線のパターニング、パッシベーション膜の堆積を行い、トランジスタの基本構造が得られる。
【００８５】
以上のような製造方法によれば、チャネル領域の素子分離端が１度しか露出しないため、Ｓｉ基板の素子領域と素子分離絶縁膜との間に窪みが形成され難くなり、素子分離端でのゲート絶縁膜の信頼性が向上する。また、チャネル平面部においても１度しかシリコン基板表面が露出しないため、シリコン基板／ゲート絶縁膜界面が平滑で動作速度の速いトランジスタが形成できる。
【００８６】
次に、本発明の第２の実施形態について説明する。
【００８７】
まず、第２の実施形態の第１の具体例について、図４〜図６並びに図１８を参照して説明する。図４（ａ）〜図５（ｈ）は製造工程を示したゲート長方向の断面図（図１８のＡ−Ａ´における断面図）であり、図６は図５（ｈ）に対応したゲート幅方向の断面図（図１８のＢ−Ｂ´における断面図）である。
【００８８】
まず、シリコン基板２０１に、バッファ酸化膜２０２を介してダミーゲートパターンとなるアモルファスシリコン膜２０３を１００ｎｍ堆積する（図４（ａ））。
【００８９】
次に、素子領域形成用レジストパターン（図示せず）を形成し、このレジストパターンをマスクに、アモルファスシリコン膜２０３、バッファ酸化膜２０２及びシリコン基板２０１をリアクティブイオンエッチング法でエッチングし、素子形成領域となる島部２０４及び素子分離領域となる溝部２０５を形成する（図４（ｂ））。
【００９０】
次に、埋め込み絶縁膜２０６を全面に堆積し、ケミカルメカニカルポリッシング等でアモルファスシリコン膜２０３の上面まで平坦化することにより素子分離領域を埋め込む。本発明では、ここでアモルファスシリコン膜２０３を除去しないので、素子領域コーナー部が露出しない（図４（ｃ））。
【００９１】
次に、ゲート用レジストパターン（図示せず）を形成し、このレジストパターンをマスクにＲＩＥ等を行い、ダミーゲートパターン２０７及び溝部２０８を形成する。続いて、ダミーゲートパターン２０７をマスクとしてシリコン基板２０１に不純物をイオンを注入することにより、トランジスタのソース・ドレイン拡散層（図示せず）を形成する（図４（ｄ））。
【００９２】
次に、埋め込み絶縁膜２０９を堆積し、ＣＭＰでダミーゲートパターンとなるアモルファスシリコン膜２０３の上面まで研磨し、溝部２０８に埋め込む（図４（ｅ））。
【００９３】
続いて、ダミーゲートパターンとなるアモルファスシリコン膜２０３をＲＩＥ、ＣＤＥ等で除去して溝部２１０を形成する（図４（ｆ））。次に、必要に応じてチャネル部にのみイオン注入を行い、不純物濃度を制御する。さらに露出したバッファ酸化膜２０２をＮＨ4 Ｆ等を用いて除去する（図５（ｇ））。
【００９４】
次に、シリコン基板２０１の表面を熱酸化する又はゲート絶縁材をＣＶＤ等で堆積することでゲート絶縁膜２１１を形成する。続いて、ゲート電極材を全面に堆積し、ゲート電極材をダミーゲートパターンが形成されていた箇所にゲート絶縁膜２１１を介して埋め込む。その後、ゲート配線用レジストパターン（図示せず）を形成し、ゲート電極材を所望の形状に加工することでゲート配線２１２を完成させる（図５（ｇ）、図６）。
【００９５】
この後は、通常のトランジスタ製造過程と同様であり、層間絶縁膜を堆積した後、コンタクトホール、配線を必要に応じて形成する。
【００９６】
次に、第２の実施形態の第２の具体例について、図７〜図９並びに図１９を参照して説明する。図７（ａ）〜図８（ｈ）は製造工程を示したゲート長方向の断面図（図１９のＡ−Ａ´における断面図）であり、図９は図８（ｈ）に対応したゲート幅方向の断面図（図１９のＢ−Ｂ´における断面図）である。
【００９７】
本具体例は、第１の具体例において側壁絶縁膜を形成したものである。第１の具体例と実質的に同一或いは対応する構成要素には同一の番号を付し、詳細な説明は省略する。
【００９８】
図７（ａ）の工程及び図７（ｂ）の途中の工程までは、第１の具体例で示した図４（ａ）及び（ｂ）と同様である。
【００９９】
図４（ｂ）で示した工程の後、シリコン窒化膜を１００ｎｍ堆積し、これをＲＩＥで後退させることにより、島部２０４の周囲を覆うように側壁絶縁膜２２１を形成する。側壁絶縁膜２２１の高さは、島部の半導体基板の上面より高く、アモルファスシリコン膜２０３の上面以下とする（図７（ｂ））。
【０１００】
その後の工程は第１の実施形態と基本的に同様である。すなわち、埋め込み絶縁膜２０６を素子分離領域に埋め込む（図７（ｃ））。続いて、ダミーゲートパターン２０７及び溝部２０８を形成し、このダミーゲートパターン２０７をマスクとしたイオン注入により、ソース・ドレイン拡散層（図示せず）を形成する （図７（ｄ））。続いて、埋め込み絶縁膜２０９を堆積し、ＣＭＰで溝部２０８に埋め込む（図７（ｅ））。次に、アモルファスシリコン膜２０３を除去して溝部２１０を形成し（図７（ｆ））、さらに露出したバッファ酸化膜２０２を除去する（図８（ｇ））。本例では、Ｓｉ3 Ｎ4 膜が側壁絶縁膜２２１として素子領域周囲を取り囲んでいるため、アモルファスシリコン膜２０３及びバッファ酸化膜２０２を除去する時に、ほとんど素子領域コーナー部が露出しない。次に、必要に応じてチャネル部にのみイオン注入を行い、不純物濃度を制御する。続いて、ゲート絶縁膜２１１及びゲート配線２１２を形成する（図８（ｈ）、図９）。その後、通常のトランジスタ製造過程と同様に、層間絶縁膜の堆積を行い、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１０１】
次に、第２の実施形態の第３の具体例について、図１０を参照して説明する。図１０（ａ）、（ｂ）は製造工程の一部を示したゲート長方向の断面図である。
【０１０２】
本具体例は、第２の具体例の図７（ｂ）の工程において、側壁Ｓｉ3 Ｎ4 膜２２１を形成する直前に、図１０（ａ）に示すように酸化膜２２２を形成することを特徴としている。この酸化膜２２２により、Ｓｉ3 Ｎ4 膜２２１と素子領域界面の密着性が向上し、Ｓｉ3 Ｎ4 膜の膜剥がれを防止することができる。その他の工程は第２の具体例と基本的に同様であり、最終的に図１０（ｂ）に示すような形状が得られる。
【０１０３】
次に、第２の実施形態の第４の具体例について、図１１〜図１３並びに図２０を参照して説明する。図１１（ａ）〜図１２（ｉ）は製造工程を示したゲート長方向の断面図（図２０のＡ−Ａ´における断面図）であり、図１３は図１２（ｉ）に対応したゲート幅方向の断面図（図２０のＢ−Ｂ´における断面図）である。
【０１０４】
まず、シリコン基板２０１に、バッファ酸化膜２０２を介してダミーゲートパターンとなるアモルファスシリコン膜２０３を１００ｎｍ堆積する（図１１（ａ））。
【０１０５】
次に、素子領域形成用レジストパターン（図示せず）を形成し、このレジストパターンをマスクに、アモルファスシリコン膜２０３、バッファ酸化膜２０２及びシリコン基板２０１をリアクティブイオンエッチング法でエッチングし、素子形成領域となる島部２０４及び素子分離領域となる溝部２０５を形成する（図１１（ｂ））。
【０１０６】
次に、埋め込み絶縁膜２０６を全面に堆積し、ＣＭＰ等でアモルファスシリコン膜２０３の上面まで平坦化することにより、素子分離領域を埋め込む（図１１（ｃ））。
【０１０７】
次に、全面にアモルファスシリコン膜２３１を堆積する。このとき、アモルファスシリコン膜２０３とアモルファスシリコン膜２３１とは密着している（図１１（ｄ））。
【０１０８】
次に、ゲート配線用のレジストパターン（図示せず）を形成し、このレジストパターンをマスクにＲＩＥ、ＣＤＥ等を行い、アモルファスシリコン膜２０３とアモルファスシリコン膜２３１とを同時にエッチングし、ダミーゲートパターン２０７及び溝部２０８を形成する。続いて、ダミーゲートパターン２０７をマスクとしてシリコン基板２０１に不純物をイオンを注入することにより、トランジスタのソース・ドレイン拡散層（図示せず）を形成する（図１１（ｅ））。
【０１０９】
次に、埋め込み酸化膜２０９を堆積し、ＣＭＰでダミーゲートパターンとなるアモルファスシリコン膜２３１の上面まで研磨する（図１１（ｆ））。
【０１１０】
次に、ダミーゲートパターンとなるアモルファスシリコン膜２０３及びアモルファスシリコン膜２３１をＲＩＥ、ＣＤＥ等で除去して溝部２１０を形成する。このとき、アモルファスシリコン膜２０３とアモルファスシリコン膜２３１とは密着しているため、同時に除去される（図１２（ｇ））。
【０１１１】
次に、必要に応じてチャネル部にのみイオン注入を行い、不純物濃度を制御する。そして、露出したバッファ酸化膜２０２をＮＨ4 Ｆ等を用いて除去する（図１２（ｈ））。
【０１１２】
続いて、シリコン基板２０１の表面を熱酸化する又はゲート絶縁材をＣＶＤ等で堆積させることでゲート絶縁膜２１１を形成する。続いて、ゲート電極材を全面に堆積し、ゲート電極材をダミーゲートパターンが形成されていた箇所にゲート絶縁膜２１１を介して埋め込む。その後、ゲート電極材を埋め込み酸化膜２０９の上面までＣＭＰすることにより、ゲート配線２１２を形成する。このようにして形成されたゲート配線２１２は、第１の具体例等で示したような素子領域上での窪みはなく（図６参照）、図１３に示すように平坦化されている（図１２（ｉ）、図１３）。
【０１１３】
この後は、通常のトランジスタ製造過程と同様であり、層間絶縁膜を堆積した後、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１１４】
次に、第２の実施形態の第５の具体例について、図１４〜図１６並びに図２１を参照して説明する。図１４（ａ）〜図１５（ｈ）は製造工程を示したゲート長方向の断面図（図２１のＡ−Ａ´における断面図）であり、図１６は図１５（ｈ）に対応したゲート幅方向の断面図（図２１のＢ−Ｂ´における断面図）である。
【０１１５】
本具体例は、第４の具体例において側壁絶縁膜を形成したものである。第４の具体例と実質的に同一或いは対応する構成要素には同一の番号を付し、詳細な説明は省略する。
【０１１６】
図１４（ａ）の工程及び図１４（ｂ）の途中の工程までは、第４の具体例で示した図１１（ａ）及び（ｂ）と同様である。
【０１１７】
図１１（ｂ）で示した工程の後、シリコン窒化膜を１００ｎｍ堆積し、これをＲＩＥで後退させることにより、島部２０４の周囲を覆うように側壁絶縁膜２２１を形成する。側壁絶縁膜２２１の高さは、島部の半導体基板の上面より高く、アモルファスシリコン膜２０３の上面以下とする（図１４（ｂ））。
【０１１８】
その後の工程は第４の実施形態と基本的に同様である。すなわち、埋め込み絶縁膜２０６を素子分離領域に埋め込み（図１４（ｃ））、アモルファスシリコン膜２３１を堆積する（図１４（ｄ））。続いて、ダミーゲートパターン２０７及び溝部２０８を形成し、このダミーゲートパターン２０７をマスクとしたイオン注入により、ソース・ドレイン拡散層（図示せず）を形成する（図１４（ｅ））。続いて、埋め込み絶縁膜２０９を形成した後（図１４（ｆ））、アモルファスシリコン膜２０３及び２３１を除去して溝部２１０を形成する（図１５（ｇ））。
【０１１９】
次に、必要に応じてチャネル部にのみイオン注入を行い、不純物濃度を制御する。さらに露出したバッファ酸化膜２０２を除去する（図１５（ｈ））。本例では、Ｓｉ3 Ｎ4 膜が側壁絶縁膜２２１として素子領域周囲を取り囲んでいるため、アモルファスシリコン膜２０３及びバッファ酸化膜２０２を除去する時に、ほとんど素子領域コーナー部が露出しない。続いて、ゲート絶縁膜２１１及びゲート配線２１２を形成する（図１５（ｉ）、図１６）。本例においても、第４の具体例と同様、ゲート配線２１２は平坦化される。その後、通常のトランジスタ製造過程と同様に、層間絶縁膜の堆積を行い、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１２０】
次に、第２の実施形態の第６の具体例について、図１７を参照して説明する。図１７（ａ）、（ｂ）は製造工程の一部を示したゲート長方向の断面図である。
【０１２１】
本具体例は、第５の具体例の図１４（ｂ）の工程において、側壁Ｓｉ3 Ｎ4 膜２２１を形成する直前に、図１７（ａ）に示すように酸化膜２４２を形成することを特徴としている。この酸化膜２４２により、Ｓｉ3 Ｎ4 膜２２１と素子領域界面の密着性が向上し、Ｓｉ3 Ｎ4 膜の膜剥がれを防止することができる。その他の工程は第５の具体例と基本的に同様であり、最終的に図１７（ｂ）に示すような形状が得られる。
【０１２２】
なお、上記第２の実施形態の各具体例において、平坦化させる方法はＣＭＰに限らずケミカルドライエッチング法でエッチバックしてもよく、またソース・ドレイン領域の形成はイオン注入法に限らず気層拡散法でもよい。また、ゲート絶縁膜は単層とは限らず、例えばシリコン絶縁膜と高誘電体膜の組み合わせといった積層構造でもよい。
【０１２３】
次に、本発明の第３の実施形態について説明する。
【０１２４】
まず、第３の実施形態の第１の具体例について、図２２〜図２４並びに図３３を参照して説明する。図２２（ａ）〜図２３（ｈ）は製造工程を示したゲート長方向の断面図（図３５のＡ−Ａ´における断面図）であり、図２４は図２３（ｈ）に対応したゲート幅方向の断面図（図３５のＢ−Ｂ´における断面図）である。
【０１２５】
まず、シリコン基板３０１にゲート絶縁膜３０２を介してゲート配線の一部となる不純物を含んだ多結晶シリコン又はアモルファスシリコンからなるシリコン膜３０３を１００ｎｍ堆積する。また、必要に応じて、ゲート電極堆積前に不純物を基板に注入し、基板濃度を制御する（図２２（ａ））。
【０１２６】
次に、素子領域形成用のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、シリコン膜３０３、ゲート絶縁膜３０２及びシリコン基板３０１をリアクティブイオンエッチング法でエッチングし、島部３０４及び溝部３０５を形成する。レジストパターンを除去した後、表面状態を良くするため必要に応じて形成された島部の周囲を酸化する（図２２（ｂ））。
【０１２７】
次に、埋め込み絶縁膜３０６を全面に堆積し、ＣＭＰ等でシリコン膜３０３の上面まで平坦化することにより、素子分離領域を埋め込む。本発明では、このときシリコン膜３０３を除去しないので素子領域コーナー部が露出しない（図２２（ｃ））。
【０１２８】
次に、Ｓｉ3 Ｎ4 膜３０８を全面に堆積する。このとき、シリコン膜３０３とＳｉ3 Ｎ4 膜３０８とは密着し、かつＳｉ3 Ｎ4 膜３０８の上面は平坦に仕上がっている（図２２（ｄ））。
【０１２９】
次に、レジストパターン（図示せず）を形成し、このレジストパターンをマスクにしてＲＩＥ等でシリコン膜３０３とＳｉ3 Ｎ4 膜３０８とを同時にエッチングすることにより、ゲート形成用パターン３０９及び溝部３１０を形成する。レジストパターンを除去した後、表面状態を良くするため必要応じて側面部を酸化する。続いて、ゲート形成用パターン３０９をマスクとして、シリコン基板３０１に不純物イオンを注入することにより、トランジスタのソース・ドレイン拡散領域（図示せず）を形成する（図２２（ｅ））。
【０１３０】
次に、埋め込み酸化膜３１１を全面に堆積し、Ｓｉ3 Ｎ4 膜３０８の上面までＣＭＰ等で平坦化する。このとき、Ｓｉ3 Ｎ4 膜３０８の上面には埋め込み絶縁膜３１１は残留していない（図２２（ｆ））。
【０１３１】
次に、熱リン酸によりＳｉ3 Ｎ4 膜３０８を除去して、シリコン膜３０３上面を露出させ、溝３１２を形成する（図２３（ｇ））。
【０１３２】
次に、シリコン膜３０３と後に埋め込むゲート配線材との接続をよくするため、必要に応じてシリコン膜３０３上面の洗浄処理を行い、溝３１２にゲート配線材３１３を埋め込む。その後、ＣＭＰ等で埋め込み酸化膜３１１の上面まで平坦化を行い、電極部３０３及び配線部３１３からなるゲート配線を形成する。この時、ゲート配線の上面（配線部３１３の上面）は平坦に仕上がっている（図２３（ｈ）、図２４）。
【０１３３】
なお、配線材３１３を構成する材料がＷ等の金属であれば、電極部３０３を構成するａ−Ｓｉ等との反応を防ぐ目的で、図２５及び図３６に示すように、バリアメタル３２１を設けるようにしてもよい。
【０１３４】
その後の工程は通常のトランジスタ製造過程と同様であり、層間絶縁膜を堆積した後、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１３５】
次に、第３の実施形態の第２の具体例について、図２６及び図３７を参照して説明する。図２６（ａ）〜（ｄ）は製造工程を示したゲート長方向の断面図（図３７のＡ−Ａ´における断面図）である。
【０１３６】
本具体例は、第１の具体例において、側壁酸化膜を形成したものである。第１の具体例と実質的に同一或いは対応する構成要素には同一の番号を付し、詳細な説明は省略する。なお、途中の工程までは、第１の具体例で示した図２２（ａ）〜（ｅ）の工程と基本的に同様であるため、説明は省略する。
【０１３７】
図２２（ｅ）の工程でゲート形成用パターン３０９を形成した後、シリコン酸化膜を１００ｎｍ堆積し、このシリコン酸化膜をＲＩＥで後退させることによりゲート形成用パターンの周囲を覆うように側壁絶縁膜３３１を形成する。ここで不純物のイオン注入を再度行うことにより、ソース・ドレイン領域における基板プロファイルを制御することができる（図２６（ａ））。
【０１３８】
その後の工程は、第１の具体例と同様であり、図２６（ｂ）及び（ｃ）の工程を経ることにより、図２６（ｄ）に示すような構造が得られる。
【０１３９】
なお、本具体例においても第１の具体例の図２５で示したのと同様に、図２７及び図３８に示すように、バリアメタル３２１を設けるようにしてもよい。
【０１４０】
次に、第３の実施形態の第３の具体例について、図２８〜図２９を参照して説明する。図２８（ａ）〜図２９（ｈ）は製造工程を示したゲート長方向の断面図（図３５のＡ−Ａ´における断面図）である。
【０１４１】
まず、シリコン基板３０１にゲート絶縁膜３０２を介してゲート配線の一部となる不純物を含んだ多結晶シリコン又はアモルファスシリコンからなるシリコン膜３０３を１００ｎｍ堆積する。また、必要に応じて、ゲート電極堆積前に不純物を基板に注入し、基板濃度を制御する（図２８（ａ））。
【０１４２】
次に、素子領域形成用のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、シリコン膜３０３、ゲート絶縁膜３０２及びシリコン基板３０１をリアクティブイオンエッチング法でエッチングし、島部３０４及び溝部３０５を形成する。レジストパターンを除去した後、表面状態を良くするため必要に応じて形成された島部の周囲を酸化する（図２８（ｂ））。
【０１４３】
次に、埋め込み絶縁膜３０６を全面に堆積し、ＣＭＰ等でシリコン膜３０３の上面まで平坦化することにより、素子分離領域を埋め込む。本発明では、このときシリコン膜３０３を除去しないので素子領域コーナー部が露出しない（図２８（ｃ））。
【０１４４】
次に、バッファ酸化膜３４１及び多結晶シリコン又アモルファスシリコンからなるシリコン膜３４２を形成する。このとき、シリコン膜３０３とシリコン膜３４２とはバッファ酸化膜３４１を介して密着し、かつシリコン膜３４２の上面は平坦に仕上がっている（図２８（ｄ））。
【０１４５】
次に、レジストパターン（図示せず）を形成し、このレジストパターンをマスクにしてＲＩＥ等でシリコン膜３４２、バッファ酸化膜３４１及びシリコン膜３０３を同時にエッチングすることにより、ゲート形成用パターン３０９及び溝部３１０を形成する。レジストパターンを除去した後、表面状態を良くするため必要応じて側面部を酸化する。続いて、ゲート形成用パターン３０９をマスクとして、シリコン基板３０１に不純物イオンを注入することにより、トランジスタのソース・ドレイン拡散領域（図示せず）を形成する（図２８（ｅ））。
【０１４６】
次に、埋め込み酸化膜３１１を全面に堆積し、シリコン膜３４２の上面までＣＭＰ等で平坦化する。このとき、シリコン膜３４２の上面には埋め込み絶縁膜３１１は残留していない（図２８（ｆ））。
【０１４７】
次に、ＣＤＥ法によりシリコン膜３４２を除去し、さらにＲＩＥ法によりバッファ酸化膜３４１を除去してシリコン膜３０３上面を露出させ、溝３１２を形成する（図２９（ｇ））。
【０１４８】
次に、シリコン膜３０３と後に埋め込むゲート配線材との接続をよくするため、必要に応じてシリコン膜３０３上面の洗浄処理を行い、溝３１２にゲート配線材３１３を埋め込む。その後、ＣＭＰ等で埋め込み酸化膜３１１の上面まで平坦化を行い、電極部３０３及び配線部３１３からなるゲート配線を形成する。このとき、ゲート配線の上面（配線部３１３の上面）は平坦に仕上がっている（図２９（ｈ））。
【０１４９】
なお、配線材３１３を構成する材料がＷ等の金属であれば、電極部３０３を構成するａ−Ｓｉ等との反応を防ぐ目的で、図３０及び図３６に示すように、バリアメタル３２１を設けるようにしてもよい。
【０１５０】
その後の工程は通常のトランジスタ製造過程と同様であり、層間絶縁膜を堆積した後、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１５１】
次に、第３の実施形態の第４の具体例について、図３１及び図３７を参照して説明する。図３１（ａ）〜（ｄ）は製造工程を示したゲート長方向の断面図（図３７のＡ−Ａ´における断面図）である。
【０１５２】
本具体例は、第３の具体例において、側壁窒化膜を形成したものである。第３の具体例と実質的に同一或いは対応する構成要素には同一の番号を付し、詳細な説明は省略する。なお、途中の工程までは、第３の具体例で示した図２８（ａ）〜（ｅ）の工程と基本的に同様であるため、説明は省略する。
【０１５３】
図２８（ｅ）の工程でゲート形成用パターン３０９を形成した後、シリコン窒化膜を１００ｎｍ堆積し、このシリコン窒化膜をＲＩＥで後退させることによりゲート形成用パターンの周囲を覆うように側壁絶縁膜３３１を形成する。ここで不純物のイオン注入を再度行うことにより、ソース・ドレイン領域における基板プロファイルを制御することができる（図３１（ａ））。
【０１５４】
その後の工程は、第１の具体例と同様であり、図３１（ｂ）及び（ｃ）の工程を経ることにより、図３１（ｄ）に示すような構造が得られる。
【０１５５】
なお、本具体例においても第１の具体例の図２５で示したのと同様に、図３２及び図３８に示すように、バリアメタル３２１を設けるようにしてもよい。
【０１５６】
本具体例は、ソース・ドレインのコンタクトを自己整合法で形成する際にも有効であり、その場合には図３３に示すように、埋め込んだゲート配線の上面をエッチングにより後退させ、そこにシリコン窒化膜３５１を埋め込んだ後、ＣＭＰ等で平坦化させればよい。
【０１５７】
次に、第３の実施形態の第５の具体例について、図３４を参照して説明する。図３４（ａ）、（ｂ）は製造工程を示したゲート長方向の断面図（図３７のＡ−Ａ´における断面図）である。
【０１５８】
本具体例は、第４の具体例において、側壁絶縁膜を形成する直前にゲート形成用パターンの周囲を酸化して、酸化膜３６１を形成したものである（図３４（ａ））。この酸化膜３６１によりＳｉ3 Ｎ4 膜３３１と素子領域界面の密着性が向上し、Ｓｉ3 Ｎ4 膜の膜剥がれを防止することができる（図３４（ｂ））。その他の工程は基本的に第４の具体例と同様である。
【０１５９】
なお、上記第３の実施形態の各具体例において、平坦化させる方法はＣＭＰに限らずケミカルドライエッチング法でエッチバックしてもよく、またソース・ドレイン領域の形成はイオン注入法に限らず気層拡散法でもよい。
【０１６０】
また、ゲート電極の一部となるシリコン膜３０３には、不純物を含まないシリコン膜を堆積し溝部３１２を形成した後にイオン注入等により不純物を導入したものを用いてもよい。この場合、必要に応じてパターニングを行うことにより、不純物の種類及び量を局所的に変化させることができ、しきい値を制御することが可能となる。
【０１６１】
次に、本発明の第４の実施形態について説明する。
【０１６２】
まず、第４の実施形態の第１の具体例について、図３９〜図４４を参照して説明する。図３９〜図４２は製造工程を示したゲート長方向の断面図を示したものであり、図４３及び図４４はゲート幅方向の断面図を示したものである。なお、図ではＮＭＯＳ構造について示しているが、ＰＭＯＳも同様に形成することが可能である。
【０１６３】
まず、Ｓｉ基板を用意し、素子分離領域に深さ２００ｎｍ程度のトレンチをＲＩＥにて形成する。続いて、ＴＥＯＳを堆積した後これをＣＭＰにより埋め込み平坦化することで、Ｓｉ基板からなる島部４０１及びＳＴＩ構造の素子分離領域４０２を形成する。その後、基板表面を５ｎｍ程度酸化してダミーゲート酸化膜４０３を形成する。なお、基板中のＮＭＯＳ領域にはＰ型のウェル（ピーク濃度１×１０18ｃｍ-3程度）を形成しておく（図３９（ａ）、図４３（ａ））。
【０１６４】
次に、ＬＰＣＶＤによりアモルファスシリコン（ａ−Ｓｉ）膜４０４を２０ｎｍ程度、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）４０５を１００ｎｍ程度堆積する。続いて、レジスト（図示せず）を塗布し、フォトリソグラフィー又はＥＢ（電子ビーム）描画によりダミーゲートの形状にパターニングを行ない、ＲＩＥによってＳｉ3 Ｎ4 膜４０５とａ−Ｓｉ膜４０４を加工し、ダミーゲート４２１を形成する（図３９（ｂ）、図４３（ｂ））。
【０１６５】
ここで、ダミーゲート４２１を２層構造にしたことにより、ＲＩＥを行なうのが容易になっている。なぜならば、Ｓｉ3 Ｎ4 膜４０５をエッチングするときに、ａ−Ｓｉ膜４０４がストッパーの役割を果たすからである。このため、エッチングオーバーによりシリコン基板が削れるというような心配がない。また、十分に長時間Ｓｉ3 Ｎ4 膜４０５のエッチングを行なうことができるため、ＳＴＩエッジなどの断差部でＳｉＮ残りが生じないというメリットもある。また、Ｓｉ3 Ｎ4 膜４０５堆積時の高温工程でｓ−Ｓｉ膜４０４は結晶化するが、ａ−Ｓｉ膜の厚さを十分薄くすることにより、それぞれの結晶粒（グレイン）サイズを小さくすることができる。したがって、グレインが原因で生じる側面の凸凹を小さくすることができ、ゲート長加工寸法の制御が行ないやすくなる。
【０１６６】
次に、ＬＤＤ構造を形成する場合は、ｎ- 層４０６を形成するための不純物導入をイオン注入、固層拡散又は気相拡散にて行なう。最終的にこのｎ- 層４０６の不純物濃度が１×１０20ｃｍ-3程度となるように不純物のドーピングを行なう（図３９（ｃ））。
【０１６７】
次に、ゲート側壁にシリコン窒化膜を形成する工程に入る。すなわち、ＬＰＣＶＤによりシリコン酸化膜４０７を５ｎｍ程度、シリコン窒化膜４０８を４０ｎｍ程度堆積し、全面ＲＩＥによりダミーゲートの側部にだけシリコン窒化膜４０８を残す（図４０（ｄ））。
【０１６８】
次に、ソース／ドレイン形成工程に進むが、ここでは選択エピタキシャル成長によりエレベイトソース・ドレインを形成し、そこにコバルトシリサイド４１０を貼り付ける構造とする。ｎ+ 層４０９は、イオン注入やエレベイトソース・ドレインからの固相拡散によって、不純物濃度が１×１０21ｃｍ-3程度となるように形成することができる（図４０（ｅ））。
【０１６９】
次に、ソース・ドレイン上及び素子分離領域上に層間絶縁膜４１１を形成する。形成方法は、まずＴＥＯＳを１５０ｎｍ程度堆積し、これをＣＭＰにてエッチバックして平坦化する。このとき、Ｓｉ3 Ｎ4 膜４０５がＣＭＰのストッパーとなる（図４０（ｆ）、図４３（ｆ））。
【０１７０】
次に、ダミーゲート４２１及びダミー酸化膜４０３を除去して溝部４２２を形成する工程に入る。ダミーゲートを構成するＳｉ3 Ｎ4 膜４０５はホットリン酸で除去し、ａ−Ｓｉ膜４０４はＣＤＥやＲＩＥで除去することができる。ホットリン酸はＳｉＮ膜のみを選択的に除去することができ、ａ−Ｓｉ膜は２０ｎｍと薄いため短時間のエッチングで除去可能である。したがって、厚いエッチングストッパー膜を下地に形成する必要が無く、ダミー酸化膜４０３を薄膜化することができる。ダミー酸化膜４０３が薄くできれば、それを除去するためのフッ酸系ウエットエッチングの量も少なくて済み、ＳＴＩ４０２の端部があまり窪まずに済む。また、フッ酸系ウェットエッチングの量が少ないため、ゲートを埋め込むための溝幅（ゲート長）が広がらずに済み、ゲート長加工寸法の制御を行ないやすい。今回の構造では、ダミーゲートの側面にＳｉ3 Ｎ4 膜４０８を形成しているため、ここでエッチングは止まり、溝幅が広がりすぎる心配はないが、ウェットエッチングの量が多いと、このＳｉ3 Ｎ4 膜４０８の下の酸化膜４０３が横から浸食される危険がある。浸食されると、この後でゲート絶縁膜を形成することが困難になる（図４１（ｇ）、図４４（ｇ））。
【０１７１】
次に、実効膜厚が３〜４ｎｍのゲート絶縁膜４１２を形成し、５〜１０ｎｍ程度のバリアメタル４１３（反応防止膜）を介してメタルゲート配線４１４を埋め込み形成する。ここでは、ゲート絶縁膜としてＳｉＯＮ膜、バリアメタルとしてＴｉＮ又はタングステンナイトライド、メタルゲート材料としてＷ（タングステン）を用いている。ゲート絶縁膜としては、Ｔａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を適用することもできる。その場合は、用いるゲート絶縁膜の種類に応じてゲート電極材料を選ぶ必要があり、Ａｌ、Ｒｕ、ＴｉＮ等が使用可能となる（図４１（ｈ）、図４４（ｈ））。
【０１７２】
次に、メタルゲート４１４の表面部分をＣＤＥやＲＩＥで３０ｎｍ程度窪ませ、Ｓｉ3 Ｎ4 膜４１５を埋め込む。Ｓｉ3 Ｎ4 膜４１５の埋め込みには、ＣＶＤとＣＭＰを用いる。ここまでの工程で、メタルゲート４１４の上部と側面をシリコン窒化膜で覆うことになる（図４１（ｉ））。
【０１７３】
その後、層間絶縁膜４１６としてＴＥＯＳを１５０ｎｍ程度堆積し、ソース・ドレイン上にコンタクト孔を形成し、Ｔｉ／ＴｉＮなどのバリアメタル４１７を介してＡｌやＣｕのメタル配線４１８を形成する（図４２（ｊ））。
【０１７４】
以上の工程によれば、ＳＴＩエッジ部分でのゲートの落ち込みがほとんど無く、トランジスタ特性が向上する。すなわち、ＳＴＩエッジ部分での寄生トランジスタの形成が抑制されるので、サブスレショルド特性にハンプが無く、ゲート耐圧も良好になる。
【０１７５】
次に、第４の実施形態の第２の具体例について、図４５〜図４９を参照して説明する。図４５〜図４７は製造工程を示したゲート長方向の断面図を示したものであり、図４８及び図４９はゲート幅方向の断面図を示したものである。なお、図ではＮＭＯＳ構造について示しているが、ＰＭＯＳも同様に形成することが可能である。
【０１７６】
まず、Ｓｉ基板を用意し、素子分離領域に深さ２００ｎｍ程度のトレンチをＲＩＥにて形成する。続いて、ＴＥＯＳを堆積した後これをＣＭＰにより埋め込み平坦化することで、Ｓｉ基板からなる島部４０１及びＳＴＩ構造の素子分離領域４０２を形成する。その後、基板表面を１５ｎｍ程度酸化してダミーゲート酸化膜４０３を形成する。後にダミーゲートをＲＩＥで加工するときのエッチングストッパーとするため、第１の具体例に比べてダミーゲート酸化膜４０３は厚くしておく。また、基板中のＮＭＯＳ領域にはＰ型のウェル（ピーク濃度１×１０18ｃｍ-3程度）を形成しておく（図４５（ａ）、図４８（ａ））。
【０１７７】
次に、ＬＰＣＶＤによりＳｉ3 Ｎ4 膜４０５を１２０ｎｍ程度堆積する。続いて、レジスト（図示せず）を塗布し、フォトリソグラフィー又はＥＢ（電子ビーム）描画によりダミーゲートの形状にパターニングを行ない、ＲＩＥによってＳｉ3 Ｎ4 膜４０５を加工し、ダミーゲート４２１を形成する。Ｓｉ3 Ｎ4 膜はアモルファスであるから、ポリシリコンをエッチングする場合と異なり、グレインが原因で生じる側面の凹凸の問題は生じない。したがって、ゲート長加工寸法の制御を行ないやすい（図４５（ｂ）、図４８（ｂ））。
【０１７８】
次に、ＬＤＤ構造を形成する場合は、ｎ- 層４０６を形成するための不純物導入をイオン注入、固層拡散又は気相拡散にて行なう。最終的にこのｎ- 層４０６の不純物濃度が１×１０20ｃｍ-3程度となるように不純物のドーピングを行なう（図４５（ｃ））。
【０１７９】
次に、ゲート側壁にシリコン窒化膜を形成する工程に入る。すなわち、ＬＰＣＶＤによりシリコン酸化膜４０７を５ｎｍ程度、シリコン窒化膜４０８を４０ｎｍ程度堆積し、全面ＲＩＥによりダミーゲートの側部にだけシリコン窒化膜４０８を残す（図４６（ｄ））。
【０１８０】
次に、ソース／ドレイン形成工程に進むが、ここでは選択エピタキシャル成長によりエレベイトソース・ドレインを形成し、そこにコバルトシリサイド４１０を貼り付ける構造とする。ｎ+ 層４０９は、イオン注入やエレベイトソース・ドレインからの固相拡散によって、不純物濃度が１×１０21ｃｍ-3程度となるように形成することができる（図４６（ｅ））。
【０１８１】
次に、ソース・ドレイン上及び素子分離領域上に層間絶縁膜４１１を形成する。形成方法は、まずＴＥＯＳを１５０ｎｍ程度堆積し、これをＣＭＰにてエッチバックして平坦化する。このとき、Ｓｉ3 Ｎ4 膜４０５がＣＭＰのストッパーとなる（図４６（ｆ）、図４８（ｆ））。
【０１８２】
次に、ダミーゲート４２１及びダミー酸化膜４０３を除去して溝部４２２を形成する工程に入る。ダミーゲートを構成するＳｉ3 Ｎ4 膜４０５はホットリン酸で除去し、ダミー酸化膜４０３はフッ酸系ウエットエッチングで除去する。ダミーゲートの側面にはＳｉ3 Ｎ4 膜４０８が形成されているため、ここでウエットエッチングは止まり、溝幅が広がりすぎる心配はない。フッ酸系ウエットエッチングの際にＳＴＩ４０２のエッジ近傍が窪み、素子領域となるシリコンのエッジコーナー部分が露出する。そこで、ＲＩＥによりシリコン基板４０１を６０ｎｍ程度掘り下げる。このようにすると、チャネル領域のシリコン基板４０１表面はＳＴＩ領域４０２のＴＥＯＳ表面より低くなり、シリコン基板４０１のエッジコーナー部分が露出しなくなる（図４７（ｇ）、図４９（ｇ））。
【０１８３】
次に、実効膜厚が３〜４ｎｍのゲート絶縁膜４１２を形成し、５〜１０ｎｍ程度のバリアメタル４１３を介してメタルゲート配線４１４を埋め込み形成する。ここでは、ゲート絶縁膜としてＳｉＯＮ膜、バリアメタルとしてＴｉＮ又はタングステンナイトライド、メタルゲート材料としてタングステンを用いている。ゲート絶縁膜としては、Ｔａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を適用することもできる。その場合は、用いるゲート絶縁膜の種類に応じてゲート電極材料を選ぶ必要があり、Ａｌ、Ｒｕ、ＴｉＮ等が使用可能となる（図４７（ｈ）、図４９（ｈ））。
【０１８４】
次に、メタルゲート４１４の表面部分をＣＤＥやＲＩＥで３０ｎｍ程度窪ませ、Ｓｉ3 Ｎ4 膜４１５を埋め込む。Ｓｉ3 Ｎ4 膜４１５の埋め込みには、ＣＶＤとＣＭＰを用いる。ここまでの工程で、メタルゲート４１４の上部と側面をシリコン窒化膜で覆うことになる（図４７（ｉ））。
【０１８５】
その後の工程は第１の具体例と同様である。すなわち、層間絶縁膜としてＴＥＯＳを１５０ｎｍ程度堆積し、ソース・ドレイン上にコンタクト孔を形成し、Ｔｉ／ＴｉＮなどのバリアメタルを介してＡｌやＣｕのメタル配線を形成する。
【０１８６】
以上の工程によれば、ＳＴＩエッジ部分でのゲートの落ち込みが無く、むしろ素子領域から素子分離領域に移るところでゲートが持ち上がる形となり、トランジスタ特性が向上する。すなわち、ＳＴＩ領域エッジ部分での寄生トランジスタの形成が防止されるので、サブスレショルド特性にハンプが無く、ゲート耐圧も良好になる。
【０１８７】
以下の第５〜第８の実施形態は、ダミーゲート側壁を用いた例である。
【０１８８】
図５０〜図５３は、本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【０１８９】
まず、シリコンからなる半導体基板１１に既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２により他の領域から分離された素子領域を形成する（図５０（ａ））。
【０１９０】
この工程は、例えば次のようにして行われる。即ち、シリコン基板１１上にバッファ酸化膜を介してマスクとなるシリコン窒化膜を堆積させ、転写用のレジストパターンを形成したのち、ＲＩＥによりシリコン窒化膜をパターニングして、素子領域パターンを形成する。次に、シリコン窒化膜パターンをマスクとして用いて、素子分離領域のシリコン基板１１をエッチングしてトレンチを形成する。レジストを除去した後、全面にシリコン酸化膜などの絶縁膜を堆積させ、ＣＭＰ等でマスクであるシリコン窒化膜パターンの上面まで平坦化する。その後、シリコン窒化膜とバッファ酸化膜を除去することで、トレンチに絶縁膜が埋め込まれた素子分離領域と、この素子分離領域により他の領域から分離された素子領域とが形成される。
【０１９１】
次いで、素子領域上に例えばシリコン酸化膜などのバッファ酸化膜１４を介して、例えばシリコン窒化膜を堆積し、このシリコン窒化膜を、レジストパターン（図示せず）をマクスとして用いてＲＩＥ等でエッチングすることで、ダミーゲート１３を形成する（図５０（ｂ））。なお、ダミーゲート１３の形成前後に、チャネル及び拡散層プロファイルの制御のために、不純物のイオン注入を行うことがある。
【０１９２】
次に、全面に多結晶又は非結晶シリコンを堆積し、ＲＩＥにより、ダミーゲート１３の側面部にダミー側壁１５を形成する（図５０（ｃ））。その後、ソース・ドレインを形成するためのイオン注入を行う（図示せず）。
【０１９３】
層間絶縁膜１６を全面に堆積し（図５０（ｄ））、ＣＭＰ等によりダミーゲート１３の上面まで平坦化を行う（図５１（ｅ））。ダミーゲート１３と露出したバッファ酸化膜１４を除去し（図５１（ｆ））、その後、新たにゲート絶縁膜１７を形成し、更にゲート電極１８を堆積する（図５１（ｇ））。なお、ゲート電極１８が金属の場合は、必要に応じてゲート絶縁膜１７とゲート電極１８の間に反応防止層を形成する。
【０１９４】
ゲート電極１８を平坦化し（図５１（ｈ））、さらにダミー側壁１５が十分露出するように、必要に応じてゲート絶縁膜１７とゲート電極１８の上面を多少エッチングする（図５２（ｉ））。
【０１９５】
なお、この場合にダミー側壁１５がゲート電極１８を平坦化する際に露出する場合があり、この時は改めてゲート電極１８の上面をエッチングする必要がない場合もある。
【０１９６】
次いで、露出したダミー側壁１５を例えばＫＯＨ等を用いたエッチングにより除去し、空洞１９を形成する。この空洞１９が後に新たに側壁を形成する鋳型となる（図５２（ｊ））。
【０１９７】
次に、空洞１９内に、絶縁性が高く、コンタクトホール形成のためのＲＩＥ、すなわち、層間絶縁膜のＲＩＥに対して高い選択比をもつ材料２０を流し込む（図５２（ｋ））。そのような材料としては、例えばＳｉ3 Ｎ4 が挙げられるが、より低誘電率の側壁を形成したい場合には、絶縁性を有する有機物系材料を使用することも可能である。
【０１９８】
その後、空洞１９の外にはみ出した側壁材料を、例えばＣＭＰを使って除去すると同時に平坦化を行い、側壁２０の埋め込みが完成する（図５３（ｌ））。
【０１９９】
その後は、公知のトランジスタ製造工程を経て、トランジスタが完成される。すなわち、層間絶縁膜２１を堆積した後、レジストパターンをマスクとして用いて、コンタクトのためのコンタクトホールをＲＩＥにより形成する（図５３（ｍ））。
【０２００】
ここで、本実施形態では、側壁２０があるため、レジストパターン形成の際に、パターニングが多少ずれても、ゲート電極上面に直接ソース・ドレイン用のコンタクトホールが開くことはなく、ゲート電極とソース・ドレイン領域とがショートすることを防ぐことができる。
【０２０１】
なお、ゲート電極に対するコンタクトは、合せずれに対し寛容であるゲート電極及びソース・ドレイン領域のコンタクトホールに反応防止層を形成した後、コンタクトホール内に例えばＡｌを埋め込む。その後、別途レジストパターンを形成し、これをマスクとして用いてＡｌ層をエッチングすることで、第一層の配線２２が形成される（図５３（ｎ））。
【０２０２】
実施形態６
図５４〜図５６は、本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。
【０２０３】
本実施形態は、第５の実施形態において、ダミーゲートを多結晶又は非結晶シリコンとシリコン窒化膜の２層構造とした場合である。
【０２０４】
第５の実施形態と同様にして、シリコンからなる半導体基板１１に既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２により他の領域から分離された素子領域を形成する（図５４（ａ））。次いで、素子領域上に、例えばシリコン酸化膜などのバッファ層１４を介して、例えば非結晶シリコン膜とシリコン窒化膜とからなるダミーゲート層を堆積させ、その後、このダミーゲート層を、レジストパターン（図示せず）をマクスとして用いてＲＩＥ等でエッチングすることで、非結晶シリコン膜２３とシリコン窒化膜２４とからなるダミーゲート１３を形成する（図５４（ｂ））。なお、ダミーゲート形成前後に、チャネル及び拡散層プロファイルの制御のために、不純物のイオン注入を行うことがある。
【０２０５】
次に、シリコン酸化膜２５を薄く全面に堆積し（図５４（ｃ））、更に、多結晶又は非結晶シリコンを堆積し、ＲＩＥにより、ダミーゲート側面部にダミー側壁１５を形成する（図５４（ｄ））。その後、ソース・ドレイン領域（図示せず）を形成するためのイオン注入を行う。
【０２０６】
層間絶縁膜１６を全面に堆積し（図５５（ｅ））、ＣＭＰ等によりダミーゲート１３の上面まで平坦化を行う（図５５（ｆ））。この時、ダミー側壁１５が露出した場合は、ダミー側壁１５の露出した部分を酸化させ、酸化膜２６を形成することで、ダミー側壁１５を覆う（図５５（ｇ））。
【０２０７】
次に、ダミーゲート１３とバッファ酸化膜１４を除去するが、ダミー側壁１５が非結晶シリコンからなる場合でも、ダミー側壁１５が酸化膜により覆われているため、ダミーゲート１３のみを除去することができる（図５５（ｈ））。バッファ酸化膜１４を除去する時には、酸化膜２５もエッチングされる。
【０２０８】
その後の工程は、実施形態５の場合と同様である。即ち、新たにゲート絶縁膜１７およびゲート電極１８を堆積し（図５６（ｉ））、ゲート電極１８を平坦化し（図４５Ｊ）、さらに、ダミー側壁１５が十分露出するように、ゲート電極の上面を多少エッチングする（図５６（ｋ））。そして、露出したダミー側壁を例えばＫＯＨ等を用いてエッチングにより除去し、空洞を形成する。この空洞に絶縁性が高く、コンタクトホールのためのＲＩＥ、すなわち、酸化膜のＲＩＥに対して高い選択比をもつ材料を流し込む。その後、はみ出した側壁材料を例えばＣＭＰを使って除去すると同時に平坦化を行い、側壁の埋め込みが完成する。
【０２０９】
図５７および図５８は、本発明の第７の実施形態に係る半導体装置の製造工程を示す断面図である。
【０２１０】
まず、シリコンからなる半導体基板１１に既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２により他の領域から分離された素子領域を形成する。ここで、不純物のイオン注入を行い、チャネルプロファイルを制御することがある。
【０２１１】
次いで、素子領域上にゲート絶縁膜としてシリコン酸化膜１７を形成した後、ゲート電極１８となるリンを含んだ導電性の多結晶シリコンを堆積させる。ゲートのパターニングを行った後、ＲＩＥ等でエッチングしてゲート電極１８を形成する。ここで、不純物のイオン注入を行い、拡散層（図示せず）プロファイルを制御することがある。
【０２１２】
次に、シリコン窒化膜を堆積させた後、ＲＩＥ等でエッチングし、ゲート電極１８の側面に側壁１５を形成する（図５７（ａ））。次に、ソース・ドレイン領域（図示せず）を形成するためのイオン注入を行う。その後、層間絶縁膜１６を堆積した後（図５７（ｂ））、ＣＭＰ等で平坦化し、ゲート電極１８の上面を露出させる（図５７（ｃ））。
【０２１３】
ゲート電極１８をエッチングにより後退させた後（図５７（ｄ））、露出したシリコン窒化膜側壁１５を、例えば熱りん酸処理により除去し、新たに側壁が形成される鋳型である空洞１９を形成する（図５８（ｅ））。
【０２１４】
次に、側壁材料である、シリコン酸化膜との間でエッチング選択比を持ち、シリコン窒化膜より誘電率が低い絶縁性有機材料２０を上述の空洞１９に流し込む（図４６Ｆ）。その後、はみ出した側壁材料を例えばＣＭＰを使って除去すると同時に平坦化を行い、側壁２０の埋め込みが完成する（図５８（ｇ））。
【０２１５】
その後は既知のトランジスタ工程を経てトランジスタが完成される。すなわち、層間絶縁膜を堆積させた後、レジストパターンをマスクとして用いて、コンタクトを形成するためのコンタクトホールをＲＩＥにより形成する。ここで、本実施形態で形成した側壁があるために、前述のレジストパターンが多少ずれてもゲート電極上面に直接ソース・ドレインのコンタクトホールが開くことはなく、ゲートとソース・ドレインとがショートすることを防ぐことができる。
【０２１６】
その後、ゲート及び、ソース・ドレインのコンタクトホールに反応防止層を形成した後、例えばＡｌを埋め込む。このＡｌ膜をレジストパターンをマスクとして用いてエッチングすることで、第一層の配線が完成する。
【０２１７】
次に、本発明を配線の形成に適用した第８の実施形態について説明する。
【０２１８】
下層配線上に堆積された層間絶縁膜の上に多結晶シリコンを堆積し、レジストパターンをマスクとして用いて多結晶シリコン膜をエッチングして、ダミー配線を形成する。次いで、シリコン窒化膜を堆積し、エッチングすることによってダミー配線の側面部にダミー側壁を形成する。
【０２１９】
次に、層間絶縁膜を堆積した後、ＣＭＰ等で平坦化し、ダミー配線の上面部を露出させる。その後、ダミー配線を除去して配線の入る溝を形成し、配線材料（例えばアルミ、タングステン、銅など）を堆積し、ＣＭＰ等で平坦化して、配線材料を溝に埋め込む。
【０２２０】
更に、埋め込まれた配線の上部をドライエッチング等で後退させ、ダミー側壁を露出させる。ダミー側壁を熱りん酸処理等で除去し、側壁材料が入る空洞を形成する。次に、シリコン酸化膜との間で高いエッチング選択比を持ち、シリコン窒化膜より誘電率が低い有機材料を上述の空洞に流し込む。そして、はみ出した側壁材料を、例えばＣＭＰ等で除去すると同時に平坦化をおこない、側壁の埋め込みが完成する。
【０２２１】
以上の第５〜第６の実施形態において、側壁材料は有機材料に限らず、層間絶縁膜であるシリコン酸化膜との間で高いエッチング選択比を持つ絶縁材料であればよい。その際、誘電率が低ければ、高周波特性などの電気特性上において、特に好ましい。また、ダミー側壁の除去にはウェットエッチングだけでなく、ドライエッチングを用いてもよい。
【０２２２】
ダマシンプロセスでダミーゲートに側壁を直接ＲＩＥで形成する場合は、側壁形成のためのＲＩＥや、平坦化時のＣＭＰのマージンがきわめて狭くなってしまうが、上記第５〜第８の実施形態に示す方法では、ダミー側壁を利用することにより、ダミー側壁のＲＩＥ時や平坦化ＣＭＰのバラツキに対してのマージンを広くすることができる。これは、最終的に製品の歩留まりに対して有利となる。また、第５〜第８の実施形態で示すダマシンゲートトランジスタ、コンベンショナルトランジスタ、及び配線の側壁形成の方法では、側壁形成後に拡散層の活性化等の高温工程がないため、側壁に有機系絶縁膜などの低誘電率膜を使用することができるため、高周波で動作させる場合に重要な寄生容量を低減する上で有利となる。
【０２２３】
以下の第９および第１０の実施形態は、ゲートライナーとしてＴａ2 Ｏ5 を用いた場合を示す。
【０２２４】
図５９〜図６１は、本発明の第９の実施形態に係る半導体装置の製造工程を示す断面図である。
【０２２５】
まず、シリコンからなる半導体基板１１に既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２により他の領域から分離された素子領域を形成する（図５９（ａ））。
【０２２６】
次いで、例えばバッファ層としてシリコン酸化膜１４を形成し、ダミーゲートとなる非結晶又は多結晶シリコン膜、およびその上にシリコン窒化膜を堆積し、ダミーゲート層を形成する。その後、このダミーゲート層をレジストパターン（図示せず）をマスクとして用いてＲＩＥ等でエッチングすることで、非結晶シリコン膜２３とシリコン窒化膜２４とからなるダミーゲート１３を形成する（図５９（ｂ））。なお、ダミーゲート形成前後に、チャネルおよび拡散層（図示せず）プロファイルの制御のために、不純物のイオン注入を行うことがある。
【０２２７】
次に、全面に酸化タンタルを１０ｎｍに堆積し、ゲート（ダミーゲート）のライナー３１とする（図５９（ｃ））。その後、例えば酸化膜を堆積した後、ＲＩＥ等でエッチングバックさせることで、ダミーゲート１３の側面に側壁１５を形成し（図４７Ｄ）、ドライエッチングを用いて、側壁１５に覆われていない部分の酸化タンタル膜３１を除去する（図６０（ｅ））。なお、このときのエッチング条件は、通常のシリコンをエッチングする条件でタンタルが除去できることを確認している。
【０２２８】
更に、イオン注入を行い、ソース・ドレイン領域（図示せず）を形成し、層間絶縁膜１６を全面に堆積させてダミーゲートを埋め込み（図６０（ｆ））、ＣＭＰ等で平坦化する（図６０（ｇ））。この時、ダミーゲート１３の上面が露出する。熱りん酸処理によりダミーゲート１３の上層のシリコン窒化膜２４を除去し（図６１（ｈ））、ＫＯＨまたは混酸により、ダミーゲート１３の下層の多結晶又は非結晶シリコン２３を除去する（図６１（ｉ））。
【０２２９】
最後に、バッファとして形成したシリコン酸化膜を希フッ酸で除去することで、ゲートを形成する溝３２が得られる（図６１（ｊ））。なお、酸化タンタルもフッ酸によりエッチングされるが、そのエッチングレートはシリコン酸化膜に対して１／２５であるので、実質的には酸化タンタルは殆どエッチングされないと考えてよい。
【０２３０】
その後は、通常のダマシンゲート形成工程と同様である。即ち、シリコン基板１１を酸化させ、または絶縁膜を堆積させることでゲート絶縁膜を形成する（なお、絶縁膜として酸化タンタルを用いることも可能である）。必要ならば反応防止層を形成し、電極材料を全面に堆積させる。ＣＭＰ等で平坦化することで、ダミーゲートを除去した溝にゲート電極が形成される。
【０２３１】
本実施形態は、第９の実施形態において、ダミーゲートの側面に直接側壁としてゲートライナーを形成する場合を示す。即ち、実施形態９と同様、ＳＴＩ領域により分離された素子領域上にダミーゲートを形成した後、ゲートライナーを堆積させる。本実施形態の場合、側壁として形成するので、形成後の電気特性上実質的な幅が通常のＳｉＯ2 より厚くなるため、酸化タンタルより低誘電率の膜を用いることが望ましく、例えば酸化イットリウムを用いる。堆積後に異方性エッチングによりダミーゲートの側面に側壁１５を形成する（図６２（ａ））。
【０２３２】
ダミーゲートおよび側壁１５をマスクとして用いてイオン注入を行い、ソース・ドレイン領域を形成した後、層間絶縁膜１６を堆積し、ダミーゲートを埋め込む。ＣＭＰ等で平坦化すると共に、ダミーゲートの上面を露出させる（図６２（ｂ）。
【０２３３】
露出したダミーゲートを除去し、ゲートが形成される溝を形成する。例えば、ダミーゲートの構成が、シリコン窒化膜２４と非結晶シリコン２３の場合は、実施形態９と同様に熱りん酸処理と混酸処理で除去する。
【０２３４】
次に、フッ酸処理を行い、バッファとして形成したシリコン酸化膜１４を除去するが、酸化イットリウムはフッ酸に溶解しないので。側壁１５が削れる心配はない。
【０２３５】
その後は通常のダマシンゲート形成工程と同じである。即ち、シリコン基板を酸化させるかまたは絶縁膜を堆積させることでゲート絶縁膜を形成する。なお、絶縁膜として酸化タンタルを用いることも考えられる）。必要ならば、反応防止層を形成し、電極材料を全面に堆積させる。ＣＭＰ等で平坦化することで、ダミーゲートを除去した溝にゲート電極が形成される。
【０２３６】
以上の第９および第１０の実施形態において、ライナーに使われる材料としては、酸化タンタルに限らず、酸化ニオブ、酸化イットリウム、酸化セリウムを用いることもできる。また、側壁の代わりに酸化タンタル、酸化ニオブ、酸化セリウムを用いてもよい。また、ダミーゲートは複層でも、単層でもよい。
【０２３７】
以上、第９および第１０の実施形態により得られたトランジスタは、ダミーゲートの除去に際し、後にゲートの形成される溝が必要以上に広がらないので、微細化に際して非常に有利である。例えば、最小ゲート配線間寸法が設計寸法に対して狭くならず、高周波動作を考慮した場合に問題となる配線間容量が増大しない。また、ソース・ドレインコンタクトに対してもゲート配線が設計寸法に仕上がるため、コンタクトのパターニングマージンにゲート配線の広がり分を含める必要が無く、高集積化に有利である。また、従来技術でゲート上部の広がりを抑制させる場合には最終的なゲート厚さを薄くしなければならず、ゲート配線抵抗が上昇してしまうのに対し、本実施形態ではゲート厚さを薄くする必要が無いので、ゲート配線抵抗を押さえることができ、消費電力が少なくてすむほか、誘電特性への影響も少なくてすむ。
【０２３８】
本発明の第１１の実施形態に係る半導体装置の製造方法について、図６３および図６４を参照して説明する。
【０２３９】
まず、シリコン基板４１上に素子分離絶縁膜４２、ｐ型の拡散層４３を形成する（図６３（ａ））。次いで、熱酸化工程によってシリコン基板４１表面を５ｎｍ程度酸化することにより、シリコン酸化膜４４を形成し、その上に２００ｎｍ程度のシリコン窒化膜４５を堆積し、パターニングし、ダミーのゲート電極４５を形成する。その後、このダミーゲート電極４５をマスクとして用いて、砒素等のｎ型不純物をイオン注入し、７５０℃以上の熱処理による不純物活性化を行うことにより、ｎ- 型ＬＤＤ拡散層４６を形成する（図６３（ｂ））。
【０２４０】
次に、全面に１０ｎｍ程度のシリコン酸化膜４７、１０ｎｍ程度のシリコン窒化膜４８を堆積し、ダミーゲート電極を覆った後に、再び５０ｎｍ程度のシリコン酸化膜４９を堆積し、異方性エッチングを行うことにより、側壁シリコン酸化膜４９を形成する。
【０２４１】
その後、ダミーゲート電極４５およびその側面の絶縁膜４７，４８，４９をマスクとして用いて再びイオン注入および９００℃以上の熱処理による不純物活性化を行うことにより、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）５０を形成する（図６３（ｃ））。
【０２４２】
次に、全面にシリコン酸化膜５１を堆積し、シリコン窒化膜４８もしくは４５をストッパーとして用いてシリコン酸化膜５１を研磨、平坦化する。本実施形態の図面においては、ダミーゲート電極４５上にあるシリコン窒化膜４８は、シリコン酸化膜５１の研磨の際に消失し、ダミーゲート電極４５で研磨が停止している状況を示しているが、シリコン窒化膜４８で研磨が停止しても、以下の工程を経ることにより、ほぼ同様の結果が得られる（図６３（ｄ））。
【０２４３】
露出したシリコン窒化膜ダミーゲート４５およびシリコン窒化膜４８を、熱燐酸等の処理により５０ｎｍ程度エッチングし、幅Ｌとｄの２つの溝を形成し、次いで、全面に１０ｎｍ程度のシリコン酸化膜５２を堆積する。この時、このシリコン酸化膜５２の膜厚は、ダミーゲート電極の幅（Ｌ）の少なくとも１／２以下であり、かつシリコン窒化膜４８の膜厚ｄの１／２以上でなければならない（図６４（ｅ））。即ち、シリコン窒化膜４８の上の溝は埋まるが、ダミーゲート４５の上の溝は埋まらないような膜厚とする必要がある。
【０２４４】
次に、シリコン酸化膜５２を異方性エッチングでエッチバックすることにより、ダミーゲート電極４５上部を露出させる。このとき、シリコン窒化膜４８は、シリコン酸化膜５２により被覆されているため、露出しない（図６４（ｆ））。
【０２４５】
その後、露出したシリコン窒化膜ダミーゲート４５を、熱燐酸等の処理により除去し、ゲート電極形成領域に溝を形成した後に、フッ酸等によるエッチングにより溝領域内に残存するシリコン酸化膜４７、およびエッチバック工程で残したシリコン酸化膜５２を除去し、シリコン基板４１表面を露出させる（図６４（ｇ））。
【０２４６】
そして、全面にタンタル酸化膜等の高誘電体絶縁膜５３を堆積し、拡散バリア層としてのチタン窒化膜５４、ゲート電極としてのアルミニウム層５５を堆積し、ＣＭＰ研磨等を用いて溝部以外のアルミニウム膜５５、チタン窒化膜５４、タンタル酸化膜５３を除去する（図６４（ｈ））。
【０２４７】
全面にシリコン酸化膜５６を堆積し、コンタクトホールを開口し、金属配線層５７を形成し、トランジスタを完成させる（図６４（ｉ））。
【０２４８】
以上のように、本実施形態に係る方法によれば、微細加工上の問題点なしに、非常に低抵抗なゲート電極を形成することが可能になり、寄生抵抗による素子性能の劣化を抑制できるようになる。
【０２４９】
本発明の第１２の実施形態に係る半導体装置の製造方法について、図６５および図６６を参照して説明する。
【０２５０】
まず、シリコン基板４１上に素子分離絶縁膜４２、ｐ型の拡散層４３を形成する（図６５（ａ））。次いで、熱酸化工程によってシリコン基板４１表面を５ｎｍ程度酸化することにより、シリコン酸化膜４４を形成し、その上に２５０ｎｍ程度のシリコン窒化膜４５を堆積し、パターニングし、ダミーのゲート電極４５を形成すう。その後、このダミーゲート電極４５をマスクとして用いて、砒素等のｎ型不純物をイオン注入し、７５０℃以上の熱処理による不純物活性化を行うことにより、ｎ- 型ＬＤＤ拡散層４６を形成する（図６５（ｂ））。
【０２５１】
次に、全面に１０ｎｍ程度のシリコン酸化膜４７、１０ｎｍ程度のシリコン窒化膜４８を堆積し、ダミーゲート電極を覆った後に、再び５０ｎｍ程度のシリコン酸化膜４９を堆積し、異方性エッチングを行うことにより、側壁シリコン酸化膜４９を形成する。
【０２５２】
その後、異方性エッチングにより露出したシリコン窒化膜４８を除去し、ダミーゲート電極４５およびその側面の絶縁膜４７，４８，４９をマスクとして用いて再びイオン注入および９００℃以上の熱処理による不純物活性化を行うことにより、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）５０を形成する（図５０Ｃ）。
【０２５３】
次に全面にシリコン酸化膜５１を堆積し、シリコン窒化膜４５をストッパーとして用いてシリコン酸化膜５１を研磨、平坦化する（図６５（ｄ））。
【０２５４】
露出したシリコン窒化膜ダミーゲート４５、およびシリコン窒化膜４８を、熱燐酸等の処理により５０ｎｍ程度エッチングし、幅の違う溝を形成し、全面に１０ｎｍ程度のシリコン酸化膜５２を堆積する。この時、このシリコン酸化膜５２の膜厚は、ダミーゲート電極の幅（Ｌ）の少なくとも１／２以下であり、かつシリコン窒化膜４８の膜厚ｄの１／２以上でなければならない（図６（ｅ））。
【０２５５】
次に、シリコン酸化膜５２を異方性エッチングでエッチバックすることにより、ダミーゲート電極４５上部を露出させる。このとき、シリコン窒化膜４８は、シリコン酸化膜５２により被覆されているため、露出しない（図６６（ｆ））。
【０２５６】
その後、露出したシリコン窒化膜ダミーゲート４５を、熱燐酸等の処理により除去し、ゲート電極形成領域に溝を形成した後に、フッ酸等によるエッチングにより溝領域内に残存するシリコン酸化膜４７、およびエッチバック工程で残したシリコン酸化膜５２を除去し、シリコン基板４１表面を露出させる（図６６（ｇ））。
【０２５７】
そして、全面にタンタル酸化膜等の高誘電体絶縁膜５３を堆積し、拡散バリア層としてのチタン窒化膜５４、ゲート電極としてのアルミニウム層５５を堆積し、ＣＭＰ研磨等を用いて溝部以外のタングステン膜５５、チタン窒化膜５４、タンタル酸化膜５３を除去する（図６６（ｈ））。
【０２５８】
全面にシリコン酸化膜５６を堆積し、コンタクトホールを開口し、金属配線層５７を形成し、トランジスタを完成させる（図６６（ｉ））。
【０２５９】
以上のように、本実施形態によれば、第１１の実施形態と同様に、微細加工上の問題点なしに、常に低抵抗なゲート電極を形成することが可能になり、寄生抵抗による素子性能の劣化を抑制できるようになる。その上、シリコン窒化膜４８によりゲート電極の周囲の浅い拡散層４６の部分が被覆されているために、コンタクト開口を形成する際にシリコン窒化膜に対して選択比の高いシリコン酸化膜エッチング技術を用いれば、たとえばコンタクト開口の位置がずれても、浅い拡散層部分に金属配線層５７が接続して、接合リーク電流が増大することがなくなるため、さらに素子面積を小さく設計することが可能になる。
【０２６０】
以上、第１１および第１２の実施形態によれば、ゲート電極の微細加工性を損なわずに、必ずしもソース、ドレイン領域の不純物を活性化するために要求される熱工程に対して耐性のある材料をゲート電極材料やゲート絶縁膜材料に使用する必要がなくなるため、材料選択の幅が広がり、低抵抗のゲート電極材料や高誘電率のゲート絶縁膜材料を使用することが可能になり、その結果として、素子の寄生抵抗の低減や駆動力の向上が可能になる。
【０２６１】
【発明の効果】
以上説明したように、本発明によれば、素子領域のエッジコーナー部の露出を抑制することができるため、エッジコーナー部の電界集中によるトランジスタの特性劣化を防止することができる。
【０２６２】
また、ダミー側壁を利用することにより、ダミー側壁のＲＩＥ時や平坦化ＣＭＰのバラツキに対してのマージンを広くすることができる。これは、最終的に製品の歩留まりに対して有利となる。特に、側壁に有機系絶縁膜などの低誘電率膜を使用することができるため、高周波で動作させる場合に重要な寄生容量を低減する上で有利となる。
【０２６３】
更に、ゲートライナーとしてＴａ2 Ｏ5 等を用いた場合には、ゲート厚さを薄くする必要が無いので、ゲート配線抵抗を押さえることができ、消費電力が少なくてすむほか、誘電特性への影響も少なくてすむ。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造工程の一部を示した図。
【図２】本発明の第１の実施形態に係る製造工程の一部を示した図。
【図３】本発明の第１の実施形態に係る製造工程の一部を示した図。
【図４】本発明の第２の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図５】本発明の第２の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図６】本発明の第２の実施形態の第１の具体例について図５（ｈ）に対応したゲートのゲート幅方向の断面を示した図。
【図７】本発明の第２の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図８】本発明の第２の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図９】本発明の第２の実施形態の第２の具体例について図８（ｈ）に対応したゲートのゲート幅方向の断面を示した図。
【図１０】本発明の第２の実施形態の第３の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１１】本発明の第２の実施形態の第４の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１２】本発明の第２の実施形態の第４の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１３】本発明の第２の実施形態の第４の具体例について図１２（ｉ）に対応したゲートのゲート幅方向の断面を示した図。
【図１４】本発明の第２の実施形態の第５の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１５】本発明の第２の実施形態の第５の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１６】本発明の第２の実施形態の第５の具体例について図１５（ｉ）に対応したゲートのゲート幅方向の断面を示した図。
【図１７】本発明の第２の実施形態の第６の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１８】本発明の第２の実施形態の第１の具体例に係る平面構成を示した図。
【図１９】本発明の第２の実施形態の第２の具体例に係る平面構成を示した図。
【図２０】本発明の第２の実施形態の第４の具体例に係る平面構成を示した図。
【図２１】本発明の第２の実施形態の第５の具体例に係る平面構成を示した図。
【図２２】本発明の第３の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図２３】本発明の第３の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図２４】本発明の第３の実施形態の第１の具体例について図２３（ｈ）に対応したゲートのゲート幅方向の断面を示した図。
【図２５】本発明の第３の実施形態の第１の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図２６】本発明の第３の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図２７】本発明の第３の実施形態の第２の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図２８】本発明の第３の実施形態の第３の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図２９】本発明の第３の実施形態の第３の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図３０】本発明の第３の実施形態の第３の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図３１】本発明の第３の実施形態の第４の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図３２】本発明の第３の実施形態の第４の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図３３】本発明の第３の実施形態の第４の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図３４】本発明の第３の実施形態の第５の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図３５】本発明の第３の実施形態の第１及び第３の具体例に係る平面構成を示した図。
【図３６】本発明の第３の実施形態の第１の具体例の変更例及び第３の具体例の変更例の平面構成を示した図。
【図３７】本発明の第３の実施形態の第２、第４及び第５の具体例に係る平面構成を示した図。
【図３８】本発明の第３の実施形態の第２の具体例の変更例及び第４の具体例の変更例の平面構成を示した図。
【図３９】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４０】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４１】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４２】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４３】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート幅方向の断面を示した図。
【図４４】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート幅方向の断面を示した図。
【図４５】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４６】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４７】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４８】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート幅方向の断面を示した図。
【図４９】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート幅方向の断面を示した図。
【図５０】本発明の第５の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５１】本発明の第５の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５２】本発明の第５の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５３】本発明の第５の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５４】本発明の第６の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５５】本発明の第６の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５６】本発明の第６の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５７】本発明の第７の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５８】本発明の第７の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５９】本発明の第９の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６０】本発明の第９の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６１】本発明の第９の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６２】本発明の第１０の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６３】本発明の第１１の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６４】本発明の第１１の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６５】本発明の第１２の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６６】本発明の第１２の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６７】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図６８】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図６９】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７０】本発明の他の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７１】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７２】本発明の他の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７３】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７４】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７５】本発明の他の従来技術に係る半導体装置の製造プロセスを示す断面図。
【符号の説明】
１０１…シリコン基板（半導体基板）
１０２…シリコン酸化膜（ダミー膜）
１０３…アモルファスシリコン膜（材料膜）
１０４…シリコン窒化膜（材料膜）
１０５…島部
１０６…第１の溝部
１０７…埋込み絶縁膜（第１の絶縁膜）
１０８…ダミーゲートパターン
１０９…第２の溝部
１１０、１１２…ソース・ドレイン拡散層
１１１…側壁絶縁膜
１１３…層菅絶縁膜（第２の絶縁膜）
１１４…第３の溝部
１１６…ゲート絶縁膜
１１７…ゲート電極
２０１…シリコン基板（半導体基板）
２０２…バッファ酸化膜（ダミー膜）
２０３…アモルファスシリコン膜（第１の材料膜）
２０４…島部
２０５…第１の溝部
２０６…埋込み絶縁膜（第１の絶縁膜）
２０７…ダミーゲートパターン
２０８…第２の溝部
２０９…埋込み絶縁膜（第２の絶縁膜）
２１０…第３の溝部
２１１…ゲート絶縁膜
２１２…ゲート配線
２２１…側壁絶縁膜
２３１…アモルファスシリコン膜（第２の材料膜）
３０１…シリコン基板（半導体基板）
３０２…ゲート絶縁膜
３０３…シリコン膜（第１の導電膜、第１の材料膜）
３０４…島部
３０５…第１の溝部
３０６…埋込み絶縁膜（第１の絶縁膜）
３０８…シリコン窒化膜（第２の材料膜）
３０９…ゲート形成用パターン
３１０…第２の溝部
３１１…埋込み絶縁膜（第２の絶縁膜）
３１２…第３の溝部
３１３…ゲート配線材（第２の導電膜）
３２１…バリアメタル
３３１…側壁絶縁膜
４０１…シリコン基板（島部）
４０２…素子分離領域（第１の絶縁膜）
４０３…シリコン酸化膜（ダミー膜）
４０４…アモルファスシリコン膜（材料膜）
４０５…シリコン窒化膜（材料膜）
４０６、４０９…ソース・ドレイン拡散層
４０８…側壁絶縁膜
４１１…層間絶縁膜（第２の絶縁膜）
４１２…ゲート絶縁膜
４１３…バリアメタル（反応防止膜）
４１４…タングステン膜（ゲート配線）
４２１…ダミーゲートパターン
４２２…溝部
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ダミーゲートを形成する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを用いた半導体集積回路の高性能化及び低コスト化のため、素子サイズの微細化が重要な役割を果たしている。素子サイズの微細化は、ＳＴＩ（Shallow Trench Isolation）技術を用いて実現することができるが、微細化による配線抵抗が増加するという問題を解決するため、ゲート電極に抵抗の低い金属材料を用いて配線抵抗を下げる方法が提案されている。
【０００３】
ところが、従来のようにゲート絶縁膜及びゲート電極形成後にソース・ドレイン領域を形成する場合、高温熱工程及び熱酸化工程が必要となり、メタル電極の抵抗増加やゲート絶縁膜の信頼性劣化といった問題があった。
【０００４】
これらの問題を解決する手段として、高温工程を必要とするソース・ドレイン領域の形成工程を先に行い、ソース・ドレイン領域に対して自己整合的に形成されている溝にゲート絶縁膜及びゲート電極を埋め込み形成する方法が提案されている。
【０００５】
以下、図６７〜図６９を参照して、上記の技術（特願平８−３５６４９３）の一例を説明する。なお、図６７および図６８はトランジスタのＬ方向（チャネル長方向）の断面を示した図であり、図６９はトランジスタのＷ方向（チャネル幅方向）の断面を示した図である。
【０００６】
まず、トレンチ素子分離（ＳＴＩ）技術を用いて、Ｓｉ基板５０１にトランジスタ形成領域５０２及び素子分離領域５０３を形成する（図６７（ａ）、図６９（ａ））。
【０００７】
次いで、Ｓｉ基板５０１の露出した表面に厚さ１０ｎｍ程度のＳｉＯ2 膜５０４を形成し、このＳｉＯ2 膜５０４上にダミーゲートパターン用のポリＳｉ膜を３００ｎｍ程度の膜厚で堆積し、例えばリソグラフィー法とＲＩＥ法などを用いて加工し、ダミーゲートパターン５０５を形成する（図６７（ｂ））。
【０００８】
次に、ダミーゲートパターン５０５をマスクとして用いて、素子分離領域５０３により囲まれた素子領域に、例えばリンのイオン注入を行ない、ｎ- 型拡散領域５０６を形成する（図６７（ｃ））。
【０００９】
そして、Ｓｉ3 Ｎ4 膜を全面に堆積した後、全面にＲＩＥを施し、ダミーゲートパターン５０５の側壁に膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜５０７を形成する（図６７（ｄ））。
【００１０】
その後、ダミーゲートパターン５０５およびＳｉ3 Ｎ4 膜５０７をマスクとして用いて、ｎ- 型拡散領域５０６に、例えば砒素のイオン注入を行ない、ｎ+ 型拡散領域５０８を形成し、いわゆるＬＤＤ構造を形成する（図６７（ｅ））。
【００１１】
次いで、全面にＣＶＤ−ＳｉＯ2 膜５０９を例えば３００ｎｍ程度堆積し、例えば８００℃程度のＮ2 雰囲気で３０分程度デンシファイを行なった後に、全面をＣＭＰにより平坦化し、ダミーゲートパターン５０５の表面を露出をさせる（図６８（ｆ））。
【００１２】
次に、ダミーゲートパターン５０５を選択的に除去して溝５１０を形成した後、所望の領域に形成したレジスト膜（図示せず）、層間膜（ＳｉＯ2 膜５０９）及び側壁絶縁膜（Ｓｉ3 Ｎ4 膜５０７）をマスクとして用いて、溝５１０の下方のチャネル予定領域にのみイオン注入を行なう。このチャネル不純物の活性化は、この後、例えばＲＴＡを用いて、８００℃、１０秒程度の熱処理によって行ない、チャネル不純物領域５１１を形成する（図６８（ｇ））。
【００１３】
そして、溝部５１０の底面のＳｉＯ2 膜５０４を除去する（図６８（ｈ）、図６９（ｂ））。
【００１４】
次に、全面にゲート絶縁膜５１２として、例えばＴａ2 Ｏ5 膜等の高誘電体膜を膜厚２０ｎｍ程度堆積し、続いてゲート電極５１３として例えばＲｕなどのメタル膜を全面に堆積する。その後、全面にＣＭＰを施すことにより、メタル電極５１３及び高誘電体ゲート膜５１２を溝５１０内に残留させ、溝５１０内に埋め込まれた形とする（図６８（ｉ））。
【００１５】
その後、全面に層間絶縁膜としてＳｉＯ2 膜を約２００ｎｍ程度の膜厚堆積した後、この層間絶縁膜に、ソース、ドレイン領域及びゲート電極へのコンタクトを開口し、更に、全面にＡｌ層を形成した後、これをパターニングしてＡｌ配線を形成する。そして、全面にパッシベーション膜を堆積し、トランジスタの基本構造が完了する。
【００１６】
しかしながら、上記の方法では、図６９（ａ）及び図６９（ｂ）に示すように、２度も素子分離領域の端部が露出するため、例えばフッ酸系のエッチング液によってエッチングを施すと、この部分に大きな窪みが形成され、素子領域のエッジコーナー部が露出してしまう。従って、このエッジコーナー部に電界が集中し、ゲート絶縁膜の信頼性低下等、トランジスタの特性劣化が生じてしまう。
【００１７】
このように、ダミーゲートパターンを用いてソース・ドレイン領域を形成した後、ダミーゲートパターンを除去することにより形成された溝内にゲート絶縁膜及びゲート配線を形成するトランジスタの製造方法において、従来は、素子分離領域端部に大きな窪みが生じて、素子領域のエッジコーナー部が露出するため、エッジコーナー部に電界が集中し、トランジスタの特性劣化が生じるという問題があった。
【００１８】
次に、ダミーゲートを用いたＭＯＳトランジスタの製造プロセスの他の問題点について説明する。
【００１９】
第１の問題点は次の通りである。
【００２０】
ＤＲＡＭ等に使用されるＭＯＳトランジスタの製造プロセスにおいては、図７０（ａ）に示すように、ダミーゲート５０５の側面にエッチング耐性のある側壁絶縁膜５０７を形成し、後に形成される層間絶縁膜にゲート電極やソース・ドレイン領域へのコンタクトホールを形成する際に多少の合せずれがあっても、側壁絶縁膜５０７の存在のため、ゲート電極とソース・ドレイン領域との短絡が防止され、それによって集積度を向上させている。
【００２１】
これまで、ダマシンゲートトランジスタの製造プロセスにおいて、非結晶シリコン膜５０５ａとシリコン窒化膜５０５ｂとからなるダミーゲート５０５の側面（酸化膜が形成されている）に側壁絶縁膜５０７を形成するには、層間絶縁膜にＣＭＰを施す際に、そのＣＭＰ終了時に側壁絶縁膜５０７が露出しないように、側壁絶縁膜５０７の高さを側壁絶縁膜５０７形成時のＲＩＥにより制御しなければならなかった。
【００２２】
しかし、図７０（ｂ）に示すように、ＣＭＰ終了時に側壁絶縁膜５０７の上部が露出した場合は、図７０（ｃ）に示すように、ダミーゲート５０５を除去する際に側壁絶縁膜５０７も消失するなど、エッチングバラツキに対してのマージンが低かった。
【００２３】
通常のトランジスタの場合は、ゲート電極の側壁絶縁膜５０７及びゲート電極上に形成するエッチングストッパとしてシリコン窒化膜を用いた場合、シリコン窒化膜では誘電率があまり低くなく、微細化し、高速動作させるという要求を満たすには、寄生容量の低減が不十分であるという懸念があった。
【００２４】
第２の問題点は、次の通りである。
【００２５】
、ダマシンゲートトランジスタの製造プロセスにおいて、ダミーゲートは層間絶縁膜の平坦化の際のＣＭＰストッパを兼ねるため、ダミーゲート（の上層）には、図７０（ａ）〜７０（ｃ）に示す例と同様、シリコン窒化膜５０５ｂが使用される（図７１（ａ））。通常、ダミーゲート５０５の側面に形成されるライナーとしてはシリコン窒化膜５２０が一般的であるが、ダマシンゲートトランジスタの場合では、ダミーゲート除去の際に（図７１（ｂ））、ゲートライナー５２０も同時にエッチングされてしまう。
【００２６】
その後、ダミーゲートの下層の多結晶又は非結晶シリコン膜５０５ａを除去し（図７１（ｃ））、更にバッファとして用いたシリコン酸化膜５０４を除去する時に、ゲートが形成される溝の上部はシリコン窒化膜５２０によるライナーが無いため、ダミーゲート５０５の寸法よりｔだけ広がってしまう（図７１（ｄ））。
【００２７】
半導体集積回路では、個々の半導体素子を微細化し、集積度を向上させるほど、大容量化を図ることができる。しかし、上述した従来例では設計寸法であるダミーゲートの幅より、実際に完成したトランジスタの寸法が広がってしまうため、微細化には不利となる。
【００２８】
例えば、ダミーゲートのバッファ酸化膜の厚さを１０ｎｍとし、シリコン窒化膜ライナーの幅を１５ｎｍとすると、ライナーの厚さ１５ｎｍに加え、バッファ酸化膜を剥離した際にゲート周辺の埋め込み絶縁膜の広がり分１０ｎｍ×１．３＝１３ｎｍを加えた２８ｎｍが設計上のゲート寸法からの広がりになる。０．１μｍ世代のトランジスタを考えると、ゲート配線が隣接した個所では、設計上のゲート配線間距離０．１μｍに対し、２８ｎｍ×２＝５６ｎｍも狭くなることになり、配線間容量を考えた場合に高周波数動作上不利になる。
【００２９】
また、ソース・ドレイン領域へのコンタクトの形成においても、コンタクト形成のための層間絶縁膜のパターニングに対するマージンを減少させることになり、そのぶんだけ最小設計寸法をゆるめなければならず、このことも高集積化に対して不利な点である。
【００３０】
更に、上述のゲート配線上部の広がりを解消しようとした場合、ゲートの溝が広がっていないレベルまでＣＭＰ等によりオーバーエッチングを行う必要が出てくる。そのため、ゲート高さを稼ぐことができず、例えば、ダミーゲートを膜厚２００ｎｍの多結晶シリコンと膜厚２００ｎｍのシリコン窒化膜とで形成した場合には、ゲート形成後のゲート高さが非常に低くなってしまう。その結果、ゲート配線の抵抗が高くなり、消費電力が増大するほか、誘電特性も悪くなる。
【００３１】
第３の問題点は、次の通りである。
【００３２】
半導体装置、特にシリコンを用いたＭＯＳ型のＦＥＴ素子の微細化は、ゲート電極材料として多結晶シリコンを採用するようになってから急激に進むようになった。多結晶シリコンゲートを採用する以前に用いられてきた金属ゲートトランジスタの製造プロセスを、図７２を参照して以下に示す。
【００３３】
まず、シリコン基板上６０１上に素子分離絶縁膜６０２、ｐ型の拡散層６０３を形成する（図７２（ａ））。次いで、フォトレジスト６０４をマスクに砒素等のｎ型不純物をイオン注入することにより、ｎ型拡散層（ソース、ドレイン領域）６０５を形成する（図７２（ｂ））。
【００３４】
９００℃以上の熱工程により、ｎ型拡散層（ソース、ドレイン領域）６０５に打ち込まれた不純物を活性化した後に、熱酸化工程によってシリコン基板６０１表面を酸化することによりシリコン酸化膜６０６を形成し、アルミニウム等の金属層６０７を堆積する。この金属層６０７を、フォトリソグラフ工程により、ｎ型の不純物拡散層（ソース、ドレイン領域）の間の領域を残してパターニングし、金属のゲート電極６０７を形成する。
【００３５】
最後に全面にシリコン酸化膜等の絶縁膜６０８を堆積し、コンタクトホールを開口、金属配線層６０９を形成し、トランジスタを完成させる。
【００３６】
このようなプロセスによれば、金属製のゲート電極６０７を形成する以前に、ソース、ドレイン拡散層６０５の活性化まで済ませておく必要があるため、ソース、ドレイン拡散層６０５とゲート電極６０７の位置関係は、フォトリソグラフ工程によって決定される。そのため、図７２（ｃ），（ｄ）に示すように、ソース・ドレイン拡散層６０５とゲート電極６０７はフォトリソグラフ工程のあわせ余裕「ｄ」の分だけオーバーラップする必要が生じる。また、このようなプロセスにおいては、ゲート端部の拡散層の不純物濃度を薄くかつ拡散深さを浅くするといった、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することが不可能であるために、短チャネル効果の抑制が困難であるという問題もある。
【００３７】
このような理由により、ゲート電極に耐熱性が高く、かつアルミニウム等の金属に比べて微細加工のしやすい多結晶シリコンを用いるようになった。ゲート電極に多結晶シリコンを用いたトランジスタの製造方法の一例を、図７３を参照して以下に示す。
【００３８】
まず、シリコン基板上７０１上に素子分離絶縁膜７０２、ｐ型の拡散層７０３を形成する（図７３（ａ））。
【００３９】
次に、熱酸化工程によってシリコン基板７０１表面を酸化することにより、シリコン酸化膜７０４を形成し、多結晶シリコン層７０５を堆積する。この多結晶シリコン層７０５を、フォトリソグラフ工程によりパターニングし、ゲート電極７０５を形成し、熱酸化等によりシリコン基板７０１表面および多結晶シリコンゲート電極７０５の周囲を酸化してシリコン酸化膜７０６を形成し、砒素等のｎ型不純物のイオン注入および９００℃以上の熱処理による不純物活性化を行い、浅くかつ不純物濃度の比較的低いｎ- 型拡散層（ＬＤＤ領域）７０７を形成する（図７３（ｂ））。
【００４０】
全面にシリコン酸化膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、多結晶シリコンゲート電極７０５の側面にシリコン酸化膜側壁７０８を形成し、ゲート電極７０５およびシリコン酸化膜側壁７０８をマスクにして再びイオン注入および９００℃以上の熱処理による不純物活性化を行うことにより、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）７０９を形成するとともに、多結晶シリコンゲート電極７０５もｎ+ 型にドーピングする（図７３（ｃ））。
【００４１】
最後に全面にシリコン酸化膜等の絶縁膜７１０を堆積し、コンタクトホールを開口、金属配線層７１１を形成し、トランジスタを完成させる（図７３（ｄ））。
【００４２】
本プロセスによれば、図７２で示したプロセスと比べ、ゲート電極の加工性が向上するだけではなく、多結晶のゲート電極をマスクにイオン注入を行い不純物の活性化を行えるようになるために、ゲート電極とソース、ドレイン拡散層の位置合わせを自己整合的に行えるようになり、フォトリソグラフ工程での位置合わせのようなあわせ余裕が不要になる。また、素子の微細化に伴い生じる短チャネル効果対策として、ゲート電極端部のソース、ドレイン拡散層の不純物濃度を薄く、かつ拡散層の深さを浅くするといったいわゆるＬＤＤ構造を用いることも容易になる。
【００４３】
しかしながら、近年のように素子の微細化が進行し、ゲート長０．１μｍ以下のトランジスタを製造しようとした場合に、多結晶シリコンのゲート電極では寄生抵抗が無視し得ないほど大きくなり、素子性能を劣化させる要因になる。この問題を解決するためには、ゲート電極の材料に低抵抗の材料を採用する必要があり、再びゲート電極材料に採用することが望まれるようになってきた。ただ、図７２に示すような製造方法では、前述のように微細素子の製造は困難であるため、ソース、ドレイン拡散層とゲート電極の位置合わせを自己整合的に出来、かつソース、ドレイン拡散層の活性化終了後にゲート電極を形成するプロセスが要求されるようになってきた。
【００４４】
またこれまでのトランジスタでは、ゲート絶縁膜に熱酸化によって形成したシリコン酸化膜を用いてきたが、ゲート長０．１μｍ以下の世代になると、要求されるゲート絶縁膜厚が５ｎｍ以下と非常に薄くなっていくため、トンネル電流が発生してしまうといった問題点が生じる。この問題を解決するために、シリコン酸化膜に比べて誘電率の高い膜、たとえばタンタル酸化膜（Ｔａ2 Ｏ5 ）のような高誘電体膜を用いて、物理膜厚を厚くしてやることが必要となってくる。このタンタル酸化膜のような高誘電体絶縁膜についても、耐熱性の点から不純物活性化の熱工程を受けることを避ける必要があるため、ソース、ドレイン拡散層形成後にゲート絶縁膜を形成することが望ましい。
【００４５】
このような要求を満たすため、図７４および図７５に示すようなトランジスタ製造プロセスが提案されている。
【００４６】
シリコン基板８０１上に素子分離絶縁膜８０２、ｐ型の拡散層８０３を形成する（図７４（ａ））。
【００４７】
次に、熱酸化工程によってシリコン基板８０１表面を酸化することにより、シリコン酸化膜８０４を形成し、シリコン窒化膜８０５を堆積、パターニングし、ダミーのゲート電極を形成する。このダミーゲート８０５をマスクとして用いて、ｐ型拡散層８０３に砒素等のｎ型不純物をイオン注入し、９００℃以上の熱処理による不純物活性化を行うことにより、ｎ- 型ＬＤＤ拡散層８０６を形成する（図７４（ｂ））。
【００４８】
全面にシリコン酸化膜を堆積し、異方性エッチングを行うことにより、シリコン窒化膜ダミーゲート８０５の側面に側壁シリコン酸化膜８０７を形成し、ゲート電極８０５およびシリコン酸化膜側壁８０７をマスクとして用いて、再びイオン注入を行うとともに９００℃以上の熱処理による不純物活性化を行うことにより、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）８０８を形成する（図７４（ｃ））。
【００４９】
次に、全面にシリコン酸化膜８０９を堆積し、シリコン窒化膜からなるダミーゲート８０５をストッパーとして用いてシリコン酸化膜８０９を研磨し、平坦化する。このシリコン酸化膜８０９の研磨工程において、ストッパーとして使用するために、ダミーゲートの材料としてはシリコン窒化膜が望ましい（図７４（ｄ））。
【００５０】
露出したシリコン窒化膜８０５を、熱燐酸等の処理により除去し、ゲート電極形成領域に溝を形成する（図７５（ｅ））。
【００５１】
さらに、前記溝領域内に残存するシリコン酸化膜８０４を、フッ酸等によりエッチング除去し、シリコン基板８０１表面を露出させる（図７５（ｆ））。
【００５２】
全面にタンタル酸化膜等の高誘電体絶縁膜８１０を堆積し、拡散バリア層としてのチタン窒化膜８１１、ゲート電極としてのアルミニウム層８１２を堆積し、ＣＭＰ研磨等を用いて溝部以外のアルミニウム、チタン窒化膜を除去する（図７５（ｇ））。
【００５３】
全面にシリコン酸化膜８１３を堆積し、コンタクトホールを開口、金属配線層８１４を形成し、トランジスタを完成させる（図７５（ｈ））。
【００５４】
以上説明したプロセスによれば、低抵抗なメタルを用いたゲート電極をソース、ドレイン拡散層形成後に形成でき、かつソース、ドレイン拡散層とゲート電極の位置合わせは自己整合的に出来るようになる。
【００５５】
しかし、本プロセスでは、図７５（ｆ）に示すように、ダミーゲート８０５を除去し、シリコン基板８０１を露出させる際に、初めに微細加工によって形成したダミーゲートパターンの寸法（Ｌ）よりも溝の幅（Ｌ′）が広がってしまうために、微細ゲートを形成することが困難になるという問題点がある。この問題点は、側壁絶縁膜８０７やダミーゲートパターン周囲の埋め込み材料８１０を、ダミーゲートパターン８０５の材料であるシリコン窒化膜およびダミーゲート電極下部のシリコン酸化膜８０４に対してエッチング選択性のある絶縁材料を用いることによいり解決可能であるようにみえるが、半導体製造プロセスにおいてそのような特徴を持つ材料を新たに採用することには非常な困難が伴う。
【００５６】
【発明が解決しようとする課題】
本発明は、以上のような事情を考慮してなされ、その目的は、素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することが可能な半導体装置の製造方法を提供することにある。
【００５７】
本発明の他の目的は、ゲート電極側面への側壁の形成の際のバラツキに対するマージンを広くし、歩留まりよく、半導体装置を製造することを可能とする半導体装置の製造方法を提供することにある。
【００５８】
本発明の更に他の目的は、ダミーゲート層の除去の際に溝が広がることがなく、微細な半導体装置を製造することを可能とする半導体装置の製造方法を提供することにある。
【００５９】
本発明の更にまた他の目的は、素子の寄生容量を増加させることなく、かつ微細な半導体装置を製造することを可能とする半導体装置の製造方法を提供することにある。
【００６０】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基板上に、第１の膜および第２の膜を形成する工程と、前記第２の膜、第１の膜及び半導体基板の上部を選択的に除去して、第１の溝を形成する工程と、前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成する工程と、前記素子分離領域により囲まれた前記第２の膜をパターニングして、ダミーゲート層を形成する工程と、前記ダミーゲート層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、全面に絶縁体を堆積した後、前記ダミーゲート層が露出するまで前記絶縁体を除去し、前記ダミーゲート層および前記第１の絶縁膜により囲まれた前記半導体基板上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を形成した後、前記ダミーゲート層および前記第１の膜を除去し、第２の溝を形成する工程と、前記第２の溝内の前記半導体基板上にゲート絶縁膜を形成する工程と、前記第２の溝内の前記ゲート絶縁膜上にゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６１】
前記発明によれば、素子領域のエッジコーナー部の露出を抑制することができるため、エッジコーナー部の電界集中によるトランジスタの特性劣化を防止することができる。また、チャネル平面部においても基板表面の露出が抑制されるため、基板とゲート絶縁膜との界面の荒さが減少し、動作速度の早いトランジスタを得ることができる。
【００６２】
前記ゲート電極を形成する工程の後、少なくとも前記ゲート電極上及び前記第１の絶縁膜上に前記ゲート電極に接続される配線部を形成する工程をさらに有するようにしてもよい。
【００６３】
前記第２の膜の少なくとも一部は半導体膜（シリコン膜）、特にアモルファスシリコン膜を用いることが好ましい。シリコン膜を用いることにより、シリコン酸化膜やシリコン窒化膜等に対して選択性よくダミーパターンを除去することができる。また、アモルファスシリコン膜を用いることにより、ダミーパターンを加工する際の加工ばらつきを低減することができる。
【００６４】
また、本発明は、半導体基板上に、ゲート絶縁膜および第１の導電性膜を形成する工程と、前記第１の導電性膜、ゲート絶縁膜および半導体基板の上部を選択的に除去して、第１の溝を形成する工程と、前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成する工程と、前記第１の導電性膜および素子分離領域上にダミー膜を形成する工程と、前記ダミー膜および第１の導電性膜をパターニングして、島状層を形成する工程と、前記島状層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、全面に絶縁体を堆積した後、前記島状層が露出するまで前記絶縁体を除去し、前記島状層および前記第１の絶縁膜により囲まれた前記ゲート絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を形成した後、前記ダミー膜を除去し、第２の溝を形成する工程と、前記第２の溝内の前記第１の導電性膜上に第２の導電性膜を形成し、前記第１の導電性膜および第２の導電性膜からなるゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６５】
前記発明によれば、素子領域のエッジコーナー部の露出を抑制することができるため、エッジコーナー部の電界集中によるトランジスタの特性劣化を防止することができる。また、ゲート形成用パターンの上面を平坦にすることができる（素子領域上での窪みをなくすことができる）ため、第２の絶縁膜を形成する工程やその後の工程が容易となり、ゲート配線の平坦化を達成することができる。
【００６６】
また、本発明は、半導体基板に第１の溝を形成する工程と、前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成する工程と、前記素子分離領域により囲まれた半導体基板の表面に第１の膜および第２の膜を形成する工程と、前記第２の膜をパターニングして、ダミーゲート層を形成する工程と、前記ダミーゲート層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、前記ダミーゲート層および前記第１の絶縁膜により囲まれた前記第１の膜上に第２の絶縁膜を形成する工程と、前記ダミーゲート層およびその下の前記第１の膜の部分を除去し、第２の溝を形成する工程と、前記第２の溝内の前記半導体基板上にゲート絶縁膜を形成する工程と、前記第２の溝内の前記ゲート絶縁膜上にゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６７】
また、本発明は、半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面にダミー側壁を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝内にゲート電極を形成する工程と、前記ダミー側壁を除去して空洞を形成する工程と、前記空洞内を側壁材料で埋め、側壁を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６８】
また、本発明は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側面にダミー側壁を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ゲート電極の上面が露出するまで除去する工程と、前記ダミーダミー側壁を除去して空洞を形成する工程と、前記空洞内を側壁材料で埋め、側壁を形成する工程とを具備する半導体装置の製造方法を提供する。
【００６９】
また、本発明は、半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面に、ダミーゲート層を構成する材料との間で、エッチング選択性を有する側壁絶縁膜を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝の底面にゲート絶縁膜を形成する工程と、底面にゲート絶縁膜が形成された前記溝内にゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００７０】
また、本発明は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の側面に形成された、前記ゲート絶縁膜と同一の材料からなる絶縁層と、この絶縁層上に形成されたシリコン窒化膜とを具備する半導体装置を提供する。
【００７１】
また、本発明は、半導体基板上に、第１のシリコン窒化膜からなるダミーゲートを形成する工程と、全面に第１のシリコン酸化膜を形成する工程と、全面に第２のシリコン窒化膜を形成する工程と、全面に層間絶縁膜を形成する工程と、前記ダミーゲートが露出するまで、前記層間絶縁膜を研磨する工程と、前記第１および第２のシリコン窒化膜の上部を除去して、第１の溝を形成する工程と、前記第１の溝を第２のシリコン酸化膜で埋める工程と、前記第２のシリコン酸化膜に異方性エッチングを施し、前記第２のシリコン窒化膜上に前記第２のシリコン酸化膜を残しつつ、前記ダミーゲートを露出させる工程と、前記ダミーゲートを除去して、第２の溝を形成する工程と、前記第２の溝の底面および側面にゲート絶縁膜を形成する工程と、底面および側面にゲート絶縁膜が形成された第２の溝内にゲート電極を形成する工程とを具備する半導体装置の製造方法を提供する。
【００７２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態の説明を行う。
【００７３】
まず、本発明の第１の実施形態について説明する。
【００７４】
図１（ａ）〜図３（ｉ）は第１の実施形態の製造工程を示した断面図である。これらの図において、左側の図はトランジスタのゲート長方向の断面を、右側の図はトランジスタのゲート幅方向の断面を示している。
【００７５】
まず、Ｓｉ基板１０１表面に熱酸化法等により厚さ１０ｎｍ程度のＳｉＯ2 膜１０２を形成し、続いてＬＰＣＶＤ法でアモルファスＳｉ膜１０３、Ｓｉ3 Ｎ4 膜１０４を厚さそれぞれ２００ｎｍ、１００ｎｍ程度堆積する。アモルファスＳｉ膜１０３はリン又は砒素等の不純物ーを含んでいてもよい（図１（ａ））。
【００７６】
次に、例えばリソグラフィー法及びＲＩＥ法などを用いて、ＳｉＯ2 膜１０２、アモルファスＳｉ膜１０３及びＳｉ3 Ｎ4 膜１０４を島状の形状に加工する（図１（ｂ））。
【００７７】
次に、ＲＩＥ法により先に形成した島状のパターンに対して自己整合的にＳｉ基板１０１をエッチングし、島部１０５を形成するとともに素子分離のための溝部１０６を形成する。続いて、熱酸化法により溝表面にＳｉＯ2 膜（図示せず）を形成した後に、例えばＬＰＣＶＤ法及びＣＭＰ法等によりＳｉＯ2 膜を溝部１０６に埋め込み、埋め込み素子分離絶縁膜１０７を形成する。なお、熱酸化後又は熱酸化膜を希弗酸処理等により剥離した後に、ＬＰＣＶＤ法等により１０ｎｍ程度の薄いＳｉ3 Ｎ4 膜（図示せず）を堆積し、その後に埋め込み素子分離絶縁膜１０７を形成してもよい。このようにＳｉ3 Ｎ4 膜を溝部１０６の側壁に形成しておくことによりに、後述のダミーパターンの除去工程の際に素子分離端が露出し難いなり、信頼性が向上する。また、チャネル幅を固定することができるため、後の工程でのばらつきを抑制することができる（図１（ｃ））。
【００７８】
次に、リソグラフィー法とＲＩＥ法等によりＳｉ3 Ｎ4 膜１０４及びアモルファスＳｉ膜１０３を部分的に除去することにより、ゲート電極形成予定領域にダミーゲート電極パターン１０８を形成するとともに、その両側に溝部１０９を形成する（図２（ｄ））。
【００７９】
次に、ダミーゲート電極パターン１０８をマスクとして例えばリンのイオン注入を７０ｋｅＶ、４×１０13ｃｍ-2程度行ない、ｎ- 型拡散層１１０を形成する。続いて、Ｓｉ3 Ｎ4 膜を全面に堆積した後に全面のＲＩＥを行ない、ダミーゲート電極パターン１０８の側壁に膜厚２０ｎｍ程度の側壁絶縁膜１１１を形成する。その後、ダミーゲート電極パターン１０８及び側壁絶縁膜１１１をマスクとして例えば砒素のイオン注入を３０ｋｅＶ、５×１０15ｃｍ-2程度行ない、ｎ+ 型拡散層１１２を形成することにより、いわゆるＬＤＤ構造を形成する（図２（ｅ））。
【００８０】
次に、全面に層間絶縁膜１１３となるＣＶＤ−ＳｉＯ2 膜を例えば３００ｎｍ程度堆積し、例えば８００℃程度のＮ2 雰囲気で３０分程度デンシファイを行なう。その後、全面をＣＭＰにより平坦化し、ダミーゲート電極パターンのアモルファスＳｉ膜１０３表面を露出させる。続いて、露出したアモルファスＳｉ膜１０３をＲＩＥ又はＫＯＨ水溶液などを用いて選択的に除去し、溝部１１４を形成する。その後、所望の領域にレジスト膜（図示せず）を形成し、このレジスト膜、層間絶縁膜１１３（ＳｉＯ2 膜）及び側壁絶縁膜１１１をマスクとして、チャネル領域にのみ不純物のチャネルイオン注入を行なう。その後、例えばＲＴＡを用いて８００℃、１０秒程度の熱処理を行い、チャネル不純物層１１５の活性化を行う（図２（ｆ））。
【００８１】
次に、溝部１１４に形成されているダミー絶縁膜１０２（ＳｉＯ2 膜）を除去する（図３（ｇ））。
【００８２】
続いて、全面にゲート絶縁膜１１６として例えばＴａ2 Ｏ5 等の高誘電体膜を膜厚２０ｎｍ程度堆積し、その上にゲート電極１１７として例えばＲｕなどのメタル膜を全面に堆積する。その後、全面をＣＭＰすることにより、ゲート絶縁膜１１６及びゲート電極１１７を溝１１４内に埋め込む（図３（ｈ））。
【００８３】
次に、例えばＡｌ等のメタル膜を全面に堆積し、これをパターニングして配線１１８を形成する（図３（ｉ））。
【００８４】
その後、層間絶縁膜としてＳｉＯ2 膜を約２００ｎｍ程度堆積し、ソース・ドレイン、ゲート電極へのコンタクトを開口する。さらに、配線のパターニング、パッシベーション膜の堆積を行い、トランジスタの基本構造が得られる。
【００８５】
以上のような製造方法によれば、チャネル領域の素子分離端が１度しか露出しないため、Ｓｉ基板の素子領域と素子分離絶縁膜との間に窪みが形成され難くなり、素子分離端でのゲート絶縁膜の信頼性が向上する。また、チャネル平面部においても１度しかシリコン基板表面が露出しないため、シリコン基板／ゲート絶縁膜界面が平滑で動作速度の速いトランジスタが形成できる。
【００８６】
次に、本発明の第２の実施形態について説明する。
【００８７】
まず、第２の実施形態の第１の具体例について、図４〜図６並びに図１８を参照して説明する。図４（ａ）〜図５（ｈ）は製造工程を示したゲート長方向の断面図（図１８のＡ−Ａ´における断面図）であり、図６は図５（ｈ）に対応したゲート幅方向の断面図（図１８のＢ−Ｂ´における断面図）である。
【００８８】
まず、シリコン基板２０１に、バッファ酸化膜２０２を介してダミーゲートパターンとなるアモルファスシリコン膜２０３を１００ｎｍ堆積する（図４（ａ））。
【００８９】
次に、素子領域形成用レジストパターン（図示せず）を形成し、このレジストパターンをマスクに、アモルファスシリコン膜２０３、バッファ酸化膜２０２及びシリコン基板２０１をリアクティブイオンエッチング法でエッチングし、素子形成領域となる島部２０４及び素子分離領域となる溝部２０５を形成する（図４（ｂ））。
【００９０】
次に、埋め込み絶縁膜２０６を全面に堆積し、ケミカルメカニカルポリッシング等でアモルファスシリコン膜２０３の上面まで平坦化することにより素子分離領域を埋め込む。本発明では、ここでアモルファスシリコン膜２０３を除去しないので、素子領域コーナー部が露出しない（図４（ｃ））。
【００９１】
次に、ゲート用レジストパターン（図示せず）を形成し、このレジストパターンをマスクにＲＩＥ等を行い、ダミーゲートパターン２０７及び溝部２０８を形成する。続いて、ダミーゲートパターン２０７をマスクとしてシリコン基板２０１に不純物をイオンを注入することにより、トランジスタのソース・ドレイン拡散層（図示せず）を形成する（図４（ｄ））。
【００９２】
次に、埋め込み絶縁膜２０９を堆積し、ＣＭＰでダミーゲートパターンとなるアモルファスシリコン膜２０３の上面まで研磨し、溝部２０８に埋め込む（図４（ｅ））。
【００９３】
続いて、ダミーゲートパターンとなるアモルファスシリコン膜２０３をＲＩＥ、ＣＤＥ等で除去して溝部２１０を形成する（図４（ｆ））。次に、必要に応じてチャネル部にのみイオン注入を行い、不純物濃度を制御する。さらに露出したバッファ酸化膜２０２をＮＨ4 Ｆ等を用いて除去する（図５（ｇ））。
【００９４】
次に、シリコン基板２０１の表面を熱酸化する又はゲート絶縁材をＣＶＤ等で堆積することでゲート絶縁膜２１１を形成する。続いて、ゲート電極材を全面に堆積し、ゲート電極材をダミーゲートパターンが形成されていた箇所にゲート絶縁膜２１１を介して埋め込む。その後、ゲート配線用レジストパターン（図示せず）を形成し、ゲート電極材を所望の形状に加工することでゲート配線２１２を完成させる（図５（ｇ）、図６）。
【００９５】
この後は、通常のトランジスタ製造過程と同様であり、層間絶縁膜を堆積した後、コンタクトホール、配線を必要に応じて形成する。
【００９６】
次に、第２の実施形態の第２の具体例について、図７〜図９並びに図１９を参照して説明する。図７（ａ）〜図８（ｈ）は製造工程を示したゲート長方向の断面図（図１９のＡ−Ａ´における断面図）であり、図９は図８（ｈ）に対応したゲート幅方向の断面図（図１９のＢ−Ｂ´における断面図）である。
【００９７】
本具体例は、第１の具体例において側壁絶縁膜を形成したものである。第１の具体例と実質的に同一或いは対応する構成要素には同一の番号を付し、詳細な説明は省略する。
【００９８】
図７（ａ）の工程及び図７（ｂ）の途中の工程までは、第１の具体例で示した図４（ａ）及び（ｂ）と同様である。
【００９９】
図４（ｂ）で示した工程の後、シリコン窒化膜を１００ｎｍ堆積し、これをＲＩＥで後退させることにより、島部２０４の周囲を覆うように側壁絶縁膜２２１を形成する。側壁絶縁膜２２１の高さは、島部の半導体基板の上面より高く、アモルファスシリコン膜２０３の上面以下とする（図７（ｂ））。
【０１００】
その後の工程は第１の実施形態と基本的に同様である。すなわち、埋め込み絶縁膜２０６を素子分離領域に埋め込む（図７（ｃ））。続いて、ダミーゲートパターン２０７及び溝部２０８を形成し、このダミーゲートパターン２０７をマスクとしたイオン注入により、ソース・ドレイン拡散層（図示せず）を形成する （図７（ｄ））。続いて、埋め込み絶縁膜２０９を堆積し、ＣＭＰで溝部２０８に埋め込む（図７（ｅ））。次に、アモルファスシリコン膜２０３を除去して溝部２１０を形成し（図７（ｆ））、さらに露出したバッファ酸化膜２０２を除去する（図８（ｇ））。本例では、Ｓｉ3 Ｎ4 膜が側壁絶縁膜２２１として素子領域周囲を取り囲んでいるため、アモルファスシリコン膜２０３及びバッファ酸化膜２０２を除去する時に、ほとんど素子領域コーナー部が露出しない。次に、必要に応じてチャネル部にのみイオン注入を行い、不純物濃度を制御する。続いて、ゲート絶縁膜２１１及びゲート配線２１２を形成する（図８（ｈ）、図９）。その後、通常のトランジスタ製造過程と同様に、層間絶縁膜の堆積を行い、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１０１】
次に、第２の実施形態の第３の具体例について、図１０を参照して説明する。図１０（ａ）、（ｂ）は製造工程の一部を示したゲート長方向の断面図である。
【０１０２】
本具体例は、第２の具体例の図７（ｂ）の工程において、側壁Ｓｉ3 Ｎ4 膜２２１を形成する直前に、図１０（ａ）に示すように酸化膜２２２を形成することを特徴としている。この酸化膜２２２により、Ｓｉ3 Ｎ4 膜２２１と素子領域界面の密着性が向上し、Ｓｉ3 Ｎ4 膜の膜剥がれを防止することができる。その他の工程は第２の具体例と基本的に同様であり、最終的に図１０（ｂ）に示すような形状が得られる。
【０１０３】
次に、第２の実施形態の第４の具体例について、図１１〜図１３並びに図２０を参照して説明する。図１１（ａ）〜図１２（ｉ）は製造工程を示したゲート長方向の断面図（図２０のＡ−Ａ´における断面図）であり、図１３は図１２（ｉ）に対応したゲート幅方向の断面図（図２０のＢ−Ｂ´における断面図）である。
【０１０４】
まず、シリコン基板２０１に、バッファ酸化膜２０２を介してダミーゲートパターンとなるアモルファスシリコン膜２０３を１００ｎｍ堆積する（図１１（ａ））。
【０１０５】
次に、素子領域形成用レジストパターン（図示せず）を形成し、このレジストパターンをマスクに、アモルファスシリコン膜２０３、バッファ酸化膜２０２及びシリコン基板２０１をリアクティブイオンエッチング法でエッチングし、素子形成領域となる島部２０４及び素子分離領域となる溝部２０５を形成する（図１１（ｂ））。
【０１０６】
次に、埋め込み絶縁膜２０６を全面に堆積し、ＣＭＰ等でアモルファスシリコン膜２０３の上面まで平坦化することにより、素子分離領域を埋め込む（図１１（ｃ））。
【０１０７】
次に、全面にアモルファスシリコン膜２３１を堆積する。このとき、アモルファスシリコン膜２０３とアモルファスシリコン膜２３１とは密着している（図１１（ｄ））。
【０１０８】
次に、ゲート配線用のレジストパターン（図示せず）を形成し、このレジストパターンをマスクにＲＩＥ、ＣＤＥ等を行い、アモルファスシリコン膜２０３とアモルファスシリコン膜２３１とを同時にエッチングし、ダミーゲートパターン２０７及び溝部２０８を形成する。続いて、ダミーゲートパターン２０７をマスクとしてシリコン基板２０１に不純物をイオンを注入することにより、トランジスタのソース・ドレイン拡散層（図示せず）を形成する（図１１（ｅ））。
【０１０９】
次に、埋め込み酸化膜２０９を堆積し、ＣＭＰでダミーゲートパターンとなるアモルファスシリコン膜２３１の上面まで研磨する（図１１（ｆ））。
【０１１０】
次に、ダミーゲートパターンとなるアモルファスシリコン膜２０３及びアモルファスシリコン膜２３１をＲＩＥ、ＣＤＥ等で除去して溝部２１０を形成する。このとき、アモルファスシリコン膜２０３とアモルファスシリコン膜２３１とは密着しているため、同時に除去される（図１２（ｇ））。
【０１１１】
次に、必要に応じてチャネル部にのみイオン注入を行い、不純物濃度を制御する。そして、露出したバッファ酸化膜２０２をＮＨ4 Ｆ等を用いて除去する（図１２（ｈ））。
【０１１２】
続いて、シリコン基板２０１の表面を熱酸化する又はゲート絶縁材をＣＶＤ等で堆積させることでゲート絶縁膜２１１を形成する。続いて、ゲート電極材を全面に堆積し、ゲート電極材をダミーゲートパターンが形成されていた箇所にゲート絶縁膜２１１を介して埋め込む。その後、ゲート電極材を埋め込み酸化膜２０９の上面までＣＭＰすることにより、ゲート配線２１２を形成する。このようにして形成されたゲート配線２１２は、第１の具体例等で示したような素子領域上での窪みはなく（図６参照）、図１３に示すように平坦化されている（図１２（ｉ）、図１３）。
【０１１３】
この後は、通常のトランジスタ製造過程と同様であり、層間絶縁膜を堆積した後、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１１４】
次に、第２の実施形態の第５の具体例について、図１４〜図１６並びに図２１を参照して説明する。図１４（ａ）〜図１５（ｈ）は製造工程を示したゲート長方向の断面図（図２１のＡ−Ａ´における断面図）であり、図１６は図１５（ｈ）に対応したゲート幅方向の断面図（図２１のＢ−Ｂ´における断面図）である。
【０１１５】
本具体例は、第４の具体例において側壁絶縁膜を形成したものである。第４の具体例と実質的に同一或いは対応する構成要素には同一の番号を付し、詳細な説明は省略する。
【０１１６】
図１４（ａ）の工程及び図１４（ｂ）の途中の工程までは、第４の具体例で示した図１１（ａ）及び（ｂ）と同様である。
【０１１７】
図１１（ｂ）で示した工程の後、シリコン窒化膜を１００ｎｍ堆積し、これをＲＩＥで後退させることにより、島部２０４の周囲を覆うように側壁絶縁膜２２１を形成する。側壁絶縁膜２２１の高さは、島部の半導体基板の上面より高く、アモルファスシリコン膜２０３の上面以下とする（図１４（ｂ））。
【０１１８】
その後の工程は第４の実施形態と基本的に同様である。すなわち、埋め込み絶縁膜２０６を素子分離領域に埋め込み（図１４（ｃ））、アモルファスシリコン膜２３１を堆積する（図１４（ｄ））。続いて、ダミーゲートパターン２０７及び溝部２０８を形成し、このダミーゲートパターン２０７をマスクとしたイオン注入により、ソース・ドレイン拡散層（図示せず）を形成する（図１４（ｅ））。続いて、埋め込み絶縁膜２０９を形成した後（図１４（ｆ））、アモルファスシリコン膜２０３及び２３１を除去して溝部２１０を形成する（図１５（ｇ））。
【０１１９】
次に、必要に応じてチャネル部にのみイオン注入を行い、不純物濃度を制御する。さらに露出したバッファ酸化膜２０２を除去する（図１５（ｈ））。本例では、Ｓｉ3 Ｎ4 膜が側壁絶縁膜２２１として素子領域周囲を取り囲んでいるため、アモルファスシリコン膜２０３及びバッファ酸化膜２０２を除去する時に、ほとんど素子領域コーナー部が露出しない。続いて、ゲート絶縁膜２１１及びゲート配線２１２を形成する（図１５（ｉ）、図１６）。本例においても、第４の具体例と同様、ゲート配線２１２は平坦化される。その後、通常のトランジスタ製造過程と同様に、層間絶縁膜の堆積を行い、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１２０】
次に、第２の実施形態の第６の具体例について、図１７を参照して説明する。図１７（ａ）、（ｂ）は製造工程の一部を示したゲート長方向の断面図である。
【０１２１】
本具体例は、第５の具体例の図１４（ｂ）の工程において、側壁Ｓｉ3 Ｎ4 膜２２１を形成する直前に、図１７（ａ）に示すように酸化膜２４２を形成することを特徴としている。この酸化膜２４２により、Ｓｉ3 Ｎ4 膜２２１と素子領域界面の密着性が向上し、Ｓｉ3 Ｎ4 膜の膜剥がれを防止することができる。その他の工程は第５の具体例と基本的に同様であり、最終的に図１７（ｂ）に示すような形状が得られる。
【０１２２】
なお、上記第２の実施形態の各具体例において、平坦化させる方法はＣＭＰに限らずケミカルドライエッチング法でエッチバックしてもよく、またソース・ドレイン領域の形成はイオン注入法に限らず気層拡散法でもよい。また、ゲート絶縁膜は単層とは限らず、例えばシリコン絶縁膜と高誘電体膜の組み合わせといった積層構造でもよい。
【０１２３】
次に、本発明の第３の実施形態について説明する。
【０１２４】
まず、第３の実施形態の第１の具体例について、図２２〜図２４並びに図３３を参照して説明する。図２２（ａ）〜図２３（ｈ）は製造工程を示したゲート長方向の断面図（図３５のＡ−Ａ´における断面図）であり、図２４は図２３（ｈ）に対応したゲート幅方向の断面図（図３５のＢ−Ｂ´における断面図）である。
【０１２５】
まず、シリコン基板３０１にゲート絶縁膜３０２を介してゲート配線の一部となる不純物を含んだ多結晶シリコン又はアモルファスシリコンからなるシリコン膜３０３を１００ｎｍ堆積する。また、必要に応じて、ゲート電極堆積前に不純物を基板に注入し、基板濃度を制御する（図２２（ａ））。
【０１２６】
次に、素子領域形成用のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、シリコン膜３０３、ゲート絶縁膜３０２及びシリコン基板３０１をリアクティブイオンエッチング法でエッチングし、島部３０４及び溝部３０５を形成する。レジストパターンを除去した後、表面状態を良くするため必要に応じて形成された島部の周囲を酸化する（図２２（ｂ））。
【０１２７】
次に、埋め込み絶縁膜３０６を全面に堆積し、ＣＭＰ等でシリコン膜３０３の上面まで平坦化することにより、素子分離領域を埋め込む。本発明では、このときシリコン膜３０３を除去しないので素子領域コーナー部が露出しない（図２２（ｃ））。
【０１２８】
次に、Ｓｉ3 Ｎ4 膜３０８を全面に堆積する。このとき、シリコン膜３０３とＳｉ3 Ｎ4 膜３０８とは密着し、かつＳｉ3 Ｎ4 膜３０８の上面は平坦に仕上がっている（図２２（ｄ））。
【０１２９】
次に、レジストパターン（図示せず）を形成し、このレジストパターンをマスクにしてＲＩＥ等でシリコン膜３０３とＳｉ3 Ｎ4 膜３０８とを同時にエッチングすることにより、ゲート形成用パターン３０９及び溝部３１０を形成する。レジストパターンを除去した後、表面状態を良くするため必要応じて側面部を酸化する。続いて、ゲート形成用パターン３０９をマスクとして、シリコン基板３０１に不純物イオンを注入することにより、トランジスタのソース・ドレイン拡散領域（図示せず）を形成する（図２２（ｅ））。
【０１３０】
次に、埋め込み酸化膜３１１を全面に堆積し、Ｓｉ3 Ｎ4 膜３０８の上面までＣＭＰ等で平坦化する。このとき、Ｓｉ3 Ｎ4 膜３０８の上面には埋め込み絶縁膜３１１は残留していない（図２２（ｆ））。
【０１３１】
次に、熱リン酸によりＳｉ3 Ｎ4 膜３０８を除去して、シリコン膜３０３上面を露出させ、溝３１２を形成する（図２３（ｇ））。
【０１３２】
次に、シリコン膜３０３と後に埋め込むゲート配線材との接続をよくするため、必要に応じてシリコン膜３０３上面の洗浄処理を行い、溝３１２にゲート配線材３１３を埋め込む。その後、ＣＭＰ等で埋め込み酸化膜３１１の上面まで平坦化を行い、電極部３０３及び配線部３１３からなるゲート配線を形成する。この時、ゲート配線の上面（配線部３１３の上面）は平坦に仕上がっている（図２３（ｈ）、図２４）。
【０１３３】
なお、配線材３１３を構成する材料がＷ等の金属であれば、電極部３０３を構成するａ−Ｓｉ等との反応を防ぐ目的で、図２５及び図３６に示すように、バリアメタル３２１を設けるようにしてもよい。
【０１３４】
その後の工程は通常のトランジスタ製造過程と同様であり、層間絶縁膜を堆積した後、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１３５】
次に、第３の実施形態の第２の具体例について、図２６及び図３７を参照して説明する。図２６（ａ）〜（ｄ）は製造工程を示したゲート長方向の断面図（図３７のＡ−Ａ´における断面図）である。
【０１３６】
本具体例は、第１の具体例において、側壁酸化膜を形成したものである。第１の具体例と実質的に同一或いは対応する構成要素には同一の番号を付し、詳細な説明は省略する。なお、途中の工程までは、第１の具体例で示した図２２（ａ）〜（ｅ）の工程と基本的に同様であるため、説明は省略する。
【０１３７】
図２２（ｅ）の工程でゲート形成用パターン３０９を形成した後、シリコン酸化膜を１００ｎｍ堆積し、このシリコン酸化膜をＲＩＥで後退させることによりゲート形成用パターンの周囲を覆うように側壁絶縁膜３３１を形成する。ここで不純物のイオン注入を再度行うことにより、ソース・ドレイン領域における基板プロファイルを制御することができる（図２６（ａ））。
【０１３８】
その後の工程は、第１の具体例と同様であり、図２６（ｂ）及び（ｃ）の工程を経ることにより、図２６（ｄ）に示すような構造が得られる。
【０１３９】
なお、本具体例においても第１の具体例の図２５で示したのと同様に、図２７及び図３８に示すように、バリアメタル３２１を設けるようにしてもよい。
【０１４０】
次に、第３の実施形態の第３の具体例について、図２８〜図２９を参照して説明する。図２８（ａ）〜図２９（ｈ）は製造工程を示したゲート長方向の断面図（図３５のＡ−Ａ´における断面図）である。
【０１４１】
まず、シリコン基板３０１にゲート絶縁膜３０２を介してゲート配線の一部となる不純物を含んだ多結晶シリコン又はアモルファスシリコンからなるシリコン膜３０３を１００ｎｍ堆積する。また、必要に応じて、ゲート電極堆積前に不純物を基板に注入し、基板濃度を制御する（図２８（ａ））。
【０１４２】
次に、素子領域形成用のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、シリコン膜３０３、ゲート絶縁膜３０２及びシリコン基板３０１をリアクティブイオンエッチング法でエッチングし、島部３０４及び溝部３０５を形成する。レジストパターンを除去した後、表面状態を良くするため必要に応じて形成された島部の周囲を酸化する（図２８（ｂ））。
【０１４３】
次に、埋め込み絶縁膜３０６を全面に堆積し、ＣＭＰ等でシリコン膜３０３の上面まで平坦化することにより、素子分離領域を埋め込む。本発明では、このときシリコン膜３０３を除去しないので素子領域コーナー部が露出しない（図２８（ｃ））。
【０１４４】
次に、バッファ酸化膜３４１及び多結晶シリコン又アモルファスシリコンからなるシリコン膜３４２を形成する。このとき、シリコン膜３０３とシリコン膜３４２とはバッファ酸化膜３４１を介して密着し、かつシリコン膜３４２の上面は平坦に仕上がっている（図２８（ｄ））。
【０１４５】
次に、レジストパターン（図示せず）を形成し、このレジストパターンをマスクにしてＲＩＥ等でシリコン膜３４２、バッファ酸化膜３４１及びシリコン膜３０３を同時にエッチングすることにより、ゲート形成用パターン３０９及び溝部３１０を形成する。レジストパターンを除去した後、表面状態を良くするため必要応じて側面部を酸化する。続いて、ゲート形成用パターン３０９をマスクとして、シリコン基板３０１に不純物イオンを注入することにより、トランジスタのソース・ドレイン拡散領域（図示せず）を形成する（図２８（ｅ））。
【０１４６】
次に、埋め込み酸化膜３１１を全面に堆積し、シリコン膜３４２の上面までＣＭＰ等で平坦化する。このとき、シリコン膜３４２の上面には埋め込み絶縁膜３１１は残留していない（図２８（ｆ））。
【０１４７】
次に、ＣＤＥ法によりシリコン膜３４２を除去し、さらにＲＩＥ法によりバッファ酸化膜３４１を除去してシリコン膜３０３上面を露出させ、溝３１２を形成する（図２９（ｇ））。
【０１４８】
次に、シリコン膜３０３と後に埋め込むゲート配線材との接続をよくするため、必要に応じてシリコン膜３０３上面の洗浄処理を行い、溝３１２にゲート配線材３１３を埋め込む。その後、ＣＭＰ等で埋め込み酸化膜３１１の上面まで平坦化を行い、電極部３０３及び配線部３１３からなるゲート配線を形成する。このとき、ゲート配線の上面（配線部３１３の上面）は平坦に仕上がっている（図２９（ｈ））。
【０１４９】
なお、配線材３１３を構成する材料がＷ等の金属であれば、電極部３０３を構成するａ−Ｓｉ等との反応を防ぐ目的で、図３０及び図３６に示すように、バリアメタル３２１を設けるようにしてもよい。
【０１５０】
その後の工程は通常のトランジスタ製造過程と同様であり、層間絶縁膜を堆積した後、コンタクトホール、アルミニウム配線を必要に応じて形成する。
【０１５１】
次に、第３の実施形態の第４の具体例について、図３１及び図３７を参照して説明する。図３１（ａ）〜（ｄ）は製造工程を示したゲート長方向の断面図（図３７のＡ−Ａ´における断面図）である。
【０１５２】
本具体例は、第３の具体例において、側壁窒化膜を形成したものである。第３の具体例と実質的に同一或いは対応する構成要素には同一の番号を付し、詳細な説明は省略する。なお、途中の工程までは、第３の具体例で示した図２８（ａ）〜（ｅ）の工程と基本的に同様であるため、説明は省略する。
【０１５３】
図２８（ｅ）の工程でゲート形成用パターン３０９を形成した後、シリコン窒化膜を１００ｎｍ堆積し、このシリコン窒化膜をＲＩＥで後退させることによりゲート形成用パターンの周囲を覆うように側壁絶縁膜３３１を形成する。ここで不純物のイオン注入を再度行うことにより、ソース・ドレイン領域における基板プロファイルを制御することができる（図３１（ａ））。
【０１５４】
その後の工程は、第１の具体例と同様であり、図３１（ｂ）及び（ｃ）の工程を経ることにより、図３１（ｄ）に示すような構造が得られる。
【０１５５】
なお、本具体例においても第１の具体例の図２５で示したのと同様に、図３２及び図３８に示すように、バリアメタル３２１を設けるようにしてもよい。
【０１５６】
本具体例は、ソース・ドレインのコンタクトを自己整合法で形成する際にも有効であり、その場合には図３３に示すように、埋め込んだゲート配線の上面をエッチングにより後退させ、そこにシリコン窒化膜３５１を埋め込んだ後、ＣＭＰ等で平坦化させればよい。
【０１５７】
次に、第３の実施形態の第５の具体例について、図３４を参照して説明する。図３４（ａ）、（ｂ）は製造工程を示したゲート長方向の断面図（図３７のＡ−Ａ´における断面図）である。
【０１５８】
本具体例は、第４の具体例において、側壁絶縁膜を形成する直前にゲート形成用パターンの周囲を酸化して、酸化膜３６１を形成したものである（図３４（ａ））。この酸化膜３６１によりＳｉ3 Ｎ4 膜３３１と素子領域界面の密着性が向上し、Ｓｉ3 Ｎ4 膜の膜剥がれを防止することができる（図３４（ｂ））。その他の工程は基本的に第４の具体例と同様である。
【０１５９】
なお、上記第３の実施形態の各具体例において、平坦化させる方法はＣＭＰに限らずケミカルドライエッチング法でエッチバックしてもよく、またソース・ドレイン領域の形成はイオン注入法に限らず気層拡散法でもよい。
【０１６０】
また、ゲート電極の一部となるシリコン膜３０３には、不純物を含まないシリコン膜を堆積し溝部３１２を形成した後にイオン注入等により不純物を導入したものを用いてもよい。この場合、必要に応じてパターニングを行うことにより、不純物の種類及び量を局所的に変化させることができ、しきい値を制御することが可能となる。
【０１６１】
次に、本発明の第４の実施形態について説明する。
【０１６２】
まず、第４の実施形態の第１の具体例について、図３９〜図４４を参照して説明する。図３９〜図４２は製造工程を示したゲート長方向の断面図を示したものであり、図４３及び図４４はゲート幅方向の断面図を示したものである。なお、図ではＮＭＯＳ構造について示しているが、ＰＭＯＳも同様に形成することが可能である。
【０１６３】
まず、Ｓｉ基板を用意し、素子分離領域に深さ２００ｎｍ程度のトレンチをＲＩＥにて形成する。続いて、ＴＥＯＳを堆積した後これをＣＭＰにより埋め込み平坦化することで、Ｓｉ基板からなる島部４０１及びＳＴＩ構造の素子分離領域４０２を形成する。その後、基板表面を５ｎｍ程度酸化してダミーゲート酸化膜４０３を形成する。なお、基板中のＮＭＯＳ領域にはＰ型のウェル（ピーク濃度１×１０18ｃｍ-3程度）を形成しておく（図３９（ａ）、図４３（ａ））。
【０１６４】
次に、ＬＰＣＶＤによりアモルファスシリコン（ａ−Ｓｉ）膜４０４を２０ｎｍ程度、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）４０５を１００ｎｍ程度堆積する。続いて、レジスト（図示せず）を塗布し、フォトリソグラフィー又はＥＢ（電子ビーム）描画によりダミーゲートの形状にパターニングを行ない、ＲＩＥによってＳｉ3 Ｎ4 膜４０５とａ−Ｓｉ膜４０４を加工し、ダミーゲート４２１を形成する（図３９（ｂ）、図４３（ｂ））。
【０１６５】
ここで、ダミーゲート４２１を２層構造にしたことにより、ＲＩＥを行なうのが容易になっている。なぜならば、Ｓｉ3 Ｎ4 膜４０５をエッチングするときに、ａ−Ｓｉ膜４０４がストッパーの役割を果たすからである。このため、エッチングオーバーによりシリコン基板が削れるというような心配がない。また、十分に長時間Ｓｉ3 Ｎ4 膜４０５のエッチングを行なうことができるため、ＳＴＩエッジなどの断差部でＳｉＮ残りが生じないというメリットもある。また、Ｓｉ3 Ｎ4 膜４０５堆積時の高温工程でｓ−Ｓｉ膜４０４は結晶化するが、ａ−Ｓｉ膜の厚さを十分薄くすることにより、それぞれの結晶粒（グレイン）サイズを小さくすることができる。したがって、グレインが原因で生じる側面の凸凹を小さくすることができ、ゲート長加工寸法の制御が行ないやすくなる。
【０１６６】
次に、ＬＤＤ構造を形成する場合は、ｎ- 層４０６を形成するための不純物導入をイオン注入、固層拡散又は気相拡散にて行なう。最終的にこのｎ- 層４０６の不純物濃度が１×１０20ｃｍ-3程度となるように不純物のドーピングを行なう（図３９（ｃ））。
【０１６７】
次に、ゲート側壁にシリコン窒化膜を形成する工程に入る。すなわち、ＬＰＣＶＤによりシリコン酸化膜４０７を５ｎｍ程度、シリコン窒化膜４０８を４０ｎｍ程度堆積し、全面ＲＩＥによりダミーゲートの側部にだけシリコン窒化膜４０８を残す（図４０（ｄ））。
【０１６８】
次に、ソース／ドレイン形成工程に進むが、ここでは選択エピタキシャル成長によりエレベイトソース・ドレインを形成し、そこにコバルトシリサイド４１０を貼り付ける構造とする。ｎ+ 層４０９は、イオン注入やエレベイトソース・ドレインからの固相拡散によって、不純物濃度が１×１０21ｃｍ-3程度となるように形成することができる（図４０（ｅ））。
【０１６９】
次に、ソース・ドレイン上及び素子分離領域上に層間絶縁膜４１１を形成する。形成方法は、まずＴＥＯＳを１５０ｎｍ程度堆積し、これをＣＭＰにてエッチバックして平坦化する。このとき、Ｓｉ3 Ｎ4 膜４０５がＣＭＰのストッパーとなる（図４０（ｆ）、図４３（ｆ））。
【０１７０】
次に、ダミーゲート４２１及びダミー酸化膜４０３を除去して溝部４２２を形成する工程に入る。ダミーゲートを構成するＳｉ3 Ｎ4 膜４０５はホットリン酸で除去し、ａ−Ｓｉ膜４０４はＣＤＥやＲＩＥで除去することができる。ホットリン酸はＳｉＮ膜のみを選択的に除去することができ、ａ−Ｓｉ膜は２０ｎｍと薄いため短時間のエッチングで除去可能である。したがって、厚いエッチングストッパー膜を下地に形成する必要が無く、ダミー酸化膜４０３を薄膜化することができる。ダミー酸化膜４０３が薄くできれば、それを除去するためのフッ酸系ウエットエッチングの量も少なくて済み、ＳＴＩ４０２の端部があまり窪まずに済む。また、フッ酸系ウェットエッチングの量が少ないため、ゲートを埋め込むための溝幅（ゲート長）が広がらずに済み、ゲート長加工寸法の制御を行ないやすい。今回の構造では、ダミーゲートの側面にＳｉ3 Ｎ4 膜４０８を形成しているため、ここでエッチングは止まり、溝幅が広がりすぎる心配はないが、ウェットエッチングの量が多いと、このＳｉ3 Ｎ4 膜４０８の下の酸化膜４０３が横から浸食される危険がある。浸食されると、この後でゲート絶縁膜を形成することが困難になる（図４１（ｇ）、図４４（ｇ））。
【０１７１】
次に、実効膜厚が３〜４ｎｍのゲート絶縁膜４１２を形成し、５〜１０ｎｍ程度のバリアメタル４１３（反応防止膜）を介してメタルゲート配線４１４を埋め込み形成する。ここでは、ゲート絶縁膜としてＳｉＯＮ膜、バリアメタルとしてＴｉＮ又はタングステンナイトライド、メタルゲート材料としてＷ（タングステン）を用いている。ゲート絶縁膜としては、Ｔａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を適用することもできる。その場合は、用いるゲート絶縁膜の種類に応じてゲート電極材料を選ぶ必要があり、Ａｌ、Ｒｕ、ＴｉＮ等が使用可能となる（図４１（ｈ）、図４４（ｈ））。
【０１７２】
次に、メタルゲート４１４の表面部分をＣＤＥやＲＩＥで３０ｎｍ程度窪ませ、Ｓｉ3 Ｎ4 膜４１５を埋め込む。Ｓｉ3 Ｎ4 膜４１５の埋め込みには、ＣＶＤとＣＭＰを用いる。ここまでの工程で、メタルゲート４１４の上部と側面をシリコン窒化膜で覆うことになる（図４１（ｉ））。
【０１７３】
その後、層間絶縁膜４１６としてＴＥＯＳを１５０ｎｍ程度堆積し、ソース・ドレイン上にコンタクト孔を形成し、Ｔｉ／ＴｉＮなどのバリアメタル４１７を介してＡｌやＣｕのメタル配線４１８を形成する（図４２（ｊ））。
【０１７４】
以上の工程によれば、ＳＴＩエッジ部分でのゲートの落ち込みがほとんど無く、トランジスタ特性が向上する。すなわち、ＳＴＩエッジ部分での寄生トランジスタの形成が抑制されるので、サブスレショルド特性にハンプが無く、ゲート耐圧も良好になる。
【０１７５】
次に、第４の実施形態の第２の具体例について、図４５〜図４９を参照して説明する。図４５〜図４７は製造工程を示したゲート長方向の断面図を示したものであり、図４８及び図４９はゲート幅方向の断面図を示したものである。なお、図ではＮＭＯＳ構造について示しているが、ＰＭＯＳも同様に形成することが可能である。
【０１７６】
まず、Ｓｉ基板を用意し、素子分離領域に深さ２００ｎｍ程度のトレンチをＲＩＥにて形成する。続いて、ＴＥＯＳを堆積した後これをＣＭＰにより埋め込み平坦化することで、Ｓｉ基板からなる島部４０１及びＳＴＩ構造の素子分離領域４０２を形成する。その後、基板表面を１５ｎｍ程度酸化してダミーゲート酸化膜４０３を形成する。後にダミーゲートをＲＩＥで加工するときのエッチングストッパーとするため、第１の具体例に比べてダミーゲート酸化膜４０３は厚くしておく。また、基板中のＮＭＯＳ領域にはＰ型のウェル（ピーク濃度１×１０18ｃｍ-3程度）を形成しておく（図４５（ａ）、図４８（ａ））。
【０１７７】
次に、ＬＰＣＶＤによりＳｉ3 Ｎ4 膜４０５を１２０ｎｍ程度堆積する。続いて、レジスト（図示せず）を塗布し、フォトリソグラフィー又はＥＢ（電子ビーム）描画によりダミーゲートの形状にパターニングを行ない、ＲＩＥによってＳｉ3 Ｎ4 膜４０５を加工し、ダミーゲート４２１を形成する。Ｓｉ3 Ｎ4 膜はアモルファスであるから、ポリシリコンをエッチングする場合と異なり、グレインが原因で生じる側面の凹凸の問題は生じない。したがって、ゲート長加工寸法の制御を行ないやすい（図４５（ｂ）、図４８（ｂ））。
【０１７８】
次に、ＬＤＤ構造を形成する場合は、ｎ- 層４０６を形成するための不純物導入をイオン注入、固層拡散又は気相拡散にて行なう。最終的にこのｎ- 層４０６の不純物濃度が１×１０20ｃｍ-3程度となるように不純物のドーピングを行なう（図４５（ｃ））。
【０１７９】
次に、ゲート側壁にシリコン窒化膜を形成する工程に入る。すなわち、ＬＰＣＶＤによりシリコン酸化膜４０７を５ｎｍ程度、シリコン窒化膜４０８を４０ｎｍ程度堆積し、全面ＲＩＥによりダミーゲートの側部にだけシリコン窒化膜４０８を残す（図４６（ｄ））。
【０１８０】
次に、ソース／ドレイン形成工程に進むが、ここでは選択エピタキシャル成長によりエレベイトソース・ドレインを形成し、そこにコバルトシリサイド４１０を貼り付ける構造とする。ｎ+ 層４０９は、イオン注入やエレベイトソース・ドレインからの固相拡散によって、不純物濃度が１×１０21ｃｍ-3程度となるように形成することができる（図４６（ｅ））。
【０１８１】
次に、ソース・ドレイン上及び素子分離領域上に層間絶縁膜４１１を形成する。形成方法は、まずＴＥＯＳを１５０ｎｍ程度堆積し、これをＣＭＰにてエッチバックして平坦化する。このとき、Ｓｉ3 Ｎ4 膜４０５がＣＭＰのストッパーとなる（図４６（ｆ）、図４８（ｆ））。
【０１８２】
次に、ダミーゲート４２１及びダミー酸化膜４０３を除去して溝部４２２を形成する工程に入る。ダミーゲートを構成するＳｉ3 Ｎ4 膜４０５はホットリン酸で除去し、ダミー酸化膜４０３はフッ酸系ウエットエッチングで除去する。ダミーゲートの側面にはＳｉ3 Ｎ4 膜４０８が形成されているため、ここでウエットエッチングは止まり、溝幅が広がりすぎる心配はない。フッ酸系ウエットエッチングの際にＳＴＩ４０２のエッジ近傍が窪み、素子領域となるシリコンのエッジコーナー部分が露出する。そこで、ＲＩＥによりシリコン基板４０１を６０ｎｍ程度掘り下げる。このようにすると、チャネル領域のシリコン基板４０１表面はＳＴＩ領域４０２のＴＥＯＳ表面より低くなり、シリコン基板４０１のエッジコーナー部分が露出しなくなる（図４７（ｇ）、図４９（ｇ））。
【０１８３】
次に、実効膜厚が３〜４ｎｍのゲート絶縁膜４１２を形成し、５〜１０ｎｍ程度のバリアメタル４１３を介してメタルゲート配線４１４を埋め込み形成する。ここでは、ゲート絶縁膜としてＳｉＯＮ膜、バリアメタルとしてＴｉＮ又はタングステンナイトライド、メタルゲート材料としてタングステンを用いている。ゲート絶縁膜としては、Ｔａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を適用することもできる。その場合は、用いるゲート絶縁膜の種類に応じてゲート電極材料を選ぶ必要があり、Ａｌ、Ｒｕ、ＴｉＮ等が使用可能となる（図４７（ｈ）、図４９（ｈ））。
【０１８４】
次に、メタルゲート４１４の表面部分をＣＤＥやＲＩＥで３０ｎｍ程度窪ませ、Ｓｉ3 Ｎ4 膜４１５を埋め込む。Ｓｉ3 Ｎ4 膜４１５の埋め込みには、ＣＶＤとＣＭＰを用いる。ここまでの工程で、メタルゲート４１４の上部と側面をシリコン窒化膜で覆うことになる（図４７（ｉ））。
【０１８５】
その後の工程は第１の具体例と同様である。すなわち、層間絶縁膜としてＴＥＯＳを１５０ｎｍ程度堆積し、ソース・ドレイン上にコンタクト孔を形成し、Ｔｉ／ＴｉＮなどのバリアメタルを介してＡｌやＣｕのメタル配線を形成する。
【０１８６】
以上の工程によれば、ＳＴＩエッジ部分でのゲートの落ち込みが無く、むしろ素子領域から素子分離領域に移るところでゲートが持ち上がる形となり、トランジスタ特性が向上する。すなわち、ＳＴＩ領域エッジ部分での寄生トランジスタの形成が防止されるので、サブスレショルド特性にハンプが無く、ゲート耐圧も良好になる。
【０１８７】
以下の第５〜第８の実施形態は、ダミーゲート側壁を用いた例である。
【０１８８】
図５０〜図５３は、本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【０１８９】
まず、シリコンからなる半導体基板１１に既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２により他の領域から分離された素子領域を形成する（図５０（ａ））。
【０１９０】
この工程は、例えば次のようにして行われる。即ち、シリコン基板１１上にバッファ酸化膜を介してマスクとなるシリコン窒化膜を堆積させ、転写用のレジストパターンを形成したのち、ＲＩＥによりシリコン窒化膜をパターニングして、素子領域パターンを形成する。次に、シリコン窒化膜パターンをマスクとして用いて、素子分離領域のシリコン基板１１をエッチングしてトレンチを形成する。レジストを除去した後、全面にシリコン酸化膜などの絶縁膜を堆積させ、ＣＭＰ等でマスクであるシリコン窒化膜パターンの上面まで平坦化する。その後、シリコン窒化膜とバッファ酸化膜を除去することで、トレンチに絶縁膜が埋め込まれた素子分離領域と、この素子分離領域により他の領域から分離された素子領域とが形成される。
【０１９１】
次いで、素子領域上に例えばシリコン酸化膜などのバッファ酸化膜１４を介して、例えばシリコン窒化膜を堆積し、このシリコン窒化膜を、レジストパターン（図示せず）をマクスとして用いてＲＩＥ等でエッチングすることで、ダミーゲート１３を形成する（図５０（ｂ））。なお、ダミーゲート１３の形成前後に、チャネル及び拡散層プロファイルの制御のために、不純物のイオン注入を行うことがある。
【０１９２】
次に、全面に多結晶又は非結晶シリコンを堆積し、ＲＩＥにより、ダミーゲート１３の側面部にダミー側壁１５を形成する（図５０（ｃ））。その後、ソース・ドレインを形成するためのイオン注入を行う（図示せず）。
【０１９３】
層間絶縁膜１６を全面に堆積し（図５０（ｄ））、ＣＭＰ等によりダミーゲート１３の上面まで平坦化を行う（図５１（ｅ））。ダミーゲート１３と露出したバッファ酸化膜１４を除去し（図５１（ｆ））、その後、新たにゲート絶縁膜１７を形成し、更にゲート電極１８を堆積する（図５１（ｇ））。なお、ゲート電極１８が金属の場合は、必要に応じてゲート絶縁膜１７とゲート電極１８の間に反応防止層を形成する。
【０１９４】
ゲート電極１８を平坦化し（図５１（ｈ））、さらにダミー側壁１５が十分露出するように、必要に応じてゲート絶縁膜１７とゲート電極１８の上面を多少エッチングする（図５２（ｉ））。
【０１９５】
なお、この場合にダミー側壁１５がゲート電極１８を平坦化する際に露出する場合があり、この時は改めてゲート電極１８の上面をエッチングする必要がない場合もある。
【０１９６】
次いで、露出したダミー側壁１５を例えばＫＯＨ等を用いたエッチングにより除去し、空洞１９を形成する。この空洞１９が後に新たに側壁を形成する鋳型となる（図５２（ｊ））。
【０１９７】
次に、空洞１９内に、絶縁性が高く、コンタクトホール形成のためのＲＩＥ、すなわち、層間絶縁膜のＲＩＥに対して高い選択比をもつ材料２０を流し込む（図５２（ｋ））。そのような材料としては、例えばＳｉ3 Ｎ4 が挙げられるが、より低誘電率の側壁を形成したい場合には、絶縁性を有する有機物系材料を使用することも可能である。
【０１９８】
その後、空洞１９の外にはみ出した側壁材料を、例えばＣＭＰを使って除去すると同時に平坦化を行い、側壁２０の埋め込みが完成する（図５３（ｌ））。
【０１９９】
その後は、公知のトランジスタ製造工程を経て、トランジスタが完成される。すなわち、層間絶縁膜２１を堆積した後、レジストパターンをマスクとして用いて、コンタクトのためのコンタクトホールをＲＩＥにより形成する（図５３（ｍ））。
【０２００】
ここで、本実施形態では、側壁２０があるため、レジストパターン形成の際に、パターニングが多少ずれても、ゲート電極上面に直接ソース・ドレイン用のコンタクトホールが開くことはなく、ゲート電極とソース・ドレイン領域とがショートすることを防ぐことができる。
【０２０１】
なお、ゲート電極に対するコンタクトは、合せずれに対し寛容であるゲート電極及びソース・ドレイン領域のコンタクトホールに反応防止層を形成した後、コンタクトホール内に例えばＡｌを埋め込む。その後、別途レジストパターンを形成し、これをマスクとして用いてＡｌ層をエッチングすることで、第一層の配線２２が形成される（図５３（ｎ））。
【０２０２】
実施形態６
図５４〜図５６は、本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。
【０２０３】
本実施形態は、第５の実施形態において、ダミーゲートを多結晶又は非結晶シリコンとシリコン窒化膜の２層構造とした場合である。
【０２０４】
第５の実施形態と同様にして、シリコンからなる半導体基板１１に既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２により他の領域から分離された素子領域を形成する（図５４（ａ））。次いで、素子領域上に、例えばシリコン酸化膜などのバッファ層１４を介して、例えば非結晶シリコン膜とシリコン窒化膜とからなるダミーゲート層を堆積させ、その後、このダミーゲート層を、レジストパターン（図示せず）をマクスとして用いてＲＩＥ等でエッチングすることで、非結晶シリコン膜２３とシリコン窒化膜２４とからなるダミーゲート１３を形成する（図５４（ｂ））。なお、ダミーゲート形成前後に、チャネル及び拡散層プロファイルの制御のために、不純物のイオン注入を行うことがある。
【０２０５】
次に、シリコン酸化膜２５を薄く全面に堆積し（図５４（ｃ））、更に、多結晶又は非結晶シリコンを堆積し、ＲＩＥにより、ダミーゲート側面部にダミー側壁１５を形成する（図５４（ｄ））。その後、ソース・ドレイン領域（図示せず）を形成するためのイオン注入を行う。
【０２０６】
層間絶縁膜１６を全面に堆積し（図５５（ｅ））、ＣＭＰ等によりダミーゲート１３の上面まで平坦化を行う（図５５（ｆ））。この時、ダミー側壁１５が露出した場合は、ダミー側壁１５の露出した部分を酸化させ、酸化膜２６を形成することで、ダミー側壁１５を覆う（図５５（ｇ））。
【０２０７】
次に、ダミーゲート１３とバッファ酸化膜１４を除去するが、ダミー側壁１５が非結晶シリコンからなる場合でも、ダミー側壁１５が酸化膜により覆われているため、ダミーゲート１３のみを除去することができる（図５５（ｈ））。バッファ酸化膜１４を除去する時には、酸化膜２５もエッチングされる。
【０２０８】
その後の工程は、実施形態５の場合と同様である。即ち、新たにゲート絶縁膜１７およびゲート電極１８を堆積し（図５６（ｉ））、ゲート電極１８を平坦化し（図４５Ｊ）、さらに、ダミー側壁１５が十分露出するように、ゲート電極の上面を多少エッチングする（図５６（ｋ））。そして、露出したダミー側壁を例えばＫＯＨ等を用いてエッチングにより除去し、空洞を形成する。この空洞に絶縁性が高く、コンタクトホールのためのＲＩＥ、すなわち、酸化膜のＲＩＥに対して高い選択比をもつ材料を流し込む。その後、はみ出した側壁材料を例えばＣＭＰを使って除去すると同時に平坦化を行い、側壁の埋め込みが完成する。
【０２０９】
図５７および図５８は、本発明の第７の実施形態に係る半導体装置の製造工程を示す断面図である。
【０２１０】
まず、シリコンからなる半導体基板１１に既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２により他の領域から分離された素子領域を形成する。ここで、不純物のイオン注入を行い、チャネルプロファイルを制御することがある。
【０２１１】
次いで、素子領域上にゲート絶縁膜としてシリコン酸化膜１７を形成した後、ゲート電極１８となるリンを含んだ導電性の多結晶シリコンを堆積させる。ゲートのパターニングを行った後、ＲＩＥ等でエッチングしてゲート電極１８を形成する。ここで、不純物のイオン注入を行い、拡散層（図示せず）プロファイルを制御することがある。
【０２１２】
次に、シリコン窒化膜を堆積させた後、ＲＩＥ等でエッチングし、ゲート電極１８の側面に側壁１５を形成する（図５７（ａ））。次に、ソース・ドレイン領域（図示せず）を形成するためのイオン注入を行う。その後、層間絶縁膜１６を堆積した後（図５７（ｂ））、ＣＭＰ等で平坦化し、ゲート電極１８の上面を露出させる（図５７（ｃ））。
【０２１３】
ゲート電極１８をエッチングにより後退させた後（図５７（ｄ））、露出したシリコン窒化膜側壁１５を、例えば熱りん酸処理により除去し、新たに側壁が形成される鋳型である空洞１９を形成する（図５８（ｅ））。
【０２１４】
次に、側壁材料である、シリコン酸化膜との間でエッチング選択比を持ち、シリコン窒化膜より誘電率が低い絶縁性有機材料２０を上述の空洞１９に流し込む（図４６Ｆ）。その後、はみ出した側壁材料を例えばＣＭＰを使って除去すると同時に平坦化を行い、側壁２０の埋め込みが完成する（図５８（ｇ））。
【０２１５】
その後は既知のトランジスタ工程を経てトランジスタが完成される。すなわち、層間絶縁膜を堆積させた後、レジストパターンをマスクとして用いて、コンタクトを形成するためのコンタクトホールをＲＩＥにより形成する。ここで、本実施形態で形成した側壁があるために、前述のレジストパターンが多少ずれてもゲート電極上面に直接ソース・ドレインのコンタクトホールが開くことはなく、ゲートとソース・ドレインとがショートすることを防ぐことができる。
【０２１６】
その後、ゲート及び、ソース・ドレインのコンタクトホールに反応防止層を形成した後、例えばＡｌを埋め込む。このＡｌ膜をレジストパターンをマスクとして用いてエッチングすることで、第一層の配線が完成する。
【０２１７】
次に、本発明を配線の形成に適用した第８の実施形態について説明する。
【０２１８】
下層配線上に堆積された層間絶縁膜の上に多結晶シリコンを堆積し、レジストパターンをマスクとして用いて多結晶シリコン膜をエッチングして、ダミー配線を形成する。次いで、シリコン窒化膜を堆積し、エッチングすることによってダミー配線の側面部にダミー側壁を形成する。
【０２１９】
次に、層間絶縁膜を堆積した後、ＣＭＰ等で平坦化し、ダミー配線の上面部を露出させる。その後、ダミー配線を除去して配線の入る溝を形成し、配線材料（例えばアルミ、タングステン、銅など）を堆積し、ＣＭＰ等で平坦化して、配線材料を溝に埋め込む。
【０２２０】
更に、埋め込まれた配線の上部をドライエッチング等で後退させ、ダミー側壁を露出させる。ダミー側壁を熱りん酸処理等で除去し、側壁材料が入る空洞を形成する。次に、シリコン酸化膜との間で高いエッチング選択比を持ち、シリコン窒化膜より誘電率が低い有機材料を上述の空洞に流し込む。そして、はみ出した側壁材料を、例えばＣＭＰ等で除去すると同時に平坦化をおこない、側壁の埋め込みが完成する。
【０２２１】
以上の第５〜第６の実施形態において、側壁材料は有機材料に限らず、層間絶縁膜であるシリコン酸化膜との間で高いエッチング選択比を持つ絶縁材料であればよい。その際、誘電率が低ければ、高周波特性などの電気特性上において、特に好ましい。また、ダミー側壁の除去にはウェットエッチングだけでなく、ドライエッチングを用いてもよい。
【０２２２】
ダマシンプロセスでダミーゲートに側壁を直接ＲＩＥで形成する場合は、側壁形成のためのＲＩＥや、平坦化時のＣＭＰのマージンがきわめて狭くなってしまうが、上記第５〜第８の実施形態に示す方法では、ダミー側壁を利用することにより、ダミー側壁のＲＩＥ時や平坦化ＣＭＰのバラツキに対してのマージンを広くすることができる。これは、最終的に製品の歩留まりに対して有利となる。また、第５〜第８の実施形態で示すダマシンゲートトランジスタ、コンベンショナルトランジスタ、及び配線の側壁形成の方法では、側壁形成後に拡散層の活性化等の高温工程がないため、側壁に有機系絶縁膜などの低誘電率膜を使用することができるため、高周波で動作させる場合に重要な寄生容量を低減する上で有利となる。
【０２２３】
以下の第９および第１０の実施形態は、ゲートライナーとしてＴａ2 Ｏ5 を用いた場合を示す。
【０２２４】
図５９〜図６１は、本発明の第９の実施形態に係る半導体装置の製造工程を示す断面図である。
【０２２５】
まず、シリコンからなる半導体基板１１に既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２により他の領域から分離された素子領域を形成する（図５９（ａ））。
【０２２６】
次いで、例えばバッファ層としてシリコン酸化膜１４を形成し、ダミーゲートとなる非結晶又は多結晶シリコン膜、およびその上にシリコン窒化膜を堆積し、ダミーゲート層を形成する。その後、このダミーゲート層をレジストパターン（図示せず）をマスクとして用いてＲＩＥ等でエッチングすることで、非結晶シリコン膜２３とシリコン窒化膜２４とからなるダミーゲート１３を形成する（図５９（ｂ））。なお、ダミーゲート形成前後に、チャネルおよび拡散層（図示せず）プロファイルの制御のために、不純物のイオン注入を行うことがある。
【０２２７】
次に、全面に酸化タンタルを１０ｎｍに堆積し、ゲート（ダミーゲート）のライナー３１とする（図５９（ｃ））。その後、例えば酸化膜を堆積した後、ＲＩＥ等でエッチングバックさせることで、ダミーゲート１３の側面に側壁１５を形成し（図４７Ｄ）、ドライエッチングを用いて、側壁１５に覆われていない部分の酸化タンタル膜３１を除去する（図６０（ｅ））。なお、このときのエッチング条件は、通常のシリコンをエッチングする条件でタンタルが除去できることを確認している。
【０２２８】
更に、イオン注入を行い、ソース・ドレイン領域（図示せず）を形成し、層間絶縁膜１６を全面に堆積させてダミーゲートを埋め込み（図６０（ｆ））、ＣＭＰ等で平坦化する（図６０（ｇ））。この時、ダミーゲート１３の上面が露出する。熱りん酸処理によりダミーゲート１３の上層のシリコン窒化膜２４を除去し（図６１（ｈ））、ＫＯＨまたは混酸により、ダミーゲート１３の下層の多結晶又は非結晶シリコン２３を除去する（図６１（ｉ））。
【０２２９】
最後に、バッファとして形成したシリコン酸化膜を希フッ酸で除去することで、ゲートを形成する溝３２が得られる（図６１（ｊ））。なお、酸化タンタルもフッ酸によりエッチングされるが、そのエッチングレートはシリコン酸化膜に対して１／２５であるので、実質的には酸化タンタルは殆どエッチングされないと考えてよい。
【０２３０】
その後は、通常のダマシンゲート形成工程と同様である。即ち、シリコン基板１１を酸化させ、または絶縁膜を堆積させることでゲート絶縁膜を形成する（なお、絶縁膜として酸化タンタルを用いることも可能である）。必要ならば反応防止層を形成し、電極材料を全面に堆積させる。ＣＭＰ等で平坦化することで、ダミーゲートを除去した溝にゲート電極が形成される。
【０２３１】
本実施形態は、第９の実施形態において、ダミーゲートの側面に直接側壁としてゲートライナーを形成する場合を示す。即ち、実施形態９と同様、ＳＴＩ領域により分離された素子領域上にダミーゲートを形成した後、ゲートライナーを堆積させる。本実施形態の場合、側壁として形成するので、形成後の電気特性上実質的な幅が通常のＳｉＯ2 より厚くなるため、酸化タンタルより低誘電率の膜を用いることが望ましく、例えば酸化イットリウムを用いる。堆積後に異方性エッチングによりダミーゲートの側面に側壁１５を形成する（図６２（ａ））。
【０２３２】
ダミーゲートおよび側壁１５をマスクとして用いてイオン注入を行い、ソース・ドレイン領域を形成した後、層間絶縁膜１６を堆積し、ダミーゲートを埋め込む。ＣＭＰ等で平坦化すると共に、ダミーゲートの上面を露出させる（図６２（ｂ）。
【０２３３】
露出したダミーゲートを除去し、ゲートが形成される溝を形成する。例えば、ダミーゲートの構成が、シリコン窒化膜２４と非結晶シリコン２３の場合は、実施形態９と同様に熱りん酸処理と混酸処理で除去する。
【０２３４】
次に、フッ酸処理を行い、バッファとして形成したシリコン酸化膜１４を除去するが、酸化イットリウムはフッ酸に溶解しないので。側壁１５が削れる心配はない。
【０２３５】
その後は通常のダマシンゲート形成工程と同じである。即ち、シリコン基板を酸化させるかまたは絶縁膜を堆積させることでゲート絶縁膜を形成する。なお、絶縁膜として酸化タンタルを用いることも考えられる）。必要ならば、反応防止層を形成し、電極材料を全面に堆積させる。ＣＭＰ等で平坦化することで、ダミーゲートを除去した溝にゲート電極が形成される。
【０２３６】
以上の第９および第１０の実施形態において、ライナーに使われる材料としては、酸化タンタルに限らず、酸化ニオブ、酸化イットリウム、酸化セリウムを用いることもできる。また、側壁の代わりに酸化タンタル、酸化ニオブ、酸化セリウムを用いてもよい。また、ダミーゲートは複層でも、単層でもよい。
【０２３７】
以上、第９および第１０の実施形態により得られたトランジスタは、ダミーゲートの除去に際し、後にゲートの形成される溝が必要以上に広がらないので、微細化に際して非常に有利である。例えば、最小ゲート配線間寸法が設計寸法に対して狭くならず、高周波動作を考慮した場合に問題となる配線間容量が増大しない。また、ソース・ドレインコンタクトに対してもゲート配線が設計寸法に仕上がるため、コンタクトのパターニングマージンにゲート配線の広がり分を含める必要が無く、高集積化に有利である。また、従来技術でゲート上部の広がりを抑制させる場合には最終的なゲート厚さを薄くしなければならず、ゲート配線抵抗が上昇してしまうのに対し、本実施形態ではゲート厚さを薄くする必要が無いので、ゲート配線抵抗を押さえることができ、消費電力が少なくてすむほか、誘電特性への影響も少なくてすむ。
【０２３８】
本発明の第１１の実施形態に係る半導体装置の製造方法について、図６３および図６４を参照して説明する。
【０２３９】
まず、シリコン基板４１上に素子分離絶縁膜４２、ｐ型の拡散層４３を形成する（図６３（ａ））。次いで、熱酸化工程によってシリコン基板４１表面を５ｎｍ程度酸化することにより、シリコン酸化膜４４を形成し、その上に２００ｎｍ程度のシリコン窒化膜４５を堆積し、パターニングし、ダミーのゲート電極４５を形成する。その後、このダミーゲート電極４５をマスクとして用いて、砒素等のｎ型不純物をイオン注入し、７５０℃以上の熱処理による不純物活性化を行うことにより、ｎ- 型ＬＤＤ拡散層４６を形成する（図６３（ｂ））。
【０２４０】
次に、全面に１０ｎｍ程度のシリコン酸化膜４７、１０ｎｍ程度のシリコン窒化膜４８を堆積し、ダミーゲート電極を覆った後に、再び５０ｎｍ程度のシリコン酸化膜４９を堆積し、異方性エッチングを行うことにより、側壁シリコン酸化膜４９を形成する。
【０２４１】
その後、ダミーゲート電極４５およびその側面の絶縁膜４７，４８，４９をマスクとして用いて再びイオン注入および９００℃以上の熱処理による不純物活性化を行うことにより、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）５０を形成する（図６３（ｃ））。
【０２４２】
次に、全面にシリコン酸化膜５１を堆積し、シリコン窒化膜４８もしくは４５をストッパーとして用いてシリコン酸化膜５１を研磨、平坦化する。本実施形態の図面においては、ダミーゲート電極４５上にあるシリコン窒化膜４８は、シリコン酸化膜５１の研磨の際に消失し、ダミーゲート電極４５で研磨が停止している状況を示しているが、シリコン窒化膜４８で研磨が停止しても、以下の工程を経ることにより、ほぼ同様の結果が得られる（図６３（ｄ））。
【０２４３】
露出したシリコン窒化膜ダミーゲート４５およびシリコン窒化膜４８を、熱燐酸等の処理により５０ｎｍ程度エッチングし、幅Ｌとｄの２つの溝を形成し、次いで、全面に１０ｎｍ程度のシリコン酸化膜５２を堆積する。この時、このシリコン酸化膜５２の膜厚は、ダミーゲート電極の幅（Ｌ）の少なくとも１／２以下であり、かつシリコン窒化膜４８の膜厚ｄの１／２以上でなければならない（図６４（ｅ））。即ち、シリコン窒化膜４８の上の溝は埋まるが、ダミーゲート４５の上の溝は埋まらないような膜厚とする必要がある。
【０２４４】
次に、シリコン酸化膜５２を異方性エッチングでエッチバックすることにより、ダミーゲート電極４５上部を露出させる。このとき、シリコン窒化膜４８は、シリコン酸化膜５２により被覆されているため、露出しない（図６４（ｆ））。
【０２４５】
その後、露出したシリコン窒化膜ダミーゲート４５を、熱燐酸等の処理により除去し、ゲート電極形成領域に溝を形成した後に、フッ酸等によるエッチングにより溝領域内に残存するシリコン酸化膜４７、およびエッチバック工程で残したシリコン酸化膜５２を除去し、シリコン基板４１表面を露出させる（図６４（ｇ））。
【０２４６】
そして、全面にタンタル酸化膜等の高誘電体絶縁膜５３を堆積し、拡散バリア層としてのチタン窒化膜５４、ゲート電極としてのアルミニウム層５５を堆積し、ＣＭＰ研磨等を用いて溝部以外のアルミニウム膜５５、チタン窒化膜５４、タンタル酸化膜５３を除去する（図６４（ｈ））。
【０２４７】
全面にシリコン酸化膜５６を堆積し、コンタクトホールを開口し、金属配線層５７を形成し、トランジスタを完成させる（図６４（ｉ））。
【０２４８】
以上のように、本実施形態に係る方法によれば、微細加工上の問題点なしに、非常に低抵抗なゲート電極を形成することが可能になり、寄生抵抗による素子性能の劣化を抑制できるようになる。
【０２４９】
本発明の第１２の実施形態に係る半導体装置の製造方法について、図６５および図６６を参照して説明する。
【０２５０】
まず、シリコン基板４１上に素子分離絶縁膜４２、ｐ型の拡散層４３を形成する（図６５（ａ））。次いで、熱酸化工程によってシリコン基板４１表面を５ｎｍ程度酸化することにより、シリコン酸化膜４４を形成し、その上に２５０ｎｍ程度のシリコン窒化膜４５を堆積し、パターニングし、ダミーのゲート電極４５を形成すう。その後、このダミーゲート電極４５をマスクとして用いて、砒素等のｎ型不純物をイオン注入し、７５０℃以上の熱処理による不純物活性化を行うことにより、ｎ- 型ＬＤＤ拡散層４６を形成する（図６５（ｂ））。
【０２５１】
次に、全面に１０ｎｍ程度のシリコン酸化膜４７、１０ｎｍ程度のシリコン窒化膜４８を堆積し、ダミーゲート電極を覆った後に、再び５０ｎｍ程度のシリコン酸化膜４９を堆積し、異方性エッチングを行うことにより、側壁シリコン酸化膜４９を形成する。
【０２５２】
その後、異方性エッチングにより露出したシリコン窒化膜４８を除去し、ダミーゲート電極４５およびその側面の絶縁膜４７，４８，４９をマスクとして用いて再びイオン注入および９００℃以上の熱処理による不純物活性化を行うことにより、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）５０を形成する（図５０Ｃ）。
【０２５３】
次に全面にシリコン酸化膜５１を堆積し、シリコン窒化膜４５をストッパーとして用いてシリコン酸化膜５１を研磨、平坦化する（図６５（ｄ））。
【０２５４】
露出したシリコン窒化膜ダミーゲート４５、およびシリコン窒化膜４８を、熱燐酸等の処理により５０ｎｍ程度エッチングし、幅の違う溝を形成し、全面に１０ｎｍ程度のシリコン酸化膜５２を堆積する。この時、このシリコン酸化膜５２の膜厚は、ダミーゲート電極の幅（Ｌ）の少なくとも１／２以下であり、かつシリコン窒化膜４８の膜厚ｄの１／２以上でなければならない（図６（ｅ））。
【０２５５】
次に、シリコン酸化膜５２を異方性エッチングでエッチバックすることにより、ダミーゲート電極４５上部を露出させる。このとき、シリコン窒化膜４８は、シリコン酸化膜５２により被覆されているため、露出しない（図６６（ｆ））。
【０２５６】
その後、露出したシリコン窒化膜ダミーゲート４５を、熱燐酸等の処理により除去し、ゲート電極形成領域に溝を形成した後に、フッ酸等によるエッチングにより溝領域内に残存するシリコン酸化膜４７、およびエッチバック工程で残したシリコン酸化膜５２を除去し、シリコン基板４１表面を露出させる（図６６（ｇ））。
【０２５７】
そして、全面にタンタル酸化膜等の高誘電体絶縁膜５３を堆積し、拡散バリア層としてのチタン窒化膜５４、ゲート電極としてのアルミニウム層５５を堆積し、ＣＭＰ研磨等を用いて溝部以外のタングステン膜５５、チタン窒化膜５４、タンタル酸化膜５３を除去する（図６６（ｈ））。
【０２５８】
全面にシリコン酸化膜５６を堆積し、コンタクトホールを開口し、金属配線層５７を形成し、トランジスタを完成させる（図６６（ｉ））。
【０２５９】
以上のように、本実施形態によれば、第１１の実施形態と同様に、微細加工上の問題点なしに、常に低抵抗なゲート電極を形成することが可能になり、寄生抵抗による素子性能の劣化を抑制できるようになる。その上、シリコン窒化膜４８によりゲート電極の周囲の浅い拡散層４６の部分が被覆されているために、コンタクト開口を形成する際にシリコン窒化膜に対して選択比の高いシリコン酸化膜エッチング技術を用いれば、たとえばコンタクト開口の位置がずれても、浅い拡散層部分に金属配線層５７が接続して、接合リーク電流が増大することがなくなるため、さらに素子面積を小さく設計することが可能になる。
【０２６０】
以上、第１１および第１２の実施形態によれば、ゲート電極の微細加工性を損なわずに、必ずしもソース、ドレイン領域の不純物を活性化するために要求される熱工程に対して耐性のある材料をゲート電極材料やゲート絶縁膜材料に使用する必要がなくなるため、材料選択の幅が広がり、低抵抗のゲート電極材料や高誘電率のゲート絶縁膜材料を使用することが可能になり、その結果として、素子の寄生抵抗の低減や駆動力の向上が可能になる。
【０２６１】
【発明の効果】
以上説明したように、本発明によれば、素子領域のエッジコーナー部の露出を抑制することができるため、エッジコーナー部の電界集中によるトランジスタの特性劣化を防止することができる。
【０２６２】
また、ダミー側壁を利用することにより、ダミー側壁のＲＩＥ時や平坦化ＣＭＰのバラツキに対してのマージンを広くすることができる。これは、最終的に製品の歩留まりに対して有利となる。特に、側壁に有機系絶縁膜などの低誘電率膜を使用することができるため、高周波で動作させる場合に重要な寄生容量を低減する上で有利となる。
【０２６３】
更に、ゲートライナーとしてＴａ2 Ｏ5 等を用いた場合には、ゲート厚さを薄くする必要が無いので、ゲート配線抵抗を押さえることができ、消費電力が少なくてすむほか、誘電特性への影響も少なくてすむ。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造工程の一部を示した図。
【図２】本発明の第１の実施形態に係る製造工程の一部を示した図。
【図３】本発明の第１の実施形態に係る製造工程の一部を示した図。
【図４】本発明の第２の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図５】本発明の第２の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図６】本発明の第２の実施形態の第１の具体例について図５（ｈ）に対応したゲートのゲート幅方向の断面を示した図。
【図７】本発明の第２の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図８】本発明の第２の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図９】本発明の第２の実施形態の第２の具体例について図８（ｈ）に対応したゲートのゲート幅方向の断面を示した図。
【図１０】本発明の第２の実施形態の第３の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１１】本発明の第２の実施形態の第４の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１２】本発明の第２の実施形態の第４の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１３】本発明の第２の実施形態の第４の具体例について図１２（ｉ）に対応したゲートのゲート幅方向の断面を示した図。
【図１４】本発明の第２の実施形態の第５の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１５】本発明の第２の実施形態の第５の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１６】本発明の第２の実施形態の第５の具体例について図１５（ｉ）に対応したゲートのゲート幅方向の断面を示した図。
【図１７】本発明の第２の実施形態の第６の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図１８】本発明の第２の実施形態の第１の具体例に係る平面構成を示した図。
【図１９】本発明の第２の実施形態の第２の具体例に係る平面構成を示した図。
【図２０】本発明の第２の実施形態の第４の具体例に係る平面構成を示した図。
【図２１】本発明の第２の実施形態の第５の具体例に係る平面構成を示した図。
【図２２】本発明の第３の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図２３】本発明の第３の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図２４】本発明の第３の実施形態の第１の具体例について図２３（ｈ）に対応したゲートのゲート幅方向の断面を示した図。
【図２５】本発明の第３の実施形態の第１の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図２６】本発明の第３の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図２７】本発明の第３の実施形態の第２の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図２８】本発明の第３の実施形態の第３の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図２９】本発明の第３の実施形態の第３の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図３０】本発明の第３の実施形態の第３の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図３１】本発明の第３の実施形態の第４の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図３２】本発明の第３の実施形態の第４の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図３３】本発明の第３の実施形態の第４の具体例の変更例ついてゲートのゲート長方向の断面を示した図。
【図３４】本発明の第３の実施形態の第５の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図３５】本発明の第３の実施形態の第１及び第３の具体例に係る平面構成を示した図。
【図３６】本発明の第３の実施形態の第１の具体例の変更例及び第３の具体例の変更例の平面構成を示した図。
【図３７】本発明の第３の実施形態の第２、第４及び第５の具体例に係る平面構成を示した図。
【図３８】本発明の第３の実施形態の第２の具体例の変更例及び第４の具体例の変更例の平面構成を示した図。
【図３９】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４０】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４１】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４２】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４３】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート幅方向の断面を示した図。
【図４４】本発明の第４の実施形態の第１の具体例に係る製造工程の一部についてゲートのゲート幅方向の断面を示した図。
【図４５】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４６】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４７】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート長方向の断面を示した図。
【図４８】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート幅方向の断面を示した図。
【図４９】本発明の第４の実施形態の第２の具体例に係る製造工程の一部についてゲートのゲート幅方向の断面を示した図。
【図５０】本発明の第５の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５１】本発明の第５の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５２】本発明の第５の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５３】本発明の第５の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５４】本発明の第６の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５５】本発明の第６の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５６】本発明の第６の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５７】本発明の第７の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５８】本発明の第７の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図５９】本発明の第９の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６０】本発明の第９の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６１】本発明の第９の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６２】本発明の第１０の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６３】本発明の第１１の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６４】本発明の第１１の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６５】本発明の第１２の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６６】本発明の第１２の実施形態に係る半導体装置の製造プロセスを示す断面図。
【図６７】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図６８】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図６９】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７０】本発明の他の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７１】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７２】本発明の他の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７３】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７４】本発明の従来技術に係る半導体装置の製造プロセスを示す断面図。
【図７５】本発明の他の従来技術に係る半導体装置の製造プロセスを示す断面図。
【符号の説明】
１０１…シリコン基板（半導体基板）
１０２…シリコン酸化膜（ダミー膜）
１０３…アモルファスシリコン膜（材料膜）
１０４…シリコン窒化膜（材料膜）
１０５…島部
１０６…第１の溝部
１０７…埋込み絶縁膜（第１の絶縁膜）
１０８…ダミーゲートパターン
１０９…第２の溝部
１１０、１１２…ソース・ドレイン拡散層
１１１…側壁絶縁膜
１１３…層菅絶縁膜（第２の絶縁膜）
１１４…第３の溝部
１１６…ゲート絶縁膜
１１７…ゲート電極
２０１…シリコン基板（半導体基板）
２０２…バッファ酸化膜（ダミー膜）
２０３…アモルファスシリコン膜（第１の材料膜）
２０４…島部
２０５…第１の溝部
２０６…埋込み絶縁膜（第１の絶縁膜）
２０７…ダミーゲートパターン
２０８…第２の溝部
２０９…埋込み絶縁膜（第２の絶縁膜）
２１０…第３の溝部
２１１…ゲート絶縁膜
２１２…ゲート配線
２２１…側壁絶縁膜
２３１…アモルファスシリコン膜（第２の材料膜）
３０１…シリコン基板（半導体基板）
３０２…ゲート絶縁膜
３０３…シリコン膜（第１の導電膜、第１の材料膜）
３０４…島部
３０５…第１の溝部
３０６…埋込み絶縁膜（第１の絶縁膜）
３０８…シリコン窒化膜（第２の材料膜）
３０９…ゲート形成用パターン
３１０…第２の溝部
３１１…埋込み絶縁膜（第２の絶縁膜）
３１２…第３の溝部
３１３…ゲート配線材（第２の導電膜）
３２１…バリアメタル
３３１…側壁絶縁膜
４０１…シリコン基板（島部）
４０２…素子分離領域（第１の絶縁膜）
４０３…シリコン酸化膜（ダミー膜）
４０４…アモルファスシリコン膜（材料膜）
４０５…シリコン窒化膜（材料膜）
４０６、４０９…ソース・ドレイン拡散層
４０８…側壁絶縁膜
４１１…層間絶縁膜（第２の絶縁膜）
４１２…ゲート絶縁膜
４１３…バリアメタル（反応防止膜）
４１４…タングステン膜（ゲート配線）
４２１…ダミーゲートパターン
４２２…溝部
Claims (2)
- 半導体基板上に、第１の膜および第２の膜を形成する工程と、
前記第２の膜、第１の膜及び半導体基板の上部を選択的に除去して、第１の溝を形成する工程と、
前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成する工程と、
前記素子分離領域により囲まれた前記第２の膜をパターニングして、ダミーゲート層を形成する工程と、
前記ダミーゲート層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、
全面に絶縁体を堆積した後、前記ダミーゲート層が露出するまで前記絶縁体を除去し、前記ダミーゲート層および前記第１の絶縁膜により囲まれた前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後、前記ダミーゲート層および前記第１の膜を除去し、第２の溝を形成する工程と、
前記第２の溝内の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記第２の溝内の前記ゲート絶縁膜上にゲート電極を形成する工程と
を具備する半導体装置の製造方法。 - 半導体基板上に、ゲート絶縁膜および第１の導電性膜を形成する工程と、
前記第１の導電性膜、ゲート絶縁膜および半導体基板の上部を選択的に除去して、第１の溝を形成する工程と、
前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成する工程と、
前記第１の導電性膜および素子分離領域上にダミー膜を形成する工程と、
前記ダミー膜および第１の導電性膜をパターニングして、島状層を形成する工程と、
前記島状層をマスクとして用いて、前記半導体基板に不純物を導入する工程と、
全面に絶縁体を堆積した後、前記島状層が露出するまで前記絶縁体を除去し、前記島状層および前記第１の絶縁膜により囲まれた前記ゲート絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後、前記ダミー膜を除去し、第２の溝を形成する工程と、
前記第２の溝内の前記第１の導電性膜上に第２の導電性膜を形成し、前記第１の導電性膜および第２の導電性膜からなるゲート電極を形成する工程と
を具備する半導体装置の製造方法。
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