JPH10223770A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10223770A JPH10223770A JP9026525A JP2652597A JPH10223770A JP H10223770 A JPH10223770 A JP H10223770A JP 9026525 A JP9026525 A JP 9026525A JP 2652597 A JP2652597 A JP 2652597A JP H10223770 A JPH10223770 A JP H10223770A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Abstract
(57)【要約】
【課題】製造工程が増えず、安価な製造コストで、サリ
サイド構造と自己整合的コンタクト構造とを混在させる
半導体装置及びその製造方法を提供すること。 【解決手段】ゲート電極13の側面には、絶縁性のスペー
サ99が形成され、ゲート電極13の上面及びソース・ドレ
イン拡散層14の表面部分に金属シリサイド層16が形成さ
れている。２個のゲート電極13の間は狭く、シリコン窒
化膜の堆積工程では、コンタクトされる拡散層14上は他
の領域より薄く堆積される。よって、コンタクトされる
拡散層14以外のゲート電極13の上部、側面及びソース・
ドレイン拡散層14の表面部分は、コンタクトされる拡散
層14上のシリコン窒化膜をエッチング除去してもなお、
厚くシリコン窒化膜317 が残留している。コンタクトホ
ール20は、自己整合的なコンタクトホールとなる。
サイド構造と自己整合的コンタクト構造とを混在させる
半導体装置及びその製造方法を提供すること。 【解決手段】ゲート電極13の側面には、絶縁性のスペー
サ99が形成され、ゲート電極13の上面及びソース・ドレ
イン拡散層14の表面部分に金属シリサイド層16が形成さ
れている。２個のゲート電極13の間は狭く、シリコン窒
化膜の堆積工程では、コンタクトされる拡散層14上は他
の領域より薄く堆積される。よって、コンタクトされる
拡散層14以外のゲート電極13の上部、側面及びソース・
ドレイン拡散層14の表面部分は、コンタクトされる拡散
層14上のシリコン窒化膜をエッチング除去してもなお、
厚くシリコン窒化膜317 が残留している。コンタクトホ
ール20は、自己整合的なコンタクトホールとなる。
Description
【０００１】
【発明の属する技術分野】この発明は、狭いピッチで形
成された電極配列を持つ半導体装置に関し、特にこの電
極配列間の自己整合的コンタクト電極を有する半導体装
置及びその製造方法に関する。
成された電極配列を持つ半導体装置に関し、特にこの電
極配列間の自己整合的コンタクト電極を有する半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの集積度は躍進を続けている。Ｄ
ＲＡＭやその他のメモリデバイス、ＳＲＡＭ、フラッシ
ュＥＥＰＲＯＭ、またゲートアレーなどは、その集積化
の技術は著しく進歩している。
ＲＡＭやその他のメモリデバイス、ＳＲＡＭ、フラッシ
ュＥＥＰＲＯＭ、またゲートアレーなどは、その集積化
の技術は著しく進歩している。
【０００３】図１１（ａ），（ｂ）は、コンタクトホー
ル形成の合わせ余裕ｄ1 を削減する構造を説明するため
の平面図である。（ａ）の金属配線31のコンタクトホー
ル32形成における合わせ余裕ｄ11を削減すれば、（ｂ）
のように、チップサイズの縮小化に寄与する構造とな
り、ゲートアレー等に最適である。
ル形成の合わせ余裕ｄ1 を削減する構造を説明するため
の平面図である。（ａ）の金属配線31のコンタクトホー
ル32形成における合わせ余裕ｄ11を削減すれば、（ｂ）
のように、チップサイズの縮小化に寄与する構造とな
り、ゲートアレー等に最適である。
【０００４】図１２（ａ），（ｂ）は、ゲート電極間の
下の拡散層とのコンタクトを示す平面図である。（ａ）
は、コンタクトホール33形成時の合わせ余裕ｄ12を有す
る必要があるため、ゲート電極34の配列間隔が縮小でき
ない例である。（ｂ）は、自己整合的なコンタクト形成
技術を用いた構成であり、上記（ａ）に示すような距離
ｄ12を必要としない。従って、ゲート電極34の配列間隔
が最小になる。
下の拡散層とのコンタクトを示す平面図である。（ａ）
は、コンタクトホール33形成時の合わせ余裕ｄ12を有す
る必要があるため、ゲート電極34の配列間隔が縮小でき
ない例である。（ｂ）は、自己整合的なコンタクト形成
技術を用いた構成であり、上記（ａ）に示すような距離
ｄ12を必要としない。従って、ゲート電極34の配列間隔
が最小になる。
【０００５】図１２（ｂ）の構成は、コンタクトホール
形成時の合わせ余裕がない。このため、コンタクトホー
ルがゲート電極上にずれても、ゲート電極と絶縁状態を
保つ工夫が必要である。
形成時の合わせ余裕がない。このため、コンタクトホー
ルがゲート電極上にずれても、ゲート電極と絶縁状態を
保つ工夫が必要である。
【０００６】図１３は、ゲート電極間の下の拡散層との
自己整合的コンタクトホールを示す断面図である。ゲー
ト電極34は、層間絶縁膜（酸化膜）35のエッチングに対
し、エッチング選択比の十分とれる保護膜、例えばシリ
コン窒化膜36，37で覆われている。このような構造なら
ば、後に拡散層38に接触するコンタクト電極を埋め込み
形成しても、ゲート電極とショートすることはない。36
はスペーサ、37はキャプ層とも呼ばれ、コンタクトホー
ル33形成時の合わせずれに対処するための重要な構造で
ある。
自己整合的コンタクトホールを示す断面図である。ゲー
ト電極34は、層間絶縁膜（酸化膜）35のエッチングに対
し、エッチング選択比の十分とれる保護膜、例えばシリ
コン窒化膜36，37で覆われている。このような構造なら
ば、後に拡散層38に接触するコンタクト電極を埋め込み
形成しても、ゲート電極とショートすることはない。36
はスペーサ、37はキャプ層とも呼ばれ、コンタクトホー
ル33形成時の合わせずれに対処するための重要な構造で
ある。
【０００７】一方、ＬＳＩの高速動作を促進させるた
め、ゲート電極及びソース・ドレイン電極のシート抵抗
の低減化が要求され、これに対処する構造として、自己
整合的シリサイド、いわゆるサリサイド構造（salicid
e：Self-Aligned Silicide ）がある。
め、ゲート電極及びソース・ドレイン電極のシート抵抗
の低減化が要求され、これに対処する構造として、自己
整合的シリサイド、いわゆるサリサイド構造（salicid
e：Self-Aligned Silicide ）がある。
【０００８】図１４は、ゲート電極上面及びソース・ド
レインコンタクト部をサリサイド化した構成を示す断面
図である。この構成を実現するためのサリサイド工程
は、ゲート電極上面のポリシリコン及び基板のシリコン
の露出面を同時に、金属と反応させ、低抵抗となる金属
シリサイド層39を、ゲート電極上面及びソース・ドレイ
ン拡散層上面に自己整合的に形成する。
レインコンタクト部をサリサイド化した構成を示す断面
図である。この構成を実現するためのサリサイド工程
は、ゲート電極上面のポリシリコン及び基板のシリコン
の露出面を同時に、金属と反応させ、低抵抗となる金属
シリサイド層39を、ゲート電極上面及びソース・ドレイ
ン拡散層上面に自己整合的に形成する。
【０００９】しかしながら、上記サリサイド構造に、自
己整合的コンタクト技術を適用することには困難が伴
う。なぜなら、図１３に示すキャップ層（シリコン窒化
膜）37は、ポリシリコンゲート電極のパターニング前の
ポリシリコン上に堆積するものであり、サリサイド工程
を行うには、妨げになるからである。
己整合的コンタクト技術を適用することには困難が伴
う。なぜなら、図１３に示すキャップ層（シリコン窒化
膜）37は、ポリシリコンゲート電極のパターニング前の
ポリシリコン上に堆積するものであり、サリサイド工程
を行うには、妨げになるからである。
【００１０】サリサイド工程を経た後、シリコン窒化膜
をウェハ全面に形成し、図１２に示すようなキャップ層
を含んだ構造にし、その後、キャップ層以外をパターニ
ング除去して、自己整合的コンタクト機能を持つ構成を
達成することも考えられる。しかし、このような工程
は、コスト高となるマスク工程を必要とし、好ましくな
い。
をウェハ全面に形成し、図１２に示すようなキャップ層
を含んだ構造にし、その後、キャップ層以外をパターニ
ング除去して、自己整合的コンタクト機能を持つ構成を
達成することも考えられる。しかし、このような工程
は、コスト高となるマスク工程を必要とし、好ましくな
い。
【００１１】
【発明が解決しようとする課題】従来、サリサイド構造
に自己整合的コンタクト技術を適用しようとすると、サ
リサイド工程を経た後に、コンタクトの合わせずれに対
処するための絶縁膜（キャップ層）の形成、及びマス
ク、パターニングを必要とし、製造工程の増加、製造コ
ストの増加が懸念される。
に自己整合的コンタクト技術を適用しようとすると、サ
リサイド工程を経た後に、コンタクトの合わせずれに対
処するための絶縁膜（キャップ層）の形成、及びマス
ク、パターニングを必要とし、製造工程の増加、製造コ
ストの増加が懸念される。
【００１２】この発明の課題は、パターニング工程が増
えることなく、安価な製造コストで、サリサイド構造と
自己整合的コンタクト構造とを混在させる半導体装置及
びその製造方法を提供することである。
えることなく、安価な製造コストで、サリサイド構造と
自己整合的コンタクト構造とを混在させる半導体装置及
びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】この発明の半導体装置
は、シリコン基板と、前記基板上で互いに隣り合う電極
と、前記電極間の下層表面のコンタクト領域と、前記電
極の上面及びコンタクト領域に形成されたサリサイド構
造と、前記コンタクト領域及び他のコンタクトに関係す
る部分以外の領域に被覆されたエッチング保護膜と、前
記電極を含み基板上を覆う層間絶縁膜と、前記層間絶縁
膜において少なくとも前記コンタクト領域に対応して形
成されたコンタクトホールと、前記コンタクトホールを
介して前記コンタクト領域と電気的に接続される導電部
材とを具備したことを特徴とする。
は、シリコン基板と、前記基板上で互いに隣り合う電極
と、前記電極間の下層表面のコンタクト領域と、前記電
極の上面及びコンタクト領域に形成されたサリサイド構
造と、前記コンタクト領域及び他のコンタクトに関係す
る部分以外の領域に被覆されたエッチング保護膜と、前
記電極を含み基板上を覆う層間絶縁膜と、前記層間絶縁
膜において少なくとも前記コンタクト領域に対応して形
成されたコンタクトホールと、前記コンタクトホールを
介して前記コンタクト領域と電気的に接続される導電部
材とを具備したことを特徴とする。
【００１４】この発明の半導体装置の製造方法は、シリ
コン基板上にソース・ドレイン拡散層を共有する互いに
隣り合う絶縁ゲート型のトランジスタ素子を形成する工
程と、前記トランジスタ素子のゲート上面及びソース・
ドレイン拡散層表面部分に対して自己整合的に金属シリ
サイド化を施すサリサイド工程と、前記共有するソース
・ドレイン拡散層上への膜厚が他の領域より自己整合的
に小さくなるように絶縁性の保護膜を堆積する工程と、
前記保護膜に関し、前記共有するソース・ドレイン拡散
層上の保護膜のみを除去し、その他は残留させるエッチ
ング工程と、前記トランジスタ素子を覆う層間絶縁膜を
堆積する工程と、前記層間絶縁膜において前記共有する
ソース・ドレイン拡散層が露出するコンタクトホールを
形成する工程と、前記共有するソース・ドレイン拡散層
に対し電気的な接続をする導電部材を前記コンタクトホ
ール内に形成する工程とを具備したことを特徴とする。
コン基板上にソース・ドレイン拡散層を共有する互いに
隣り合う絶縁ゲート型のトランジスタ素子を形成する工
程と、前記トランジスタ素子のゲート上面及びソース・
ドレイン拡散層表面部分に対して自己整合的に金属シリ
サイド化を施すサリサイド工程と、前記共有するソース
・ドレイン拡散層上への膜厚が他の領域より自己整合的
に小さくなるように絶縁性の保護膜を堆積する工程と、
前記保護膜に関し、前記共有するソース・ドレイン拡散
層上の保護膜のみを除去し、その他は残留させるエッチ
ング工程と、前記トランジスタ素子を覆う層間絶縁膜を
堆積する工程と、前記層間絶縁膜において前記共有する
ソース・ドレイン拡散層が露出するコンタクトホールを
形成する工程と、前記共有するソース・ドレイン拡散層
に対し電気的な接続をする導電部材を前記コンタクトホ
ール内に形成する工程とを具備したことを特徴とする。
【００１５】
【発明の実施の形態】図１は、この発明の第１の実施形
態に係る、サリサイド構造と自己整合的コンタクト構造
とを混在させたＬＳＩのコンタクト電極を示す断面図で
ある。素子分離されたシリコン基板上に絶縁ゲートトラ
ンジスタが構成されている。シリコン基板10内における
11は素子分離領域で、トレンチ素子分離法を用いて形成
される。また、選択酸化法を用いて形成してもよい。ゲ
ート絶縁膜12、ゲート電極13は、素子分離領域11の間の
シリコン基板10上に形成されている。２個のゲート電極
13に対して、ソース・ドレイン拡散層14は３つ形成され
ている。２個のゲート電極間の拡散層14は、２個のゲー
ト電極に対して共通である。ゲート電極13の上面及びソ
ース・ドレイン拡散層14の表面部分は、金属シリサイド
層16が形成されている。ゲート電極13の側面には、例え
ばシリコン窒化膜でなるスペーサ99が形成されている。
層間絶縁膜19において、コンタクトホール20は、２個の
ゲート電極間の拡散層14に対応するように開孔されてい
る。コンタクトホール20は、自己整合的なコンタクトホ
ールであり、コンタクトされる拡散層14以外のゲート電
極13の上部、側面及びソース・ドレイン拡散層14の表面
部分はシリコン窒化膜317 で覆われている。コンタクト
ホール20を埋める金属電極21が形成されている。
態に係る、サリサイド構造と自己整合的コンタクト構造
とを混在させたＬＳＩのコンタクト電極を示す断面図で
ある。素子分離されたシリコン基板上に絶縁ゲートトラ
ンジスタが構成されている。シリコン基板10内における
11は素子分離領域で、トレンチ素子分離法を用いて形成
される。また、選択酸化法を用いて形成してもよい。ゲ
ート絶縁膜12、ゲート電極13は、素子分離領域11の間の
シリコン基板10上に形成されている。２個のゲート電極
13に対して、ソース・ドレイン拡散層14は３つ形成され
ている。２個のゲート電極間の拡散層14は、２個のゲー
ト電極に対して共通である。ゲート電極13の上面及びソ
ース・ドレイン拡散層14の表面部分は、金属シリサイド
層16が形成されている。ゲート電極13の側面には、例え
ばシリコン窒化膜でなるスペーサ99が形成されている。
層間絶縁膜19において、コンタクトホール20は、２個の
ゲート電極間の拡散層14に対応するように開孔されてい
る。コンタクトホール20は、自己整合的なコンタクトホ
ールであり、コンタクトされる拡散層14以外のゲート電
極13の上部、側面及びソース・ドレイン拡散層14の表面
部分はシリコン窒化膜317 で覆われている。コンタクト
ホール20を埋める金属電極21が形成されている。
【００１６】図２〜図９は、この発明の第２の実施形態
に係る、図１のサリサイド構造と自己整合的コンタクト
構造とを混在させたＬＳＩのコンタクト電極の製造方法
を工程順に示す断面図である。まず、図２を参照する。
シリコン基板10に素子分離領域11を形成した後、素子分
離領域11に囲まれた領域に、ゲート絶縁膜12、ゲート電
極13をパターニングする。ゲート電極は、ここでは、Ｎ
型またはＰ型の不純物が導入された１層のポリシリコン
電極とする。このようなゲート電極は、通常、Ｎ型また
はＰ型の不純物が導入された一層または２層のポリシリ
コンまたはアモルファスシリコン、またはポリシリコン
とアモルファスシリコンの多層構造が考えられ、その厚
さは例えば１００ｎｍ〜４００ｎｍである。ゲート絶縁
膜は、４〜１０ｎｍの厚さのシリコン酸化膜からなる。
なお、ゲート電極13間の間隔ｄ1 は、４００ｎｍ程度と
する。
に係る、図１のサリサイド構造と自己整合的コンタクト
構造とを混在させたＬＳＩのコンタクト電極の製造方法
を工程順に示す断面図である。まず、図２を参照する。
シリコン基板10に素子分離領域11を形成した後、素子分
離領域11に囲まれた領域に、ゲート絶縁膜12、ゲート電
極13をパターニングする。ゲート電極は、ここでは、Ｎ
型またはＰ型の不純物が導入された１層のポリシリコン
電極とする。このようなゲート電極は、通常、Ｎ型また
はＰ型の不純物が導入された一層または２層のポリシリ
コンまたはアモルファスシリコン、またはポリシリコン
とアモルファスシリコンの多層構造が考えられ、その厚
さは例えば１００ｎｍ〜４００ｎｍである。ゲート絶縁
膜は、４〜１０ｎｍの厚さのシリコン酸化膜からなる。
なお、ゲート電極13間の間隔ｄ1 は、４００ｎｍ程度と
する。
【００１７】次に、基板に対し、ゲート電極をマスクに
１回目のＮ型またはＰ型の不純物イオン注入を行なう。
その後、全面にシリコン窒化膜を堆積し、ＲＩＥ（reac
tiveion etching）によりエッチバックしてスペーサ99
を形成する。基板に対し、ゲート電極、スペーサ99をマ
スクに２回目のＮ型またはＰ型の不純物イオン注入を行
ない、ソース・ドレイン拡散層14を形成する。ソース・
ドレイン拡散層14の形成は、この他にもイオン注入工程
を他のマスクを用いて行なうなど種々の方法が考えられ
る。
１回目のＮ型またはＰ型の不純物イオン注入を行なう。
その後、全面にシリコン窒化膜を堆積し、ＲＩＥ（reac
tiveion etching）によりエッチバックしてスペーサ99
を形成する。基板に対し、ゲート電極、スペーサ99をマ
スクに２回目のＮ型またはＰ型の不純物イオン注入を行
ない、ソース・ドレイン拡散層14を形成する。ソース・
ドレイン拡散層14の形成は、この他にもイオン注入工程
を他のマスクを用いて行なうなど種々の方法が考えられ
る。
【００１８】次に、図３に示すように、基板主面にＴ
ｉ、Ｃｏ、Ｎｉ、Ｍｏ等の金属15をＰＶＤ（physical v
apor deposition ）やＣＶＤ（chemical vapor deposit
ion ）の周知の技術を用いて堆積する。金属15の厚さ
は、１０ｎｍ〜５０ｎｍの範囲である。
ｉ、Ｃｏ、Ｎｉ、Ｍｏ等の金属15をＰＶＤ（physical v
apor deposition ）やＣＶＤ（chemical vapor deposit
ion ）の周知の技術を用いて堆積する。金属15の厚さ
は、１０ｎｍ〜５０ｎｍの範囲である。
【００１９】次に、図４に示すように、６００℃〜８０
０℃の熱処理を経ることにより、金属15と接触している
シリコンは反応して、シリサイド化する部分が生じる。
これにより、金属が接触していたソース・ドレイン拡散
層の表面部分及びゲート電極上面部はシリサイド層16と
なる。115 はシリサイド化しなかった金属である。
０℃の熱処理を経ることにより、金属15と接触している
シリコンは反応して、シリサイド化する部分が生じる。
これにより、金属が接触していたソース・ドレイン拡散
層の表面部分及びゲート電極上面部はシリサイド層16と
なる。115 はシリサイド化しなかった金属である。
【００２０】次に、図５に示すように、シリサイド層16
以外の、スペーサ99と素子分離領域11上の反応しない金
属は、例えば、硫酸と過酸化水素１：１の割合の混合液
でエッチング除去する。なお、ソース・ドレイン拡散層
14は、表面がシリサイド化した後でもイオン注入は可能
である。
以外の、スペーサ99と素子分離領域11上の反応しない金
属は、例えば、硫酸と過酸化水素１：１の割合の混合液
でエッチング除去する。なお、ソース・ドレイン拡散層
14は、表面がシリサイド化した後でもイオン注入は可能
である。
【００２１】次に、図６に示すように、プラズマＣＶＤ
法により、主面上全面に保護膜、例えばシリコン窒化膜
17を堆積する。このときの堆積状態は、４００ｎｍ程度
の間隔ｄ1 を有するゲート電極間のソース・ドレイン領
域14上のシリコン窒化膜17の膜厚117 が、他の堆積部分
の膜厚217 より小さくなるようにする。このシリコン窒
化膜の堆積状態は、狭い間隔の底部において薄く堆積
し、その他は厚く堆積されるように、プラズマＣＶＤ時
の圧力を調整することにより可能である。シリコン窒化
膜17の膜厚117 と膜厚217 の割合は、１：１０〜１：
１．４であり、この場合の膜厚217 の膜厚は１００ｎｍ
〜４００ｎｍと範囲とすることが望ましい。
法により、主面上全面に保護膜、例えばシリコン窒化膜
17を堆積する。このときの堆積状態は、４００ｎｍ程度
の間隔ｄ1 を有するゲート電極間のソース・ドレイン領
域14上のシリコン窒化膜17の膜厚117 が、他の堆積部分
の膜厚217 より小さくなるようにする。このシリコン窒
化膜の堆積状態は、狭い間隔の底部において薄く堆積
し、その他は厚く堆積されるように、プラズマＣＶＤ時
の圧力を調整することにより可能である。シリコン窒化
膜17の膜厚117 と膜厚217 の割合は、１：１０〜１：
１．４であり、この場合の膜厚217 の膜厚は１００ｎｍ
〜４００ｎｍと範囲とすることが望ましい。
【００２２】次に、図７に示すように、シリコン窒化膜
17をＣＤＥ（ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｈｉｎ
ｇ）またはＲＩＥにてエッチバックする。ただし、エッ
チング時間は、シリコン窒化膜１７においてその膜厚11
7 が除去される程度に調整する。また、シリコン窒化膜
17は、膜厚117 の部分だけ確実に除去する必要があるの
で、膜厚117 が除去される時間の１２０％程度の時間の
エッチングが望ましい。エッチングの停止時点は、シリ
コン窒化膜17からソース・ドレイン領域14表面（シリサ
イド層16表面）へのエッチングレート変化を利用する。
例えば、シリコン窒化膜17のエッチングは、シリサイド
層16のエッチング量が無視できるほど選択比の高いガス
で行なうのが好ましい。このエッチングによって、膜厚
217 を有する他のシリコン窒化膜17は適当な厚みを有し
て残留する（シリコン窒化膜317 ）。
17をＣＤＥ（ｃｈｅｍｉｃａｌ ｄｒｙ ｅｔｈｉｎ
ｇ）またはＲＩＥにてエッチバックする。ただし、エッ
チング時間は、シリコン窒化膜１７においてその膜厚11
7 が除去される程度に調整する。また、シリコン窒化膜
17は、膜厚117 の部分だけ確実に除去する必要があるの
で、膜厚117 が除去される時間の１２０％程度の時間の
エッチングが望ましい。エッチングの停止時点は、シリ
コン窒化膜17からソース・ドレイン領域14表面（シリサ
イド層16表面）へのエッチングレート変化を利用する。
例えば、シリコン窒化膜17のエッチングは、シリサイド
層16のエッチング量が無視できるほど選択比の高いガス
で行なうのが好ましい。このエッチングによって、膜厚
217 を有する他のシリコン窒化膜17は適当な厚みを有し
て残留する（シリコン窒化膜317 ）。
【００２３】次に、図８に示すように、主面上全面にＣ
ＶＤ法により、層間絶縁膜19を堆積する。層間絶縁膜19
は、ＳｉＯ2 またはＢＰＳＧ（borophosphosilicate gl
ass）、あるいはこれらの組み合わせの膜で構成され
る。
ＶＤ法により、層間絶縁膜19を堆積する。層間絶縁膜19
は、ＳｉＯ2 またはＢＰＳＧ（borophosphosilicate gl
ass）、あるいはこれらの組み合わせの膜で構成され
る。
【００２４】次に、図９に示すように、前記図１に示す
ように、層間絶縁膜19に、フォトリソグラフィ技術を用
いてゲート電極間のソース・ドレイン領域14に対応する
コンタクトホール20をエッチング形成する。このときの
コンタクトホール20の幅は、ゲート電極間のソース・ド
レイン領域14の間隔に等しいかやや大きくなる。すなわ
ち、コンタクトホール20の形成において、ゲート電極間
の余裕幅はなく（合わせ余裕はゼロ）、自己整合的コン
タクト構造となる。
ように、層間絶縁膜19に、フォトリソグラフィ技術を用
いてゲート電極間のソース・ドレイン領域14に対応する
コンタクトホール20をエッチング形成する。このときの
コンタクトホール20の幅は、ゲート電極間のソース・ド
レイン領域14の間隔に等しいかやや大きくなる。すなわ
ち、コンタクトホール20の形成において、ゲート電極間
の余裕幅はなく（合わせ余裕はゼロ）、自己整合的コン
タクト構造となる。
【００２５】なお、コンタクトホール20形成のためのＲ
ＩＥでは、層間絶縁膜19に対してシリコン窒化膜17（シ
リコン窒化膜317 ）が無視できるほどの十分なエッチン
グ選択比を有していなければならない。これにより、コ
ンタクトホール形成のためのフォトリソグラフィによる
レジスト膜が合わせずれ形成が起ったとしても、ゲート
電極13の上部、側面部分のシリコン窒化膜（317 及びス
ペーサ99）によりエッチング保護ができ、絶縁を保つこ
とができる。その後、前記図１の構成のように、コンタ
クトホール20に金属電極21が埋め込まれる。
ＩＥでは、層間絶縁膜19に対してシリコン窒化膜17（シ
リコン窒化膜317 ）が無視できるほどの十分なエッチン
グ選択比を有していなければならない。これにより、コ
ンタクトホール形成のためのフォトリソグラフィによる
レジスト膜が合わせずれ形成が起ったとしても、ゲート
電極13の上部、側面部分のシリコン窒化膜（317 及びス
ペーサ99）によりエッチング保護ができ、絶縁を保つこ
とができる。その後、前記図１の構成のように、コンタ
クトホール20に金属電極21が埋め込まれる。
【００２６】金属電極21は、Ａｌ、ＡｌとＣｕの合金、
Ｃｕ等、種々の配線部材またはプラグ電極部材が考えら
れる。例えば、コンタクトホール20にプラグ電極を埋め
込んだ後、このプラグ電極に接続される導電層を形成し
てもよい。
Ｃｕ等、種々の配線部材またはプラグ電極部材が考えら
れる。例えば、コンタクトホール20にプラグ電極を埋め
込んだ後、このプラグ電極に接続される導電層を形成し
てもよい。
【００２７】上記各実施の形態によれば、凹凸を有する
堆積面における比較的狭い凹部領域へのカバレッジの悪
さを利用している。ゲート電極上部のキャップ層に相当
する保護膜（シリコン窒化窒化膜）は、コンタクト部の
被覆除去と共に自己整合的に形成されることになる。こ
のような構成は、微細化され、コンタクト余裕をとらな
いピッチの狭いゲート電極間のコンタクト電極の形成に
好適である。しかも、サリサイド構造を伴っても、支障
のない工程で実現し得る。すなわち、製造工程が増える
こともなく、製造コストは安価で済む。その他の必要な
コンタクト部は、開開孔部から適宜シリコン窒化膜を除
去して電気的接続をとればよい。この発明に使用される
上記保護膜は、シリコン窒化膜に限らず、各工程内のエ
ッチングの選択比がとれるような物質であれば何でもよ
い。また、ある程度カバレッジの悪さが出せる条件で保
護膜が堆積できるようでなければならない。
堆積面における比較的狭い凹部領域へのカバレッジの悪
さを利用している。ゲート電極上部のキャップ層に相当
する保護膜（シリコン窒化窒化膜）は、コンタクト部の
被覆除去と共に自己整合的に形成されることになる。こ
のような構成は、微細化され、コンタクト余裕をとらな
いピッチの狭いゲート電極間のコンタクト電極の形成に
好適である。しかも、サリサイド構造を伴っても、支障
のない工程で実現し得る。すなわち、製造工程が増える
こともなく、製造コストは安価で済む。その他の必要な
コンタクト部は、開開孔部から適宜シリコン窒化膜を除
去して電気的接続をとればよい。この発明に使用される
上記保護膜は、シリコン窒化膜に限らず、各工程内のエ
ッチングの選択比がとれるような物質であれば何でもよ
い。また、ある程度カバレッジの悪さが出せる条件で保
護膜が堆積できるようでなければならない。
【００２８】この発明は、半導体メモリ装置に関し、配
列ピッチが狭いメモリセルアレイ内のコンタクトに適用
してもよい。例えば、フラッシュＥＥＰＲＯＭにおける
ＮＯＲ型のメモリセルやＮＡＮＤ型メモリセルの選択ゲ
ートトランジスタ間に設けられるビット線コンタクト等
である（図１０参照）。なお、図１０に示す２層ゲート
構造の絶縁ゲート型のトランジスタ101 ，102 は、ＮＯ
Ｒ型のメモリではメモリセルを表し、ＮＡＮＤ型のメモ
リでは選択ゲートトランジスタを表す。また、２層間の
ゲート絶縁膜22は、メモリセルの場合、窒化膜が含まれ
ていてもよい。
列ピッチが狭いメモリセルアレイ内のコンタクトに適用
してもよい。例えば、フラッシュＥＥＰＲＯＭにおける
ＮＯＲ型のメモリセルやＮＡＮＤ型メモリセルの選択ゲ
ートトランジスタ間に設けられるビット線コンタクト等
である（図１０参照）。なお、図１０に示す２層ゲート
構造の絶縁ゲート型のトランジスタ101 ，102 は、ＮＯ
Ｒ型のメモリではメモリセルを表し、ＮＡＮＤ型のメモ
リでは選択ゲートトランジスタを表す。また、２層間の
ゲート絶縁膜22は、メモリセルの場合、窒化膜が含まれ
ていてもよい。
【００２９】このような図１０の構成においても、第１
の実施形態と同様に、上層のゲート電極13の上面及びソ
ース・ドレイン拡散層14の表面部分には金属シリサイド
層16が形成される。ゲート電極の側面には、例えばシリ
コン窒化膜でなるスペーサ99が形成され、ゲート電極13
の上部はシリコン窒化膜317 で覆われている。
の実施形態と同様に、上層のゲート電極13の上面及びソ
ース・ドレイン拡散層14の表面部分には金属シリサイド
層16が形成される。ゲート電極の側面には、例えばシリ
コン窒化膜でなるスペーサ99が形成され、ゲート電極13
の上部はシリコン窒化膜317 で覆われている。
【００３０】この他のフラッシュＥＥＰＲＯＭやＤＲＡ
ＭやＳＲＡＭのセルまたはその周辺回路、また、メモリ
デバイスに限らず、ゲートアレー等にこの発明を適用す
れば、高集積化と高速動作が同時に実現できる。
ＭやＳＲＡＭのセルまたはその周辺回路、また、メモリ
デバイスに限らず、ゲートアレー等にこの発明を適用す
れば、高集積化と高速動作が同時に実現できる。
【００３１】
【発明の効果】以上説明したようにこの発明によれば、
自己整合的コンタクトにおける、位置合わせずれに対処
するゲート電極上部の保護膜は、コンタクト部の被覆除
去と共に自己整合的に形成されるので、製造工程が増え
ることもなく、安価な製造コストで、サリサイド構造と
自己整合的コンタクト構造とを混在させることができ、
高集積化と高速動作が同時に実現可能な半導体装置及び
その製造方法を提供することができる。
自己整合的コンタクトにおける、位置合わせずれに対処
するゲート電極上部の保護膜は、コンタクト部の被覆除
去と共に自己整合的に形成されるので、製造工程が増え
ることもなく、安価な製造コストで、サリサイド構造と
自己整合的コンタクト構造とを混在させることができ、
高集積化と高速動作が同時に実現可能な半導体装置及び
その製造方法を提供することができる。
【図１】この発明の第１の実施形態に係る、サリサイド
構造と自己整合的コンタクト構造とを混在させたＬＳＩ
のコンタクト電極を示す断面図。
構造と自己整合的コンタクト構造とを混在させたＬＳＩ
のコンタクト電極を示す断面図。
【図２】この発明の第２の実施形態に係る、図１のサリ
サイド構造と自己整合的コンタクト構造とを混在させた
ＬＳＩのコンタクト電極の製造方法を工程順に示す第１
の断面図。
サイド構造と自己整合的コンタクト構造とを混在させた
ＬＳＩのコンタクト電極の製造方法を工程順に示す第１
の断面図。
【図３】図２に続く第２の断面図。
【図４】図３に続く第３の断面図。
【図５】図４に続く第４の平面図。
【図６】図５に続く第５の平面図。
【図７】図６に続く第６の平面図。
【図８】図７に続く第７の平面図。
【図９】図８に続く第８の平面図。
【図１０】この発明をメモリデバイスのメモリセルアレ
イ内で用いた例を示す断面図。
イ内で用いた例を示す断面図。
【図１１】（ａ），（ｂ）は、従来技術に関するコンタ
クトホール形成の合わせ余裕を削減する構造を説明する
ための平面図。
クトホール形成の合わせ余裕を削減する構造を説明する
ための平面図。
【図１２】（ａ），（ｂ）は、従来のゲート電極間の下
の拡散層とのコンタクトを示す平面図。
の拡散層とのコンタクトを示す平面図。
【図１３】従来のゲート電極間の下の拡散層との自己整
合的コンタクトホールを示す断面図。
合的コンタクトホールを示す断面図。
【図１４】従来のゲート電極上面及びソース・ドレイン
コンタクト部をサリサイド化した構成を示す断面図。
コンタクト部をサリサイド化した構成を示す断面図。
10…シリコン基板 11…素子分離領域 12…ゲート絶縁膜 13…ゲート電極 14…ソース・ドレイン拡散層 16…金属シリサイド層 17…シリコン窒化膜 19…層間絶縁膜 20…コンタクトホール 21…金属電極 99…スペーサ（シリコン窒化膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ６８１Ｂ 27/115 29/78 ３７１ 27/108 21/8242 21/8247 29/788 29/792
Claims (10)
- 【請求項１】 シリコン基板と、 前記基板上で互いに隣り合う電極と、 前記電極間の下層表面のコンタクト領域と、 前記電極の上面及びコンタクト領域に形成されたサリサ
イド構造と、 前記コンタクト領域及び他のコンタクトに関係する部分
以外の領域に被覆されたエッチング保護膜と、 前記電極を含み基板上を覆う層間絶縁膜と、 前記層間絶縁膜において少なくとも前記コンタクト領域
に対応して形成されたコンタクトホールと、 前記コンタクトホールを介して前記コンタクト領域と電
気的に接続される導電部材とを具備したことを特徴とす
る半導体装置。 - 【請求項２】 前記電極間における前記コンタクト領域
の幅は前記コンタクトホールの幅に比較して実質的に同
じか小さいことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記保護膜はシリコン窒化膜であること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記電極はメモリデバイスにおけるメモ
リセルアレイ内に設けられるゲート電極であることを特
徴とする請求項１記載の半導体装置。 - 【請求項５】 シリコン基板上にソース・ドレイン拡散
層を共有する互いに隣り合う絶縁ゲート型のトランジス
タ素子を形成する工程と、 前記トランジスタ素子のゲート上面及びソース・ドレイ
ン拡散層表面部分に対して自己整合的に金属シリサイド
化を施すサリサイド工程と、 前記共有するソース・ドレイン拡散層上への膜厚が他の
領域より自己整合的に小さくなるように絶縁性の保護膜
を堆積する工程と、 前記保護膜に関し、前記共有するソース・ドレイン拡散
層上の保護膜のみを除去し、その他は残留させるエッチ
ング工程と、 前記トランジスタ素子を覆う層間絶縁膜を堆積する工程
と、 前記層間絶縁膜において前記共有するソース・ドレイン
拡散層が露出するコンタクトホールを形成する工程と、 前記共有するソース・ドレイン拡散層に対し電気的な接
続をする導電部材を前記コンタクトホール内に形成する
工程とを具備したことを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記共有するソース・ドレイン拡散層の
幅は前記コンタクトホールの幅に比較して実質的に同じ
か小さいことを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記保護膜はシリコン窒化膜であり、プ
ラズマＣＶＤ法により堆積することを特徴とする請求項
５記載の半導体装置。 - 【請求項８】 前記サリサイド工程において、予め前記
トランジスタ素子のゲート側面にシリサイド化防止用の
絶縁膜を形成することを特徴とする請求項５記載の半導
体装置の製造方法。 - 【請求項９】 前記シリサイド化防止用の絶縁膜と前記
絶縁性の保護膜は実質同一の物質であり、前記コンタク
トホール形成時のエッチングストッパとして機能するこ
とを特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記導電部材をコンタクトホール内に
満した後、この導電部材に接続される導電層をさらに形
成することを特徴とする請求項５記載の半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9026525A JPH10223770A (ja) | 1997-02-10 | 1997-02-10 | 半導体装置及びその製造方法 |
| US09/020,407 US6037247A (en) | 1997-02-10 | 1998-02-09 | Method of manufacturing semiconductor device having a self aligned contact |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9026525A JPH10223770A (ja) | 1997-02-10 | 1997-02-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223770A true JPH10223770A (ja) | 1998-08-21 |
Family
ID=12195905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9026525A Abandoned JPH10223770A (ja) | 1997-02-10 | 1997-02-10 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6037247A (ja) |
| JP (1) | JPH10223770A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325599B1 (ko) * | 1999-05-11 | 2002-02-25 | 황인길 | 반도체 소자의 접촉구 형성 방법 |
| JP2004342881A (ja) * | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置および半導体装置およびｉｃカードおよび携帯電子機器および半導体記憶装置の製造方法 |
| JP2007234961A (ja) * | 2006-03-02 | 2007-09-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008098240A (ja) * | 2006-10-06 | 2008-04-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009049207A (ja) * | 2007-08-20 | 2009-03-05 | Spansion Llc | 半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486525B1 (en) * | 1998-07-14 | 2002-11-26 | Texas Instruments Incorporated | Deep trench isolation for reducing soft errors in integrated circuits |
| JP3246447B2 (ja) * | 1998-07-21 | 2002-01-15 | 日本電気株式会社 | 不揮発性半導体メモリ装置の製造方法 |
| JP3147108B2 (ja) * | 1999-01-20 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6309942B1 (en) * | 1999-02-04 | 2001-10-30 | Advanced Micro Devices, Inc. | STI punch-through defects and stress reduction by high temperature oxide reflow process |
| US6335248B1 (en) | 2001-04-30 | 2002-01-01 | International Business Machines Corporation | Dual workfunction MOSFETs with borderless diffusion contacts for high-performance embedded DRAM technology |
| US6664153B2 (en) * | 2002-02-08 | 2003-12-16 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a single gate with dual work-functions |
| US6740556B1 (en) * | 2003-03-14 | 2004-05-25 | Ememory Technology Inc. | Method for forming EPROM with low leakage |
| JP4160550B2 (ja) * | 2004-10-29 | 2008-10-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| CN103545292A (zh) * | 2013-11-11 | 2014-01-29 | 华进半导体封装先导技术研发中心有限公司 | 穿硅通孔（tsv）结构及其制造方法 |
| CN103560124A (zh) * | 2013-11-11 | 2014-02-05 | 华进半导体封装先导技术研发中心有限公司 | 一种穿硅通孔（tsv）结构及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2689888B2 (ja) * | 1993-12-30 | 1997-12-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5874343A (en) * | 1996-12-06 | 1999-02-23 | Advanced Micro Devices, Inc. | CMOS integrated circuit and method for forming source/drain areas prior to forming lightly doped drains to optimize the thermal diffusivity thereof |
-
1997
- 1997-02-10 JP JP9026525A patent/JPH10223770A/ja not_active Abandoned
-
1998
- 1998-02-09 US US09/020,407 patent/US6037247A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100325599B1 (ko) * | 1999-05-11 | 2002-02-25 | 황인길 | 반도체 소자의 접촉구 형성 방법 |
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| JP2009049207A (ja) * | 2007-08-20 | 2009-03-05 | Spansion Llc | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6037247A (en) | 2000-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050316 |