JPH08321591A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08321591A JPH08321591A JP7152379A JP15237995A JPH08321591A JP H08321591 A JPH08321591 A JP H08321591A JP 7152379 A JP7152379 A JP 7152379A JP 15237995 A JP15237995 A JP 15237995A JP H08321591 A JPH08321591 A JP H08321591A
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- peripheral circuit
- forming
- sio
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Abstract
(57)【要約】
【目的】 周辺回路部における拡散層のシート抵抗が低
くて周辺回路が多い場合に特に高速動作が可能であり且
つ微細な半導体装置を提供する。 【構成】 ＳｉＯ2 膜２２から成る側壁をポリサイド層
１４に形成した後、ＳｉＮ膜２４を全面に形成し、この
ＳｉＮ膜２４をストッパにして多結晶Ｓｉ膜３３をエッ
チングしてキャパシタ３６の上部電極を形成する。その
後、周辺回路部１７のＳｉＮ膜２４をエッチングし、露
出したＳｉ基板１１の表面にＴｉＳｉ2 膜３８を形成す
る。ＳｉＮ膜２４をエッチングしてもＳｉＯ2 膜２２は
エッチングされずに残るので、ＴｉＳｉ2 膜３８を自己
整合的に形成することができる。
くて周辺回路が多い場合に特に高速動作が可能であり且
つ微細な半導体装置を提供する。 【構成】 ＳｉＯ2 膜２２から成る側壁をポリサイド層
１４に形成した後、ＳｉＮ膜２４を全面に形成し、この
ＳｉＮ膜２４をストッパにして多結晶Ｓｉ膜３３をエッ
チングしてキャパシタ３６の上部電極を形成する。その
後、周辺回路部１７のＳｉＮ膜２４をエッチングし、露
出したＳｉ基板１１の表面にＴｉＳｉ2 膜３８を形成す
る。ＳｉＮ膜２４をエッチングしてもＳｉＯ2 膜２２は
エッチングされずに残るので、ＴｉＳｉ2 膜３８を自己
整合的に形成することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、メモリセルアレイ
部と周辺回路部とが設けられており、メモリセルアレイ
部におけるメモリセルがキャパシタを用いて構成されて
いる半導体装置及びその製造方法に関するものである。
部と周辺回路部とが設けられており、メモリセルアレイ
部におけるメモリセルがキャパシタを用いて構成されて
いる半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の動作を高速化させる一つの
方法として、半導体と金属との化合物膜であるシリサイ
ド膜等を拡散層の表面に形成し、金属配線やポリサイド
配線等に比べて抵抗が高い拡散層のシート抵抗を低減さ
せることが考えられている。そして、この化合物膜を拡
散層の表面に自己整合的に形成して、半導体装置を微細
化することも考えられている。
方法として、半導体と金属との化合物膜であるシリサイ
ド膜等を拡散層の表面に形成し、金属配線やポリサイド
配線等に比べて抵抗が高い拡散層のシート抵抗を低減さ
せることが考えられている。そして、この化合物膜を拡
散層の表面に自己整合的に形成して、半導体装置を微細
化することも考えられている。
【０００３】化合物膜を拡散層の表面に自己整合的に形
成する方法としては、ＬＤＤ構造のためにも用いられる
側壁を配線に形成し、全面に形成した金属膜と露出して
いる半導体基板の表面とを反応させて拡散層の表面に化
合物膜を形成し、側壁等の上に残った未反応の金属膜を
化合物膜に対して選択的に除去する方法がある。そし
て、この様な選択的な除去が可能な化合物膜として、現
在のところ、ＴｉＳｉ2膜が多用されている。
成する方法としては、ＬＤＤ構造のためにも用いられる
側壁を配線に形成し、全面に形成した金属膜と露出して
いる半導体基板の表面とを反応させて拡散層の表面に化
合物膜を形成し、側壁等の上に残った未反応の金属膜を
化合物膜に対して選択的に除去する方法がある。そし
て、この様な選択的な除去が可能な化合物膜として、現
在のところ、ＴｉＳｉ2膜が多用されている。
【０００４】
【発明が解決しようとする課題】ところが、ＴｉＳｉ2
膜では、熱処理を受けると組成分が凝集し、抵抗が増大
して、拡散層のシート抵抗を低減させるという本来の目
的を達成することができない。一方、メモリセルがキャ
パシタを用いて構成されているＤＲＡＭでは、このキャ
パシタ等を形成するために多くの熱処理を必要としてい
る。
膜では、熱処理を受けると組成分が凝集し、抵抗が増大
して、拡散層のシート抵抗を低減させるという本来の目
的を達成することができない。一方、メモリセルがキャ
パシタを用いて構成されているＤＲＡＭでは、このキャ
パシタ等を形成するために多くの熱処理を必要としてい
る。
【０００５】従って、メモリセルアレイ部にＤＲＡＭが
設けられている従来の半導体装置では、拡散層の表面に
化合物膜を自己整合的に形成することが困難で、化合物
膜の形成による動作の高速化も困難であった。
設けられている従来の半導体装置では、拡散層の表面に
化合物膜を自己整合的に形成することが困難で、化合物
膜の形成による動作の高速化も困難であった。
【０００６】
【課題を解決するための手段】請求項１の半導体装置
は、メモリセルアレイ部と周辺回路部とが設けられてお
り、前記メモリセルアレイ部におけるメモリセルがキャ
パシタを用いて構成されている半導体装置において、前
記周辺回路部の半導体基板に設けられている拡散層の表
面に、半導体と金属との化合物膜が設けられていること
を特徴としている。
は、メモリセルアレイ部と周辺回路部とが設けられてお
り、前記メモリセルアレイ部におけるメモリセルがキャ
パシタを用いて構成されている半導体装置において、前
記周辺回路部の半導体基板に設けられている拡散層の表
面に、半導体と金属との化合物膜が設けられていること
を特徴としている。
【０００７】請求項２の半導体装置の製造方法は、メモ
リセルアレイ部と周辺回路部とが設けられており、前記
メモリセルアレイ部及び前記周辺回路部における半導体
基板上の配線が第１の導電層で形成されており、前記メ
モリセルアレイ部におけるメモリセルがキャパシタを用
いて構成されている半導体装置の製造方法において、第
１の絶縁膜から成る側壁を前記配線に形成する工程と、
前記側壁を形成した後に、前記第１の絶縁膜に対してエ
ッチング選択性を有する第２の絶縁膜を全面に形成する
工程と、前記第２の絶縁膜を形成した後に、第２の導電
層を全面に形成する工程と、前記メモリセルアレイ部を
覆うマスク層を前記第２の導電層上に形成する工程と、
前記マスク層をマスクにすると共に前記第２の絶縁膜を
ストッパにして前記第２の導電層をエッチングすること
によって、この第２の導電層で前記キャパシタの上部電
極を形成する工程と、前記上部電極を形成した後に、前
記マスク層をマスクにして前記周辺回路部における前記
第２の絶縁膜をエッチングする工程と、前記周辺回路部
における前記第２の絶縁膜のエッチングによって露出し
た前記半導体基板の表面に、半導体と金属との化合物膜
を形成する工程とを具備することを特徴としている。
リセルアレイ部と周辺回路部とが設けられており、前記
メモリセルアレイ部及び前記周辺回路部における半導体
基板上の配線が第１の導電層で形成されており、前記メ
モリセルアレイ部におけるメモリセルがキャパシタを用
いて構成されている半導体装置の製造方法において、第
１の絶縁膜から成る側壁を前記配線に形成する工程と、
前記側壁を形成した後に、前記第１の絶縁膜に対してエ
ッチング選択性を有する第２の絶縁膜を全面に形成する
工程と、前記第２の絶縁膜を形成した後に、第２の導電
層を全面に形成する工程と、前記メモリセルアレイ部を
覆うマスク層を前記第２の導電層上に形成する工程と、
前記マスク層をマスクにすると共に前記第２の絶縁膜を
ストッパにして前記第２の導電層をエッチングすること
によって、この第２の導電層で前記キャパシタの上部電
極を形成する工程と、前記上部電極を形成した後に、前
記マスク層をマスクにして前記周辺回路部における前記
第２の絶縁膜をエッチングする工程と、前記周辺回路部
における前記第２の絶縁膜のエッチングによって露出し
た前記半導体基板の表面に、半導体と金属との化合物膜
を形成する工程とを具備することを特徴としている。
【０００８】
【作用】請求項１の半導体装置では、周辺回路部の半導
体基板に設けられている拡散層の表面に、半導体と金属
との化合物膜が設けられているので、周辺回路部におけ
る拡散層のシート抵抗が低い。
体基板に設けられている拡散層の表面に、半導体と金属
との化合物膜が設けられているので、周辺回路部におけ
る拡散層のシート抵抗が低い。
【０００９】請求項２の半導体装置の製造方法では、半
導体基板上の配線に側壁を形成した後に第２の絶縁膜を
全面に形成しているが、側壁になっている第１の絶縁膜
に対して第２の絶縁膜がエッチング選択性を有している
ので、後に周辺回路部における第２の絶縁膜をエッチン
グして半導体基板の表面を露出させても、側壁はエッチ
ングされずに残る。
導体基板上の配線に側壁を形成した後に第２の絶縁膜を
全面に形成しているが、側壁になっている第１の絶縁膜
に対して第２の絶縁膜がエッチング選択性を有している
ので、後に周辺回路部における第２の絶縁膜をエッチン
グして半導体基板の表面を露出させても、側壁はエッチ
ングされずに残る。
【００１０】従って、側壁によって配線と分離された化
合物膜を周辺回路部の半導体基板の表面に自己整合的に
形成することができる。しかも、メモリセルアレイ部に
おけるキャパシタの上部電極を形成した後、つまりキャ
パシタを形成した後に、化合物膜を形成しているので、
化合物膜に加えられる熱処理が少なく、特性の優れた化
合物膜を形成することができる。
合物膜を周辺回路部の半導体基板の表面に自己整合的に
形成することができる。しかも、メモリセルアレイ部に
おけるキャパシタの上部電極を形成した後、つまりキャ
パシタを形成した後に、化合物膜を形成しているので、
化合物膜に加えられる熱処理が少なく、特性の優れた化
合物膜を形成することができる。
【００１１】また、第２の導電層をエッチングしてキャ
パシタの上部電極を形成する際のマスク層を、周辺回路
部における第２の絶縁膜をエッチングする際のマスク層
としても用いているので、周辺回路部における第２の絶
縁膜をエッチングするためにマスク工程を追加する必要
がない。
パシタの上部電極を形成する際のマスク層を、周辺回路
部における第２の絶縁膜をエッチングする際のマスク層
としても用いているので、周辺回路部における第２の絶
縁膜をエッチングするためにマスク工程を追加する必要
がない。
【００１２】
【実施例】以下、メモリセルアレイ部にＤＲＡＭを有す
るＡＳＩＣに適用した本願の発明の一実施例を、図１〜
７を参照しながら説明する。図１が、本実施例を示して
いる。本実施例を製造するためには、図２に示す様に、
Ｓｉ基板１１の素子分離領域にＬＯＣＯＳ法でＳｉＯ2
膜１２を形成し、このＳｉＯ2 膜１２に囲まれている素
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１
３を形成する。
るＡＳＩＣに適用した本願の発明の一実施例を、図１〜
７を参照しながら説明する。図１が、本実施例を示して
いる。本実施例を製造するためには、図２に示す様に、
Ｓｉ基板１１の素子分離領域にＬＯＣＯＳ法でＳｉＯ2
膜１２を形成し、このＳｉＯ2 膜１２に囲まれている素
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１
３を形成する。
【００１３】その後、多結晶Ｓｉ膜及びＷＳｉ2 膜から
成るポリサイド層１４とＳｉＯ2 膜１５とを順次に堆積
させ、これらのＳｉＯ2 膜１５及びポリサイド層１４
を、メモリセルアレイ部１６のワード線と周辺回路部１
７のゲート配線等とのパターンに加工する。
成るポリサイド層１４とＳｉＯ2 膜１５とを順次に堆積
させ、これらのＳｉＯ2 膜１５及びポリサイド層１４
を、メモリセルアレイ部１６のワード線と周辺回路部１
７のゲート配線等とのパターンに加工する。
【００１４】そして、ＳｉＯ2 膜１５、１２及びポリサ
イド層１４とＣＭＯＳ構造における反対導電型の領域を
覆うレジスト（図示せず）とをマスクにして、１×１０
13〜３×１０13ｃｍ-2程度のドーズ量でＳｉ基板１１に
不純物をイオン注入して、低濃度の拡散層１８を形成す
る。ここまでで、メモリセルを構成するトランジスタ２
１が完成する。その後、ＴＥＯＳやＯ3 ＋ＴＥＯＳ等を
原料として、段差被覆性の良いＳｉＯ2 膜２２を１００
〜２００ｎｍ程度の膜厚に堆積させる。
イド層１４とＣＭＯＳ構造における反対導電型の領域を
覆うレジスト（図示せず）とをマスクにして、１×１０
13〜３×１０13ｃｍ-2程度のドーズ量でＳｉ基板１１に
不純物をイオン注入して、低濃度の拡散層１８を形成す
る。ここまでで、メモリセルを構成するトランジスタ２
１が完成する。その後、ＴＥＯＳやＯ3 ＋ＴＥＯＳ等を
原料として、段差被覆性の良いＳｉＯ2 膜２２を１００
〜２００ｎｍ程度の膜厚に堆積させる。
【００１５】次に、ＳｉＯ2 膜２２の全面にＲＩＥを施
して、図３に示す様に、ＳｉＯ2 膜２２から成る側壁を
ポリサイド層１４及びＳｉＯ2 膜１５に形成する。その
後、ＴＥＯＳを原料として膜厚が１０ｎｍ程度のＳｉＯ
2 膜２３を堆積させ、更に、膜厚が３０〜５０ｎｍ程度
のＳｉＮ膜２４をＳｉＯ2 膜２３上に堆積させる。そし
て、ＢＰＳＧ膜２５を堆積させ、リフローによってこの
ＢＰＳＧ膜２５を平坦化させる。
して、図３に示す様に、ＳｉＯ2 膜２２から成る側壁を
ポリサイド層１４及びＳｉＯ2 膜１５に形成する。その
後、ＴＥＯＳを原料として膜厚が１０ｎｍ程度のＳｉＯ
2 膜２３を堆積させ、更に、膜厚が３０〜５０ｎｍ程度
のＳｉＮ膜２４をＳｉＯ2 膜２３上に堆積させる。そし
て、ＢＰＳＧ膜２５を堆積させ、リフローによってこの
ＢＰＳＧ膜２５を平坦化させる。
【００１６】次に、図４に示す様に、多結晶Ｓｉ膜２６
とＳｉＯ2 膜２７とを順次に堆積させ、トランジスタ２
１の一方の拡散層１８に達する記憶ノード電極用のコン
タクト孔２８を、ＳｉＯ2 膜２７、多結晶Ｓｉ膜２６、
ＢＰＳＧ膜２５、ＳｉＮ膜２４及びＳｉＯ2 膜２３に開
孔する。
とＳｉＯ2 膜２７とを順次に堆積させ、トランジスタ２
１の一方の拡散層１８に達する記憶ノード電極用のコン
タクト孔２８を、ＳｉＯ2 膜２７、多結晶Ｓｉ膜２６、
ＢＰＳＧ膜２５、ＳｉＮ膜２４及びＳｉＯ2 膜２３に開
孔する。
【００１７】この際、ＳｉＯ2 膜２２、１５に対するＳ
ｉＮ膜２４のエッチング選択比を大きくすることがで
き、また、ＳｉＯ2 膜２３の膜厚が薄いので、ＳｉＯ2
膜２２、１５は殆どエッチングされず、ポリサイド層１
４同士の間に自己整合的にコンタクト孔２８が開孔され
る。その後、多結晶Ｓｉ膜３１を堆積させ、多結晶Ｓｉ
膜３１、ＳｉＯ2 膜２７及び多結晶Ｓｉ膜２６を、各メ
モリセル毎に孤立したパターンに加工する。
ｉＮ膜２４のエッチング選択比を大きくすることがで
き、また、ＳｉＯ2 膜２３の膜厚が薄いので、ＳｉＯ2
膜２２、１５は殆どエッチングされず、ポリサイド層１
４同士の間に自己整合的にコンタクト孔２８が開孔され
る。その後、多結晶Ｓｉ膜３１を堆積させ、多結晶Ｓｉ
膜３１、ＳｉＯ2 膜２７及び多結晶Ｓｉ膜２６を、各メ
モリセル毎に孤立したパターンに加工する。
【００１８】次に、図５に示す様に、ＳｉＮ膜２４をス
トッパにしたウエットエッチングでＳｉＯ2 膜２７及び
ＢＰＳＧ膜２５を除去して、多結晶Ｓｉ膜２６、３１か
ら成るフィン構造の記憶ノード電極つまり下部電極を形
成する。
トッパにしたウエットエッチングでＳｉＯ2 膜２７及び
ＢＰＳＧ膜２５を除去して、多結晶Ｓｉ膜２６、３１か
ら成るフィン構造の記憶ノード電極つまり下部電極を形
成する。
【００１９】次に、図６に示す様に、ＳｉＯ2 膜に換算
した膜厚が４ｎｍであるＯＮＯ膜３２と多結晶Ｓｉ膜３
３とＳｉＯ2 膜３４とを順次に形成し、ＳｉＯ2 膜３４
上でレジスト３５をメモリセルアレイ部１６のパターン
に加工する。
した膜厚が４ｎｍであるＯＮＯ膜３２と多結晶Ｓｉ膜３
３とＳｉＯ2 膜３４とを順次に形成し、ＳｉＯ2 膜３４
上でレジスト３５をメモリセルアレイ部１６のパターン
に加工する。
【００２０】そして、レジスト３５をマスクにすると共
にＳｉＮ膜２４をストッパにして、周辺回路部１７のＳ
ｉＯ2 膜３４及び多結晶Ｓｉ膜３３にＲＩＥを施して、
多結晶Ｓｉ膜３３から成るプレート電極つまり上部電極
を形成する。なお、ＯＮＯ膜３２の膜厚が薄いので、多
結晶Ｓｉ膜３３に対するＲＩＥによって、ＯＮＯ膜３２
も同時に除去される。ここまでで、メモリセルを構成す
るキャパシタ３６が完成する。
にＳｉＮ膜２４をストッパにして、周辺回路部１７のＳ
ｉＯ2 膜３４及び多結晶Ｓｉ膜３３にＲＩＥを施して、
多結晶Ｓｉ膜３３から成るプレート電極つまり上部電極
を形成する。なお、ＯＮＯ膜３２の膜厚が薄いので、多
結晶Ｓｉ膜３３に対するＲＩＥによって、ＯＮＯ膜３２
も同時に除去される。ここまでで、メモリセルを構成す
るキャパシタ３６が完成する。
【００２１】次に、図７に示す様に、レジスト３５をマ
スクにしたＲＩＥで周辺回路部１７のＳｉＮ膜２４を除
去する。このときも、ＳｉＯ2 膜２３の膜厚が薄いの
で、ＳｉＮ膜２４に対するＲＩＥによって、ＳｉＯ2 膜
２３も同時に除去される。従って、側壁としてのＳｉＯ
2 膜２２の形状を殆ど損なうことなく、周辺回路部１７
のうちでＳｉＯ2 膜２２、１２に囲まれているＳｉ基板
１１の表面を露出させることができる。
スクにしたＲＩＥで周辺回路部１７のＳｉＮ膜２４を除
去する。このときも、ＳｉＯ2 膜２３の膜厚が薄いの
で、ＳｉＮ膜２４に対するＲＩＥによって、ＳｉＯ2 膜
２３も同時に除去される。従って、側壁としてのＳｉＯ
2 膜２２の形状を殆ど損なうことなく、周辺回路部１７
のうちでＳｉＯ2 膜２２、１２に囲まれているＳｉ基板
１１の表面を露出させることができる。
【００２２】その後、周辺回路部１７のＳｉＯ2 膜２
２、１５、１２及びメモリセルアレイ部１６のレジスト
３５等をマスクにして、Ｓｉ基板１１に高ドーズ量で不
純物をイオン注入して、高濃度の拡散層３７を形成す
る。そして、レジスト３５を除去した後、Ｔｉ膜（図示
せず）を全面に堆積させ、露出しているＳｉ基板１１の
表面とＴｉ膜とを反応させて、拡散層３７の表面に自己
整合的にＴｉＳｉ2 膜３８を形成する。
２、１５、１２及びメモリセルアレイ部１６のレジスト
３５等をマスクにして、Ｓｉ基板１１に高ドーズ量で不
純物をイオン注入して、高濃度の拡散層３７を形成す
る。そして、レジスト３５を除去した後、Ｔｉ膜（図示
せず）を全面に堆積させ、露出しているＳｉ基板１１の
表面とＴｉ膜とを反応させて、拡散層３７の表面に自己
整合的にＴｉＳｉ2 膜３８を形成する。
【００２３】なお、ＳｉＯ2 膜３４の形成を省略して、
多結晶Ｓｉ膜３３の表面にもＴｉＳｉ2 膜３８を形成す
る様にしてもよい。その後、ＳｉＯ2 膜２２、１５、１
２、３４上に残った未反応のＴｉ膜をＴｉＳｉ2 膜３８
に対して選択的に除去する。ここまでで、ＬＤＤ構造で
あり且つ高濃度の拡散層３７の表面にＴｉＳｉ2 膜３８
が形成されていて周辺回路を構成するトランジスタ４１
が完成する。この後は、ＤＲＡＭを製造するための従来
公知の工程を実行する。
多結晶Ｓｉ膜３３の表面にもＴｉＳｉ2 膜３８を形成す
る様にしてもよい。その後、ＳｉＯ2 膜２２、１５、１
２、３４上に残った未反応のＴｉ膜をＴｉＳｉ2 膜３８
に対して選択的に除去する。ここまでで、ＬＤＤ構造で
あり且つ高濃度の拡散層３７の表面にＴｉＳｉ2 膜３８
が形成されていて周辺回路を構成するトランジスタ４１
が完成する。この後は、ＤＲＡＭを製造するための従来
公知の工程を実行する。
【００２４】即ち、図１に示した様に、Ｏ3 ＋ＴＥＯＳ
を原料とするＳｉＯ2 膜４２等を堆積させ、高温処理が
不要な化学的機械的研磨法でＳｉＯ2 膜４２の表面を平
坦化させる。そして、トランジスタ２１の他方の拡散層
１８に達するビット線用のコンタクト孔４３をＳｉＯ2
膜４２等に開孔し、ＳｉＯ2 膜４４から成る側壁をコン
タクト孔４３の内周面に形成した後、多結晶Ｓｉ膜４５
から成るプラグでコンタクト孔４３を埋める。
を原料とするＳｉＯ2 膜４２等を堆積させ、高温処理が
不要な化学的機械的研磨法でＳｉＯ2 膜４２の表面を平
坦化させる。そして、トランジスタ２１の他方の拡散層
１８に達するビット線用のコンタクト孔４３をＳｉＯ2
膜４２等に開孔し、ＳｉＯ2 膜４４から成る側壁をコン
タクト孔４３の内周面に形成した後、多結晶Ｓｉ膜４５
から成るプラグでコンタクト孔４３を埋める。
【００２５】その後、今度は、トランジスタ４１の一方
のＴｉＳｉ2 膜３８に達するコンタクト孔４６をＳｉＯ
2 膜４２等に開孔する。そして、下層側のＴｉ膜と上層
側のＴｉＮ膜との２層から成る密着層であるＴｉ／Ｔｉ
Ｎ膜４７とＷ膜４８とを順次に全面に堆積させ、これら
のＷ膜４８及びＴｉ／ＴｉＮ膜４７の全面をエッチバッ
クして、Ｗ膜４８から成るプラグでコンタクト孔４６を
埋める。
のＴｉＳｉ2 膜３８に達するコンタクト孔４６をＳｉＯ
2 膜４２等に開孔する。そして、下層側のＴｉ膜と上層
側のＴｉＮ膜との２層から成る密着層であるＴｉ／Ｔｉ
Ｎ膜４７とＷ膜４８とを順次に全面に堆積させ、これら
のＷ膜４８及びＴｉ／ＴｉＮ膜４７の全面をエッチバッ
クして、Ｗ膜４８から成るプラグでコンタクト孔４６を
埋める。
【００２６】その後、バリアメタルとしてのＴｉＮ膜５
１と第１層目のＡｌ膜５２とを順次に堆積させ、これら
のＡｌ膜５２及びＴｉＮ膜５１をビット線やその他の配
線のパターンに加工する。そして、ＴＥＯＳを原料とす
るプラズマＣＶＤ法でＳｉＯ2 膜５３を堆積させ、引き
続き、Ｏ3 ＋ＴＥＯＳを原料とする常圧ＣＶＤ法でＳｉ
Ｏ2 膜５４を堆積させ、このＳｉＯ2 膜５４の全面をエ
ッチバックして、Ａｌ膜５２による段差を平坦化させ
る。
１と第１層目のＡｌ膜５２とを順次に堆積させ、これら
のＡｌ膜５２及びＴｉＮ膜５１をビット線やその他の配
線のパターンに加工する。そして、ＴＥＯＳを原料とす
るプラズマＣＶＤ法でＳｉＯ2 膜５３を堆積させ、引き
続き、Ｏ3 ＋ＴＥＯＳを原料とする常圧ＣＶＤ法でＳｉ
Ｏ2 膜５４を堆積させ、このＳｉＯ2 膜５４の全面をエ
ッチバックして、Ａｌ膜５２による段差を平坦化させ
る。
【００２７】その後、ＴＥＯＳを原料とするプラズマＣ
ＶＤ法でＳｉＯ2 膜５５を堆積させ、化学的機械的研磨
法でこのＳｉＯ2 膜５５を表面を平坦化させ、再び、Ｔ
ＥＯＳを原料とするプラズマＣＶＤ法でＳｉＯ2 膜５６
を堆積させる。そして、ＴｉＮ膜５１からＳｉＯ2 膜５
５までの形成工程と同様の工程で、ＴｉＮ膜６１、第２
層目のＡｌ膜６２及びＳｉＯ2 膜６３〜６５を形成す
る。
ＶＤ法でＳｉＯ2 膜５５を堆積させ、化学的機械的研磨
法でこのＳｉＯ2 膜５５を表面を平坦化させ、再び、Ｔ
ＥＯＳを原料とするプラズマＣＶＤ法でＳｉＯ2 膜５６
を堆積させる。そして、ＴｉＮ膜５１からＳｉＯ2 膜５
５までの形成工程と同様の工程で、ＴｉＮ膜６１、第２
層目のＡｌ膜６２及びＳｉＯ2 膜６３〜６５を形成す
る。
【００２８】その後、必要に応じて第３層目のＡｌ膜
（図示せず）等を形成し、更に、表面保護膜（図示せ
ず）を形成した後、ボンディングパッドに対する開口
（図示せず）を表面保護膜に開孔して、このＡＳＩＣを
完成させる。ＡＳＩＣでは汎用のＤＲＡＭ等に比べて周
辺回路が多いが、本実施例のＡＳＩＣでは、周辺回路部
１７の拡散層３７の表面にＴｉＳｉ2 膜３８が形成され
ていてこの拡散層３７のシート抵抗が低いので、高速動
作が可能である。
（図示せず）等を形成し、更に、表面保護膜（図示せ
ず）を形成した後、ボンディングパッドに対する開口
（図示せず）を表面保護膜に開孔して、このＡＳＩＣを
完成させる。ＡＳＩＣでは汎用のＤＲＡＭ等に比べて周
辺回路が多いが、本実施例のＡＳＩＣでは、周辺回路部
１７の拡散層３７の表面にＴｉＳｉ2 膜３８が形成され
ていてこの拡散層３７のシート抵抗が低いので、高速動
作が可能である。
【００２９】なお、以上の実施例はＡＳＩＣに本願の発
明を適用したものであるが、汎用ＤＲＡＭ等のＡＳＩＣ
以外の半導体装置にも本願の発明を当然に適用すること
ができる。
明を適用したものであるが、汎用ＤＲＡＭ等のＡＳＩＣ
以外の半導体装置にも本願の発明を当然に適用すること
ができる。
【００３０】
【発明の効果】請求項１の半導体装置では、周辺回路部
における拡散層のシート抵抗が低いので、周辺回路が多
い場合に特に高速動作が可能である。
における拡散層のシート抵抗が低いので、周辺回路が多
い場合に特に高速動作が可能である。
【００３１】請求項２の半導体装置の製造方法では、側
壁によって配線と分離された化合物膜を周辺回路部の半
導体基板の表面に自己整合的に形成することができ、し
かも、特性の優れた化合物膜を形成することができるの
で、周辺回路部における拡散層のシート抵抗が低くて周
辺回路が多い場合に特に高速動作が可能であり且つ微細
な半導体装置を製造することができる。
壁によって配線と分離された化合物膜を周辺回路部の半
導体基板の表面に自己整合的に形成することができ、し
かも、特性の優れた化合物膜を形成することができるの
で、周辺回路部における拡散層のシート抵抗が低くて周
辺回路が多い場合に特に高速動作が可能であり且つ微細
な半導体装置を製造することができる。
【００３２】また、周辺回路部における第２の絶縁膜を
エッチングするためにマスク工程を追加する必要がない
ので、周辺回路部における拡散層のシート抵抗が低くて
周辺回路が多い場合に特に高速動作が可能であり且つ微
細な半導体装置を低コストで製造することができる。
エッチングするためにマスク工程を追加する必要がない
ので、周辺回路部における拡散層のシート抵抗が低くて
周辺回路が多い場合に特に高速動作が可能であり且つ微
細な半導体装置を低コストで製造することができる。
【図１】ＡＳＩＣに適用した本願の発明の一実施例の側
断面図である。
断面図である。
【図２】本願の発明の一実施例の最初の製造工程を示す
側断面図である。
側断面図である。
【図３】図２に続く製造工程を示す側断面図である。
【図４】図３に続く製造工程を示す側断面図である。
【図５】図４に続く製造工程を示す側断面図である。
【図６】図５に続く製造工程を示す側断面図である。
【図７】図６に続く製造工程を示す側断面図である。
１１ Ｓｉ基板 １４ ポリサイド層 １６ メモリセルアレイ部 １７ 周辺回路部 ２２ ＳｉＯ2 膜 ２４ ＳｉＮ膜 ３３ 多結晶Ｓｉ膜 ３５ レジスト ３６ キャパシタ ３７ 拡散層 ３８ ＴｉＳｉ2 膜
Claims (2)
- 【請求項１】 メモリセルアレイ部と周辺回路部とが設
けられており、 前記メモリセルアレイ部におけるメモリセルがキャパシ
タを用いて構成されている半導体装置において、 前記周辺回路部の半導体基板に設けられている拡散層の
表面に、半導体と金属との化合物膜が設けられているこ
とを特徴とする半導体装置。 - 【請求項２】 メモリセルアレイ部と周辺回路部とが設
けられており、 前記メモリセルアレイ部及び前記周辺回路部における半
導体基板上の配線が第１の導電層で形成されており、 前記メモリセルアレイ部におけるメモリセルがキャパシ
タを用いて構成されている半導体装置の製造方法におい
て、 第１の絶縁膜から成る側壁を前記配線に形成する工程
と、 前記側壁を形成した後に、前記第１の絶縁膜に対してエ
ッチング選択性を有する第２の絶縁膜を全面に形成する
工程と、 前記第２の絶縁膜を形成した後に、第２の導電層を全面
に形成する工程と、 前記メモリセルアレイ部を覆うマスク層を前記第２の導
電層上に形成する工程と、 前記マスク層をマスクにすると共に前記第２の絶縁膜を
ストッパにして前記第２の導電層をエッチングすること
によって、この第２の導電層で前記キャパシタの上部電
極を形成する工程と、 前記上部電極を形成した後に、前記マスク層をマスクに
して前記周辺回路部における前記第２の絶縁膜をエッチ
ングする工程と、 前記周辺回路部における前記第２の絶縁膜のエッチング
によって露出した前記半導体基板の表面に、半導体と金
属との化合物膜を形成する工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7152379A JPH08321591A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7152379A JPH08321591A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321591A true JPH08321591A (ja) | 1996-12-03 |
Family
ID=15539246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7152379A Pending JPH08321591A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321591A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998050951A1 (fr) * | 1997-05-01 | 1998-11-12 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour produire ce circuit |
| JPH1154456A (ja) * | 1997-07-25 | 1999-02-26 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| FR2769754A1 (fr) * | 1997-10-15 | 1999-04-16 | United Microelectronics Corp | Procede de fabrication de dispositifs a circuit integre comprenant a la fois une memoire et des circuits logiques |
| NL1007403C2 (nl) * | 1997-10-30 | 1999-05-17 | United Microelectronics Corp | Hoge-K-Diëlektrica voor ingebedde DRAM's. |
| US6025620A (en) * | 1997-09-25 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of producing the same |
| US6838320B2 (en) | 2000-08-02 | 2005-01-04 | Renesas Technology Corp. | Method for manufacturing a semiconductor integrated circuit device |
| US7009234B2 (en) | 2000-04-14 | 2006-03-07 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-05-26 JP JP7152379A patent/JPH08321591A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7118949B2 (en) | 1997-05-01 | 2006-10-10 | Renesas Technology Corp. | Semiconductor integrated circuit device and method for manufacturing the same |
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| US7009234B2 (en) | 2000-04-14 | 2006-03-07 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7192862B2 (en) | 2000-04-14 | 2007-03-20 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US6838320B2 (en) | 2000-08-02 | 2005-01-04 | Renesas Technology Corp. | Method for manufacturing a semiconductor integrated circuit device |
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