JP2000150681A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】二層ゲート構造のＭＯＳトランジスタのゲート
電極の抵抗成分を低減し、動作の高速化を可能とし、製
造工程数を抑制し、製造コストを低減する。 【解決手段】半導体基板324 上に形成され、下層の第１
ゲート電極326 と上層の第２ゲート電極328 とがシリサ
イド化合物461 により短絡接続された二層ゲート構造の
ＭＯＳトランジスタを具備する。
電極の抵抗成分を低減し、動作の高速化を可能とし、製
造工程数を抑制し、製造コストを低減する。 【解決手段】半導体基板324 上に形成され、下層の第１
ゲート電極326 と上層の第２ゲート電極328 とがシリサ
イド化合物461 により短絡接続された二層ゲート構造の
ＭＯＳトランジスタを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に二層ゲート構造の絶縁ゲート型トランジスタを
有する半導体装置におけるサリサイド構造に関するもの
で、例えば不揮発性メモリセルアレイおよびその周辺回
路にサリサイド化された二層ゲート構造のトランジスタ
を有する不揮発性メモリ集積回路に使用されるものであ
る。
り、特に二層ゲート構造の絶縁ゲート型トランジスタを
有する半導体装置におけるサリサイド構造に関するもの
で、例えば不揮発性メモリセルアレイおよびその周辺回
路にサリサイド化された二層ゲート構造のトランジスタ
を有する不揮発性メモリ集積回路に使用されるものであ
る。
【０００２】
【従来の技術】図４および図５は、不揮発性メモリにお
けるセルアレイ領域のセルトランジスタおよび周辺回路
領域の周辺トランジスタの従来例１、２を示す断面図で
ある。図４に示す不揮発性メモリにおいて、メモリセル
アレイ領域の半導体基板（あるいは半導体層）111 上に
セルトランジスタが形成され、周辺回路領域の半導体基
板（あるいは半導体層）121 上に周辺トランジスタが形
成されている。
けるセルアレイ領域のセルトランジスタおよび周辺回路
領域の周辺トランジスタの従来例１、２を示す断面図で
ある。図４に示す不揮発性メモリにおいて、メモリセル
アレイ領域の半導体基板（あるいは半導体層）111 上に
セルトランジスタが形成され、周辺回路領域の半導体基
板（あるいは半導体層）121 上に周辺トランジスタが形
成されている。
【０００３】この場合、前記セルトランジスタは、前記
半導体基板（あるいは半導体層）111 のチャネル領域上
に形成されたゲート絶縁膜（薄いトンネル絶縁膜）114
と、このゲート絶縁膜114 上に形成された第１ゲート電
極（浮遊ゲート電極）115 と、この第１ゲート電極115
上に形成された第１層間絶縁膜116 と、この第１層間絶
縁膜116 上に形成された第２ゲート電極（制御ゲート電
極）117 と、前記チャネル領域を挟むように前記半導体
基板（あるいは半導体層）111 の表層部に選択的に形成
されたドレイン領域112 ・ソース領域113 とを有し、二
層ゲート（スタックトゲート）構造が用いられている。
半導体基板（あるいは半導体層）111 のチャネル領域上
に形成されたゲート絶縁膜（薄いトンネル絶縁膜）114
と、このゲート絶縁膜114 上に形成された第１ゲート電
極（浮遊ゲート電極）115 と、この第１ゲート電極115
上に形成された第１層間絶縁膜116 と、この第１層間絶
縁膜116 上に形成された第２ゲート電極（制御ゲート電
極）117 と、前記チャネル領域を挟むように前記半導体
基板（あるいは半導体層）111 の表層部に選択的に形成
されたドレイン領域112 ・ソース領域113 とを有し、二
層ゲート（スタックトゲート）構造が用いられている。
【０００４】また、前記周辺トランジスタは、前記半導
体基板（あるいは半導体層）121 のチャネル領域上に形
成されたゲート絶縁膜124 と、このゲート絶縁膜124 上
に形成されたゲート電極125 と、前記チャネル領域を挟
むように前記半導体基板（あるいは半導体層）121 の表
層部に選択的に形成されたドレイン領域122 ・ソース領
域123 とを有し、一層ゲート構造が用いられている。
体基板（あるいは半導体層）121 のチャネル領域上に形
成されたゲート絶縁膜124 と、このゲート絶縁膜124 上
に形成されたゲート電極125 と、前記チャネル領域を挟
むように前記半導体基板（あるいは半導体層）121 の表
層部に選択的に形成されたドレイン領域122 ・ソース領
域123 とを有し、一層ゲート構造が用いられている。
【０００５】そして、セルトランジスタの制御ゲート電
極（ワード線）117 上にはサリサイド化合物118 が形成
され、周辺トランジスタのゲート電極125 上にはサリサ
イド化合物126 が形成され、制御ゲート電極（ワード
線）117 およびゲート電極125の抵抗成分の低減化が図
られている。
極（ワード線）117 上にはサリサイド化合物118 が形成
され、周辺トランジスタのゲート電極125 上にはサリサ
イド化合物126 が形成され、制御ゲート電極（ワード
線）117 およびゲート電極125の抵抗成分の低減化が図
られている。
【０００６】図４の不揮発性メモリでは、セルトランジ
スタの制御ゲート電極（ワード線）117 と周辺トランジ
スタのゲート電極125 のサリサイド化を、メモリセルア
レイ領域と周辺回路領域に対して同時に行うことが可能
である。
スタの制御ゲート電極（ワード線）117 と周辺トランジ
スタのゲート電極125 のサリサイド化を、メモリセルア
レイ領域と周辺回路領域に対して同時に行うことが可能
である。
【０００７】しかし、セルトランジスタと周辺回路のト
ランジスタのゲート構造が異なり、セルトランジスタと
周辺回路のトランジスタの高さが異なるので、これらの
上に層間絶縁膜を堆積して化学的機械研磨（ＣＭＰ）に
より平坦化することが困難である。
ランジスタのゲート構造が異なり、セルトランジスタと
周辺回路のトランジスタの高さが異なるので、これらの
上に層間絶縁膜を堆積して化学的機械研磨（ＣＭＰ）に
より平坦化することが困難である。
【０００８】従って、後の工程においてメモリセルアレ
イ領域と周辺回路領域に対して別々にＰＥＰ（写真蝕刻
プロセス）、露光などの処理を行う必要があり、工程数
の増加をまねくとともに、コンタクト開口などの加工に
支障が生じる。
イ領域と周辺回路領域に対して別々にＰＥＰ（写真蝕刻
プロセス）、露光などの処理を行う必要があり、工程数
の増加をまねくとともに、コンタクト開口などの加工に
支障が生じる。
【０００９】一方、図５に示す不揮発性メモリにおいて
は、メモリセルアレイのセルトランジスタには図４と同
様の二層ゲート（スタックトゲート）構造のトランジス
タが用いられ、周辺回路のトランジスタにも二層ゲート
構造のトランジスタが用いられている。
は、メモリセルアレイのセルトランジスタには図４と同
様の二層ゲート（スタックトゲート）構造のトランジス
タが用いられ、周辺回路のトランジスタにも二層ゲート
構造のトランジスタが用いられている。
【００１０】なお、図５中、211 はメモリセルアレイ領
域の半導体基板（あるいは半導体層）、221 は周辺回路
領域の半導体基板（あるいは半導体層）、214 はセルト
ランジスタのチャネル領域上に形成されたゲート絶縁膜
（薄いトンネル絶縁膜）、215 は上記ゲート絶縁膜214
上に形成された第１ゲート電極（浮遊ゲート電極）、21
6 は上記第１ゲート電極215 上に形成された第１層間絶
縁膜、217 は上記第１層間絶縁膜216 上に形成された第
２ゲート電極（制御ゲート電極）、218 は上記制御ゲー
ト電極（ワード線）217 上に形成されたサリサイド化合
物、212 および213 は前記チャネル領域を挟むように前
記半導体基板（あるいは半導体層）211の表層部に選択
的に形成されたドレイン領域およびソース領域である。
域の半導体基板（あるいは半導体層）、221 は周辺回路
領域の半導体基板（あるいは半導体層）、214 はセルト
ランジスタのチャネル領域上に形成されたゲート絶縁膜
（薄いトンネル絶縁膜）、215 は上記ゲート絶縁膜214
上に形成された第１ゲート電極（浮遊ゲート電極）、21
6 は上記第１ゲート電極215 上に形成された第１層間絶
縁膜、217 は上記第１層間絶縁膜216 上に形成された第
２ゲート電極（制御ゲート電極）、218 は上記制御ゲー
ト電極（ワード線）217 上に形成されたサリサイド化合
物、212 および213 は前記チャネル領域を挟むように前
記半導体基板（あるいは半導体層）211の表層部に選択
的に形成されたドレイン領域およびソース領域である。
【００１１】また、224 は周辺トランジスタのチャネル
領域上に形成されたゲート絶縁膜、225 は上記ゲート絶
縁膜224 上に形成された第１ゲート電極、226 は上記第
１ゲート電極225 上に形成された第１層間絶縁膜、227
は上記第１層間絶縁膜226 上に形成された第２ゲート電
極、228 は上記第２ゲート電極227 上に形成されたサリ
サイド化合物、222 および223 は前記チャネル領域を挟
むように前記半導体基板（あるいは半導体層）221 の表
層部に選択的に形成されたドレイン領域およびソース領
域である。
領域上に形成されたゲート絶縁膜、225 は上記ゲート絶
縁膜224 上に形成された第１ゲート電極、226 は上記第
１ゲート電極225 上に形成された第１層間絶縁膜、227
は上記第１層間絶縁膜226 上に形成された第２ゲート電
極、228 は上記第２ゲート電極227 上に形成されたサリ
サイド化合物、222 および223 は前記チャネル領域を挟
むように前記半導体基板（あるいは半導体層）221 の表
層部に選択的に形成されたドレイン領域およびソース領
域である。
【００１２】図５の不揮発性メモリでは、セルトランジ
スタと周辺回路のトランジスタのゲート構造が同じであ
り、セルトランジスタと周辺回路のトランジスタの高さ
が同じであるので、これらの上に層間絶縁膜を堆積して
ＣＭＰにより平坦化することが容易である。
スタと周辺回路のトランジスタのゲート構造が同じであ
り、セルトランジスタと周辺回路のトランジスタの高さ
が同じであるので、これらの上に層間絶縁膜を堆積して
ＣＭＰにより平坦化することが容易である。
【００１３】従って、後の工程においてメモリセルアレ
イ領域と周辺回路領域に対して同時にＰＥＰ、露光など
の処理を行うことが可能になるので、工程数の増加をま
ねくこともなく、コンタクト開口などの加工に支障が生
じることもない。
イ領域と周辺回路領域に対して同時にＰＥＰ、露光など
の処理を行うことが可能になるので、工程数の増加をま
ねくこともなく、コンタクト開口などの加工に支障が生
じることもない。
【００１４】また、図５に示す不揮発性メモリのゲート
構造の形成に際して、セルトランジスタの浮遊ゲート電
極215 および周辺トランジスタの第１（下層側）ゲート
電極225 を同時に形成した後、セルトランジスタの層間
絶縁膜216 および周辺トランジスタの層間絶縁膜226 を
同時に形成し、さらに、セルトランジスタの制御ゲート
電極（ワード線）217 および周辺トランジスタの第２
（上層側）ゲート電極227 を同時に形成する。
構造の形成に際して、セルトランジスタの浮遊ゲート電
極215 および周辺トランジスタの第１（下層側）ゲート
電極225 を同時に形成した後、セルトランジスタの層間
絶縁膜216 および周辺トランジスタの層間絶縁膜226 を
同時に形成し、さらに、セルトランジスタの制御ゲート
電極（ワード線）217 および周辺トランジスタの第２
（上層側）ゲート電極227 を同時に形成する。
【００１５】しかし、この後、セルトランジスタの制御
ゲート電極（ワード線）217 のサリサイド化を行うと同
時に周辺トランジスタの第２ゲート電極227 のサリサイ
ド化を行うことは可能であるが、同時に周辺トランジス
タの第１ゲート電極225 のサリサイド化を行うことは不
可能であるので、周辺トランジスタのゲート電極の抵抗
成分を低減する上で不利であり、周辺トランジスタの動
作の高速化が困難である。
ゲート電極（ワード線）217 のサリサイド化を行うと同
時に周辺トランジスタの第２ゲート電極227 のサリサイ
ド化を行うことは可能であるが、同時に周辺トランジス
タの第１ゲート電極225 のサリサイド化を行うことは不
可能であるので、周辺トランジスタのゲート電極の抵抗
成分を低減する上で不利であり、周辺トランジスタの動
作の高速化が困難である。
【００１６】また、図５に示す不揮発性メモリでは、周
辺トランジスタの第２ゲート電極227 のサリサイド化の
後に、周辺トランジスタの第１ゲート電極225 に制御電
位を印加するために第１ゲート電極225 に配線（図示せ
ず）とのコンタクトをとる工程、あるいは、第１ゲート
電極225 と第２ゲート電極227 とを短絡接続し、第２ゲ
ート電極227 に制御電位を印加するための配線（図示せ
ず）とのコンタクトをとる工程を必要とするので、工程
数が増加し、製造コストが高くなる。
辺トランジスタの第２ゲート電極227 のサリサイド化の
後に、周辺トランジスタの第１ゲート電極225 に制御電
位を印加するために第１ゲート電極225 に配線（図示せ
ず）とのコンタクトをとる工程、あるいは、第１ゲート
電極225 と第２ゲート電極227 とを短絡接続し、第２ゲ
ート電極227 に制御電位を印加するための配線（図示せ
ず）とのコンタクトをとる工程を必要とするので、工程
数が増加し、製造コストが高くなる。
【００１７】
【発明が解決しようとする課題】上記したように不揮発
性メモリの周辺回路領域等においては、下層の第１ゲー
ト電極とサリサイド化された上層の第２ゲート電極とか
らなる二層ゲート構造のトランジスタは、下層の第１ゲ
ート電極にコンタクトをとった場合、下層の第１ゲート
電極がサリサイド化されておらず、ゲート電極の抵抗成
分を低減する上で不利であり、動作の高速化が困難であ
るという問題点がある。あるいは、第２ゲート電極のサ
リサイド化工程の後に第１ゲート電極と第２ゲート電極
とを短絡接続する工程を必要とするので、工程数が増加
し、製造コストが高くなるという問題点があった。
性メモリの周辺回路領域等においては、下層の第１ゲー
ト電極とサリサイド化された上層の第２ゲート電極とか
らなる二層ゲート構造のトランジスタは、下層の第１ゲ
ート電極にコンタクトをとった場合、下層の第１ゲート
電極がサリサイド化されておらず、ゲート電極の抵抗成
分を低減する上で不利であり、動作の高速化が困難であ
るという問題点がある。あるいは、第２ゲート電極のサ
リサイド化工程の後に第１ゲート電極と第２ゲート電極
とを短絡接続する工程を必要とするので、工程数が増加
し、製造コストが高くなるという問題点があった。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、二層ゲート構造の絶縁ゲート型トランジスタ
を有し、ゲート電極の抵抗成分を低減でき、動作の高速
化が可能になり、製造工程数を抑制し、製造コストを低
減し得る半導体装置を提供することを目的とする。
たもので、二層ゲート構造の絶縁ゲート型トランジスタ
を有し、ゲート電極の抵抗成分を低減でき、動作の高速
化が可能になり、製造工程数を抑制し、製造コストを低
減し得る半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板あるいは半導体層と、前記半導体基板あるい
は半導体層上に形成され、下層の第１ゲート電極と上層
の第２ゲート電極とがシリサイド化合物により短絡接続
された二層ゲート構造の絶縁ゲート型トランジスタとを
具備することを特徴とする。
半導体基板あるいは半導体層と、前記半導体基板あるい
は半導体層上に形成され、下層の第１ゲート電極と上層
の第２ゲート電極とがシリサイド化合物により短絡接続
された二層ゲート構造の絶縁ゲート型トランジスタとを
具備することを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２１】＜実施例１＞実施例１に係る不揮発性メモ
リのセルアレイ領域のセルトランジスタおよび周辺回路
領域の周辺トランジスタの形成工程について、図１およ
び図２を参照しながら簡単に述べる。
リのセルアレイ領域のセルトランジスタおよび周辺回路
領域の周辺トランジスタの形成工程について、図１およ
び図２を参照しながら簡単に述べる。
【００２２】まず、図１に示すように、例えばｐ型Ｓｉ
基板上に二層ゲート構造のｎＭＯＳ型のセルトランジス
タおよび周辺トランジスタの二層ゲート構造を形成す
る。
基板上に二層ゲート構造のｎＭＯＳ型のセルトランジス
タおよび周辺トランジスタの二層ゲート構造を形成す
る。
【００２３】ここで、311 はセルアレイ領域の基板、31
4 はセルトランジスタのチャネル領域、315 は上記チャ
ネル領域表面上のゲート絶縁膜、316 は上記ゲート絶縁
膜上の第１ゲート電極（下側の浮遊ゲート電極）、317
は上記浮遊ゲート電極上の第１層間絶縁膜、318 は上記
第１層間絶縁膜上の第２ゲート電極（上側の制御ゲート
電極）、310 は後酸化膜である。
4 はセルトランジスタのチャネル領域、315 は上記チャ
ネル領域表面上のゲート絶縁膜、316 は上記ゲート絶縁
膜上の第１ゲート電極（下側の浮遊ゲート電極）、317
は上記浮遊ゲート電極上の第１層間絶縁膜、318 は上記
第１層間絶縁膜上の第２ゲート電極（上側の制御ゲート
電極）、310 は後酸化膜である。
【００２４】この場合、セルトランジスタの制御ゲート
電極318 は、セルアレイ領域の同一行の他のセルトラン
ジスタの制御ゲート電極に連なるように連続的に形成さ
れたワード線の一部である。
電極318 は、セルアレイ領域の同一行の他のセルトラン
ジスタの制御ゲート電極に連なるように連続的に形成さ
れたワード線の一部である。
【００２５】また、321 は周辺回路領域の基板、324 は
周辺トランジスタのチャネル領域、325 は上記チャネル
領域表面上のゲート絶縁膜、326 は上記ゲート絶縁膜上
の第１ゲート電極（下側のゲート電極）、327 は上記第
１ゲート電極上の第１層間絶縁膜、328 は上記第１層間
絶縁膜上の第２ゲート電極（上側のゲート電極）、320
は後酸化膜である。
周辺トランジスタのチャネル領域、325 は上記チャネル
領域表面上のゲート絶縁膜、326 は上記ゲート絶縁膜上
の第１ゲート電極（下側のゲート電極）、327 は上記第
１ゲート電極上の第１層間絶縁膜、328 は上記第１層間
絶縁膜上の第２ゲート電極（上側のゲート電極）、320
は後酸化膜である。
【００２６】この場合、周辺トランジスタのゲート電極
326 、328 は、他の周辺トランジスタのゲート電極とは
独立に選択されるものである場合には個別に形成される
が、他の周辺トランジスタのゲート電極と同時に選択さ
れるものである場合には互いに連なるように連続的に形
成される。
326 、328 は、他の周辺トランジスタのゲート電極とは
独立に選択されるものである場合には個別に形成される
が、他の周辺トランジスタのゲート電極と同時に選択さ
れるものである場合には互いに連なるように連続的に形
成される。
【００２７】なお、前記各ゲート電極316 、318 、326
、328 は、例えば多結晶Ｓｉが用いられ、不純物がド
ーピングされる。
、328 は、例えば多結晶Ｓｉが用いられ、不純物がド
ーピングされる。
【００２８】また、前記セルトランジスタは、ｐ型Ｓｉ
基板上に限らず、セルアレイ用のｐ型半導体層（ｐウエ
ル領域）上に形成してもよく、周辺トランジスタもｐウ
エルあるいはｎウエル領域上に形成してもよい。
基板上に限らず、セルアレイ用のｐ型半導体層（ｐウエ
ル領域）上に形成してもよく、周辺トランジスタもｐウ
エルあるいはｎウエル領域上に形成してもよい。
【００２９】この後、二層ゲート構造をマスクとして半
導体基板（あるいは半導体層）311、321 の表層部にソ
ース・ドレイン拡散層となる浅い拡散層312 、313 、32
2 、323 を形成する。
導体基板（あるいは半導体層）311、321 の表層部にソ
ース・ドレイン拡散層となる浅い拡散層312 、313 、32
2 、323 を形成する。
【００３０】さらに、二層ゲート構造の側面部にゲート
側壁部319 、329 を形成し、このゲート側壁部319 、32
9 および二層ゲート構造をマスクとして半導体基板（あ
るいは半導体層）311 、321 の表層部にソース・ドレイ
ン拡散層となる深い拡散層312'、313'、322'、323'を形
成することにより、ＬＤＤ構造を得る。
側壁部319 、329 を形成し、このゲート側壁部319 、32
9 および二層ゲート構造をマスクとして半導体基板（あ
るいは半導体層）311 、321 の表層部にソース・ドレイ
ン拡散層となる深い拡散層312'、313'、322'、323'を形
成することにより、ＬＤＤ構造を得る。
【００３１】なお、上記周辺トランジスタのゲート絶縁
膜325 およびＬＤＤ構造は、セルトランジスタのゲート
絶縁膜（薄いトンネル絶縁膜）315 、ＬＤＤ構造と全く
同じに形成する必要はなく、別工程により形成してもよ
い。
膜325 およびＬＤＤ構造は、セルトランジスタのゲート
絶縁膜（薄いトンネル絶縁膜）315 、ＬＤＤ構造と全く
同じに形成する必要はなく、別工程により形成してもよ
い。
【００３２】このようにＬＤＤ構造を形成した後、セル
トランジスタの領域をマスクして、異方性エッチング、
例えばＲＩＥ（反応性イオンエッチング）により周辺ト
ランジスタのゲート側壁部329 およびその内側の後酸化
膜320 の上面部をエッチング除去して周辺トランジスタ
の第１ゲート電極326 の上端部側面を露出させる。
トランジスタの領域をマスクして、異方性エッチング、
例えばＲＩＥ（反応性イオンエッチング）により周辺ト
ランジスタのゲート側壁部329 およびその内側の後酸化
膜320 の上面部をエッチング除去して周辺トランジスタ
の第１ゲート電極326 の上端部側面を露出させる。
【００３３】なお、周辺トランジスタの第１ゲート電極
326 の上端部側面を露出させる工程は、上記したような
ＬＤＤ構造の形成後ではなく、ＬＤＤ構造の形成前に行
ってもよい。この場合、二層ゲート構造の側面に後酸化
膜320 を形成した後、全面にゲート側壁部用の例えばＳ
ｉＮを堆積し、異方性エッチングにより二層ゲート構造
の側面部にゲート側壁部319 、329 を残すように除去
し、セルトランジスタ側で所望のゲート側壁部319 が形
成された時点で異方性エッチングを中断する。さらに、
セルトランジスタの領域をマスクして、引き続き、周辺
トランジスタの領域に対する異方性エッチングを継続し
て行い、周辺トランジスタの第１ゲート電極326 の上端
部側面が露出するまでゲート側壁部329 が後退した時点
で異方性エッチングを終了するようにしてもよい。
326 の上端部側面を露出させる工程は、上記したような
ＬＤＤ構造の形成後ではなく、ＬＤＤ構造の形成前に行
ってもよい。この場合、二層ゲート構造の側面に後酸化
膜320 を形成した後、全面にゲート側壁部用の例えばＳ
ｉＮを堆積し、異方性エッチングにより二層ゲート構造
の側面部にゲート側壁部319 、329 を残すように除去
し、セルトランジスタ側で所望のゲート側壁部319 が形
成された時点で異方性エッチングを中断する。さらに、
セルトランジスタの領域をマスクして、引き続き、周辺
トランジスタの領域に対する異方性エッチングを継続し
て行い、周辺トランジスタの第１ゲート電極326 の上端
部側面が露出するまでゲート側壁部329 が後退した時点
で異方性エッチングを終了するようにしてもよい。
【００３４】次に、サリサイド工程の前処理として、Ｓ
ｉ基板表面の酸化膜を例えばＮＨ4Ｆを用いたウエット
エッチングにより除去する。この後、例えばＴｉシリサ
イド化合物を形成するために、高融点金属としてＴｉ
（チタン）／ＴｉＮ（窒化チタン）を堆積する。
ｉ基板表面の酸化膜を例えばＮＨ4Ｆを用いたウエット
エッチングにより除去する。この後、例えばＴｉシリサ
イド化合物を形成するために、高融点金属としてＴｉ
（チタン）／ＴｉＮ（窒化チタン）を堆積する。
【００３５】この後、Ｎ2 雰囲気中で所定の熱処理を行
うことにより、図２に示すように、セルトランジスタの
第２ゲート電極318 の表面上にＴｉＳｉ2 451 が形成さ
れるとともに、周辺トランジスタの第２ゲート電極328
の表面上および第１ゲート電極326 の露出表面（上端部
側面）上にＴｉＳｉ2 461 が形成される。また、ソース
・ドレイン拡散層となる深い拡散層312'、313'、322'、
323'上にもＴｉＳｉ2（図示せず）が形成される。
うことにより、図２に示すように、セルトランジスタの
第２ゲート電極318 の表面上にＴｉＳｉ2 451 が形成さ
れるとともに、周辺トランジスタの第２ゲート電極328
の表面上および第１ゲート電極326 の露出表面（上端部
側面）上にＴｉＳｉ2 461 が形成される。また、ソース
・ドレイン拡散層となる深い拡散層312'、313'、322'、
323'上にもＴｉＳｉ2（図示せず）が形成される。
【００３６】この場合、周辺トランジスタの第１層間絶
縁膜327 の表面（側面部462 ）は、本来はＴｉに反応し
ないが、第１層間絶縁膜327 が薄い（例えば２０ｎｍ以
下）ので、周辺トランジスタの第２ゲート電極328 の表
面のＴｉＳｉ2 461 と第１ゲート電極326 の上端部側面
の表面のＴｉＳｉ2 461 とが連なる（電気的に接続され
る）ようにＴｉＳｉ2 461 が形成される。
縁膜327 の表面（側面部462 ）は、本来はＴｉに反応し
ないが、第１層間絶縁膜327 が薄い（例えば２０ｎｍ以
下）ので、周辺トランジスタの第２ゲート電極328 の表
面のＴｉＳｉ2 461 と第１ゲート電極326 の上端部側面
の表面のＴｉＳｉ2 461 とが連なる（電気的に接続され
る）ようにＴｉＳｉ2 461 が形成される。
【００３７】この後、硫酸、過酸化水素水の混合液中に
よりＳｉとは未反応のＴｉ（ＳｉＮ側壁上のＴｉを含
む）を除去することにより、残存しているＳｉＮ側壁31
9 、329 により、ゲート電極とソース・ドレイン拡散層
のショートが防止される。さらに、Ｎ2 雰囲気中で所定
の熱処理を行うことにより、前記ＴｉＳｉ2 451 、461
を低抵抗化する。
よりＳｉとは未反応のＴｉ（ＳｉＮ側壁上のＴｉを含
む）を除去することにより、残存しているＳｉＮ側壁31
9 、329 により、ゲート電極とソース・ドレイン拡散層
のショートが防止される。さらに、Ｎ2 雰囲気中で所定
の熱処理を行うことにより、前記ＴｉＳｉ2 451 、461
を低抵抗化する。
【００３８】この後、第２層間絶縁膜（例えばＳｉＯ2
膜／ＢＰＳＧ膜）をＬＰ（減圧）―ＣＶＤ（気相成長）
法により堆積させ、ＣＭＰ化学的機械的研磨（Chemical
Mechanical Polishing ；ＣＭＰ）法により平坦化を
行う。この後、ソース・ドレイン拡散層のコンタクト部
を形成するために第２層間絶縁膜に写真蝕刻法によりコ
ンタクトホール形成用のレジストパターンを形成し、異
方性エッチングにより第２層間絶縁膜をエッチングする
ことによりコンタクトホールを開口する。
膜／ＢＰＳＧ膜）をＬＰ（減圧）―ＣＶＤ（気相成長）
法により堆積させ、ＣＭＰ化学的機械的研磨（Chemical
Mechanical Polishing ；ＣＭＰ）法により平坦化を
行う。この後、ソース・ドレイン拡散層のコンタクト部
を形成するために第２層間絶縁膜に写真蝕刻法によりコ
ンタクトホール形成用のレジストパターンを形成し、異
方性エッチングにより第２層間絶縁膜をエッチングする
ことによりコンタクトホールを開口する。
【００３９】次に、例えばＴｉをスパッタリングさせて
前記コンタクトホールの底部を含む全面にＴｉ膜（図示
せず）を堆積させ、Ｎ2 雰囲気中で所定の熱処理を行
い、前記Ｔｉ膜の表面にＴｉＮを形成する。
前記コンタクトホールの底部を含む全面にＴｉ膜（図示
せず）を堆積させ、Ｎ2 雰囲気中で所定の熱処理を行
い、前記Ｔｉ膜の表面にＴｉＮを形成する。
【００４０】この後、コンタクトホール開口部にＷ（タ
ングステン）を埋め込んでコンタクトプラグを形成する
ために、ＣＶＤ法により全面にＷを堆積させた後、ＣＭ
Ｐ法により第２層間絶縁膜上のＷを除去する。
ングステン）を埋め込んでコンタクトプラグを形成する
ために、ＣＶＤ法により全面にＷを堆積させた後、ＣＭ
Ｐ法により第２層間絶縁膜上のＷを除去する。
【００４１】その後、ＡｌＣｕ（アルミニウム・カッパ
ー）、Ｔｉ／ＴｉＮを堆積させ、写真蝕刻法によりレジ
ストパターン（図示せず）を形成し、これをマスクとし
て異方性エッチングにより配線を形成する。
ー）、Ｔｉ／ＴｉＮを堆積させ、写真蝕刻法によりレジ
ストパターン（図示せず）を形成し、これをマスクとし
て異方性エッチングにより配線を形成する。
【００４２】上記したように形成された図２に示す実施
例１に係る不揮発性メモリは、セルアレイ領域のセルト
ランジスタおよび周辺トランジスタにそれぞれＬＤＤ
（ライトリー・ドープト・ドレイン）構造およびサリサ
イド構造をもつ二層ゲート構造のｎＭＯＳトランジスタ
が用いられている。
例１に係る不揮発性メモリは、セルアレイ領域のセルト
ランジスタおよび周辺トランジスタにそれぞれＬＤＤ
（ライトリー・ドープト・ドレイン）構造およびサリサ
イド構造をもつ二層ゲート構造のｎＭＯＳトランジスタ
が用いられている。
【００４３】そして、セルトランジスタは、サリサイド
工程により制御ゲート電極（ワード線）318 の表面上に
シリサイド化合物451 が形成されている。
工程により制御ゲート電極（ワード線）318 の表面上に
シリサイド化合物451 が形成されている。
【００４４】また、周辺トランジスタは、ＬＤＤ構造を
実現するために二層ゲート構造の側面部に形成されたゲ
ート側壁部329 の上部がエッチング後退されて第１ゲー
ト電極326 の上端部側面が露出された後にサリサイド工
程が行われ、二層ゲート構造の露出面上（第２ゲート電
極328 の表面から第１ゲート電極326 の上端部側面上）
にシリサイド化合物461 が形成されている。
実現するために二層ゲート構造の側面部に形成されたゲ
ート側壁部329 の上部がエッチング後退されて第１ゲー
ト電極326 の上端部側面が露出された後にサリサイド工
程が行われ、二層ゲート構造の露出面上（第２ゲート電
極328 の表面から第１ゲート電極326 の上端部側面上）
にシリサイド化合物461 が形成されている。
【００４５】従って、二層ゲート構造の周辺トランジス
タは、第２ゲート電極328 の表面上および下層の第１ゲ
ート電極326 の一部（上端部側面上）がサリサイド化さ
れかつ短絡しているので、動作の高速化を図ることが可
能である。
タは、第２ゲート電極328 の表面上および下層の第１ゲ
ート電極326 の一部（上端部側面上）がサリサイド化さ
れかつ短絡しているので、動作の高速化を図ることが可
能である。
【００４６】しかも、二層ゲート構造の周辺トランジス
タは、第２ゲート電極328 のサリサイド化工程時に同時
に第１ゲート電極326 の一部（上端部側面上）がサリサ
イド化されて第２ゲート電極328 と第１ゲート電極326
とがシリサイド化合物461 により短絡接続されているの
で、第２ゲート電極328 のサリサイド化工程の後に第１
ゲート電極326 と第２ゲート電極328 とを短絡接続する
工程を必要とせず、周辺トランジスタの形成工程数の増
加を抑制し、製造コストの低減化を図ることが可能にな
る。
タは、第２ゲート電極328 のサリサイド化工程時に同時
に第１ゲート電極326 の一部（上端部側面上）がサリサ
イド化されて第２ゲート電極328 と第１ゲート電極326
とがシリサイド化合物461 により短絡接続されているの
で、第２ゲート電極328 のサリサイド化工程の後に第１
ゲート電極326 と第２ゲート電極328 とを短絡接続する
工程を必要とせず、周辺トランジスタの形成工程数の増
加を抑制し、製造コストの低減化を図ることが可能にな
る。
【００４７】さらに、二層ゲート構造のセルトランジス
タの第２ゲート電極318 と二層ゲート構造の周辺トラン
ジスタの第２ゲート電極328 および第１ゲート電極326
の一部（上端部側面上）を同時にサリサイド化すること
が可能になるので、不揮発性メモリの製造工程数の増加
を抑制し、製造コストの低減化を図ることが可能にな
る。
タの第２ゲート電極318 と二層ゲート構造の周辺トラン
ジスタの第２ゲート電極328 および第１ゲート電極326
の一部（上端部側面上）を同時にサリサイド化すること
が可能になるので、不揮発性メモリの製造工程数の増加
を抑制し、製造コストの低減化を図ることが可能にな
る。
【００４８】＜実施例２＞（図３） 実施例２では、実施例１と比べて、サリサイド工程の前
処理として、Ｓｉ基板表面の酸化膜をウエットエッチン
グにより除去する際、図３に示すようにオーバエッチン
グを行うことにより、周辺トランジスタのゲート電極32
6 、328 間の第１層間絶縁膜327 の側面部を少し凹没さ
せた部分で第１ゲート電極326 の上面側端部と第２ゲー
ト電極328 の下面側端部との対向面を露出させる点が異
なり、その他は同じであるので、図３において図１中、
図２中と同一部分には同一符号を付している。
処理として、Ｓｉ基板表面の酸化膜をウエットエッチン
グにより除去する際、図３に示すようにオーバエッチン
グを行うことにより、周辺トランジスタのゲート電極32
6 、328 間の第１層間絶縁膜327 の側面部を少し凹没さ
せた部分で第１ゲート電極326 の上面側端部と第２ゲー
ト電極328 の下面側端部との対向面を露出させる点が異
なり、その他は同じであるので、図３において図１中、
図２中と同一部分には同一符号を付している。
【００４９】上記したように前処理を行った状態で、実
施例１と同様に、例えばＴｉ／ＴｉＮを堆積した後、Ｎ
2 雰囲気中で所定の熱処理を行うことにより、セルトラ
ンジスタの第２ゲート電極318 の表面上にＴｉＳｉ2 55
1 が形成されると同時に周辺トランジスタの第２ゲート
電極328 の表面上および第１ゲート電極326 の露出表面
（上端部側面）上にＴｉＳｉ2 561 が形成される。ま
た、ソース・ドレイン拡散層となる深い拡散層上にもＴ
ｉＳｉ2 （図示せず）が形成される。
施例１と同様に、例えばＴｉ／ＴｉＮを堆積した後、Ｎ
2 雰囲気中で所定の熱処理を行うことにより、セルトラ
ンジスタの第２ゲート電極318 の表面上にＴｉＳｉ2 55
1 が形成されると同時に周辺トランジスタの第２ゲート
電極328 の表面上および第１ゲート電極326 の露出表面
（上端部側面）上にＴｉＳｉ2 561 が形成される。ま
た、ソース・ドレイン拡散層となる深い拡散層上にもＴ
ｉＳｉ2 （図示せず）が形成される。
【００５０】この場合、前述した周辺トランジスタの第
１ゲート電極326 の上面側端部と第２ゲート電極328 の
下面側端部の露出面でも多結晶シリコンゲート電極とＴ
ｉとの反応によりＴｉＳｉ2 562 が形成される。
１ゲート電極326 の上面側端部と第２ゲート電極328 の
下面側端部の露出面でも多結晶シリコンゲート電極とＴ
ｉとの反応によりＴｉＳｉ2 562 が形成される。
【００５１】これにより、前記第１層間絶縁膜327 の側
面部がくぼんだ部分で第１ゲート電極326 の上面側端部
と第２ゲート電極328 の下面側端部との対向面が連なる
ように前記シリサイド化合物562 が形成され、周辺トラ
ンジスタの第２ゲート電極328 の表面のＴｉＳｉ2 561
と第１ゲート電極326 の上端部側面の表面のＴｉＳｉ 2
561 とが連なる。この後、Ｓｉとは未反応のＴｉを除去
し、さらに、Ｎ2 雰囲気中で所定の熱処理を行うことに
より、前記ＴｉＳｉ2 を低抵抗化する。 上記実施例２
の不揮発性メモリにおいても、前記実施例１の不揮発性
メモリと同様の効果が得られる。
面部がくぼんだ部分で第１ゲート電極326 の上面側端部
と第２ゲート電極328 の下面側端部との対向面が連なる
ように前記シリサイド化合物562 が形成され、周辺トラ
ンジスタの第２ゲート電極328 の表面のＴｉＳｉ2 561
と第１ゲート電極326 の上端部側面の表面のＴｉＳｉ 2
561 とが連なる。この後、Ｓｉとは未反応のＴｉを除去
し、さらに、Ｎ2 雰囲気中で所定の熱処理を行うことに
より、前記ＴｉＳｉ2 を低抵抗化する。 上記実施例２
の不揮発性メモリにおいても、前記実施例１の不揮発性
メモリと同様の効果が得られる。
【００５２】なお、前記実施例１ではＴｉサリサイド構
造を持つトランジスタを説明したが、本発明は、Ｔｉ以
外のＣｏ、Ｐｔ、Ｎｉ等の高融点金属のサリサイド構造
を持つトランジスタにも適用することが可能である。
造を持つトランジスタを説明したが、本発明は、Ｔｉ以
外のＣｏ、Ｐｔ、Ｎｉ等の高融点金属のサリサイド構造
を持つトランジスタにも適用することが可能である。
【００５３】また、ＳｉＮ側壁部はＴｉサリサイド構造
の形成には適しているが、Ｔｉ以外の高融点金属のシリ
サイド化合物を形成する際にＴｉ以外の高融点金属に反
応する場合があるので、この場合にはＳｉＮ側壁部に代
えてＳｉＯ2 側壁部を形成することが望ましい。
の形成には適しているが、Ｔｉ以外の高融点金属のシリ
サイド化合物を形成する際にＴｉ以外の高融点金属に反
応する場合があるので、この場合にはＳｉＮ側壁部に代
えてＳｉＯ2 側壁部を形成することが望ましい。
【００５４】また、前記実施例１、２においては、ソー
ス・ドレイン用の深い拡散層上にもシリサイド化合物層
を形成する場合について述べてきたが、ソース・ドレイ
ン用の深い拡散層上にはシリサイド化合物層を形成しな
い場合にも本発明を適用することが可能である。
ス・ドレイン用の深い拡散層上にもシリサイド化合物層
を形成する場合について述べてきたが、ソース・ドレイ
ン用の深い拡散層上にはシリサイド化合物層を形成しな
い場合にも本発明を適用することが可能である。
【００５５】なお、本発明は、上記実施例のような二層
ゲート構造のセルトランジスタを有する不揮発性メモリ
に限らず、半導体基板あるいは半導体層上に形成され、
上層の第２ゲート電極と下層の第１ゲート電極とがシリ
サイド化合物により短絡接続された二層ゲート構造の絶
縁ゲート型トランジスタを有する半導体装置に適用する
ことができる。
ゲート構造のセルトランジスタを有する不揮発性メモリ
に限らず、半導体基板あるいは半導体層上に形成され、
上層の第２ゲート電極と下層の第１ゲート電極とがシリ
サイド化合物により短絡接続された二層ゲート構造の絶
縁ゲート型トランジスタを有する半導体装置に適用する
ことができる。
【００５６】より詳しくは、本発明の半導体装置は、半
導体基板あるいは半導体層と、前記半導体基板あるいは
半導体層の表面に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、前
記第１ゲート電極上に形成された第１層間絶縁膜と、前
記第１層間絶縁膜上に形成された第２ゲート電極と、前
記第２ゲート電極の表面上から前記第１ゲート電極の上
端部側面上まで連なるように形成されたシリサイド化合
物と、前記第１ゲート電極の下方のチャネル領域を挟む
ように前記半導体基板あるいは半導体層の表層部に選択
的に形成されたドレイン・ソース領域とを具備すること
を特徴とする。
導体基板あるいは半導体層と、前記半導体基板あるいは
半導体層の表面に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、前
記第１ゲート電極上に形成された第１層間絶縁膜と、前
記第１層間絶縁膜上に形成された第２ゲート電極と、前
記第２ゲート電極の表面上から前記第１ゲート電極の上
端部側面上まで連なるように形成されたシリサイド化合
物と、前記第１ゲート電極の下方のチャネル領域を挟む
ように前記半導体基板あるいは半導体層の表層部に選択
的に形成されたドレイン・ソース領域とを具備すること
を特徴とする。
【００５７】この場合、上記トランジスタは、前記第１
ゲート電極の側面にゲート側壁部が形成され、ＬＤＤ構
造を有するものでもよい。
ゲート電極の側面にゲート側壁部が形成され、ＬＤＤ構
造を有するものでもよい。
【００５８】
【発明の効果】上述したように本発明によれば、下層の
第１ゲート電極と上層の第２ゲート電極とがシリサイド
化合物により短絡接続された二層ゲート構造の絶縁ゲー
ト型トランジスタを有することで、ゲート電極の抵抗成
分を低減でき、動作の高速化が可能になり、製造工程数
を抑制し、製造コストを低減し得る半導体装置を提供す
ることができる。
第１ゲート電極と上層の第２ゲート電極とがシリサイド
化合物により短絡接続された二層ゲート構造の絶縁ゲー
ト型トランジスタを有することで、ゲート電極の抵抗成
分を低減でき、動作の高速化が可能になり、製造工程数
を抑制し、製造コストを低減し得る半導体装置を提供す
ることができる。
【図１】本発明の実施例１に係る不揮発性メモリのセル
アレイ領域のセルトランジスタおよび周辺回路領域の周
辺トランジスタの形成工程の一例の一部を示す断面図。
アレイ領域のセルトランジスタおよび周辺回路領域の周
辺トランジスタの形成工程の一例の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】本発明の実施例２に係る不揮発性メモリのセル
アレイ領域のセルトランジスタおよび周辺回路領域の周
辺トランジスタを示す断面図。
アレイ領域のセルトランジスタおよび周辺回路領域の周
辺トランジスタを示す断面図。
【図４】不揮発性メモリにおけるセルアレイ領域のセル
トランジスタおよび周辺回路領域の周辺トランジスタの
従来例１を示す断面図。
トランジスタおよび周辺回路領域の周辺トランジスタの
従来例１を示す断面図。
【図５】不揮発性メモリにおけるセルアレイ領域のセル
トランジスタおよび周辺回路領域の周辺トランジスタの
従来例２を示す断面図。
トランジスタおよび周辺回路領域の周辺トランジスタの
従来例２を示す断面図。
326 …第１ゲート電極、 327 …第１層間絶縁膜、 328 …第２ゲート電極、 329 …ＳｉＮ側壁部、 322'、323'…ドレイン・ソース用の深い拡散層、 461 …Ｔｉシリサイド化合物。
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB14 CC01 CC05 DD02 DD08 DD16 DD19 DD64 FF06 FF22 GG10 GG14 GG16 HH13 HH20 5F001 AA03 AA25 AB08 AD12 AD17 AD61 AE50 AG21 AG29 AG30 AG40 5F083 EP02 EP23 EP63 GA02 GA28 JA32 JA35 JA36 JA37 JA39 JA40 JA53 MA04 MA05 MA06 MA19 MA20 PR03 PR05 PR33 PR43 PR44 PR45 PR53 PR54 PR55 ZA01
Claims (4)
- 【請求項１】 半導体基板あるいは半導体層と、 前記半導体基板あるいは半導体層上に形成され、下層の
第１ゲート電極と上層の第２ゲート電極とがシリサイド
化合物により短絡接続された二層ゲート構造の絶縁ゲー
ト型トランジスタとを具備することを特徴とする半導体
装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記シリサイド化合物は、前記第２ゲート電極の表面上
から前記第１ゲート電極の上端部側面上まで連なるよう
に形成されていることを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記絶縁ゲート型トランジスタは、前記第１ゲート電極
・第２ゲート電極間の絶縁膜の側面部が凹没しており、 前記シリサイド化合物は、前記絶縁膜の側面部の凹没部
分で前記第１ゲート電極の上面側端部と第２ゲート電極
の下面側端部との対向面が連なるように形成されている
ことを特徴とする半導体装置。 - 【請求項４】 不揮発性メモリセルとして用いられる二
層ゲート構造のセルトランジスタと、 前記セルトランジスタが集積されたアレイ領域の周辺回
路領域のトランジスタとして用いられる請求項１乃至３
のいずれか１項に記載の絶縁ゲート型ランジスタとを具
備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325206A JP2000150681A (ja) | 1998-11-16 | 1998-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325206A JP2000150681A (ja) | 1998-11-16 | 1998-11-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150681A true JP2000150681A (ja) | 2000-05-30 |
Family
ID=18174218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325206A Pending JP2000150681A (ja) | 1998-11-16 | 1998-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150681A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486516B1 (en) * | 2000-01-11 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of producing the same |
| JP2002373947A (ja) * | 2001-02-08 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| US6872624B2 (en) | 2001-02-08 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating nonvolatile semiconductor memory device |
| JP2006032761A (ja) * | 2004-07-20 | 2006-02-02 | Renesas Technology Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| US7696048B2 (en) | 2005-08-12 | 2010-04-13 | Samsung Electronics Co., Ltd. | Method of improving gate resistance in a memory array |
| US8143662B2 (en) | 2006-09-15 | 2012-03-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1998
- 1998-11-16 JP JP10325206A patent/JP2000150681A/ja active Pending
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| CN102569305A (zh) * | 2006-09-15 | 2012-07-11 | 株式会社东芝 | 半导体器件及其制造方法 |
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