KR20020038508A - 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

IGFET(insulated gate field effect transistor)를 구비한 반도체장치 및 그의 제조방법이 개시된다. 반도체장치는 게이트전극의 측면 상에 산화막(115)이나 질화막(106)을 구비하여 오버행의 상태가 발생되지 않는다. 이렇게 하여, IGFET의 개구특성이 저하되지 않으며, 층간절연막의 충진영역에서 보이드가 발생되지 않음으로써, 고립특성이 저하되지 않는다.

Description

반도체 장치 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 폴리실리콘과, 고융점을 가진 금속이나 고융점을 가진 금속실리사이드를 구비한 게이트전극을 가진 절연게이트전계효과트랜지스터(IGFET)를 구비한 반도체장치 및 그의 제조방법에 관한 것이다.
반도체장치의 집적도를 향상시키기 위하여, 금속산화반도체장치전계효과트랜지스터(MOSFET)의 배선과 소스/드레인영역 사이의 접속을 제공하는 콘택트전극에 대한 콘택트홀을 미세화하는 것이 요구된다. 또한 콘택트홀의 위치정렬의 정확도를 향상시키는 것도 요구된다. 이를 위하여, 콘택트홀과 전극을 형성하는 기술이 발전되었으며, 자기정렬콘택(SAG)이라고 알려져 있다.
도 9와 도 10을 참조하면, SAG기술을 가진 종래 반도체장치에 대한 종래 제조방법의 단면도를 나타낸다.
도 9(a)를 참조하면, 실리콘산화물(예를 들면, SiO2)로 구성되는 게이트절연막(202)이 실리콘기판(201)의 표면상에 형성된다. 적층막은 폴리실리콘막(203), WSi(텅스텐실리사이드)막(204), 및 실리콘질화물(예를 들면, Si3N4)로 구성되는 캡막(205)으로 구성된다. 포토리소그래피기술을 이용하여, 캡막(205), WSi막(204), 및 폴리실리콘막(203)이 소정의 패턴으로 에칭되어 게이트전극을 형성한다.
게이트전극을 제외한 영역에서, 게이트절연막(202)의 표면도 에칭되어 얇아진다. 따라서, 게이트절연막(202)의 막두께는 열산화에 의하여 증가되어 에칭된 부분을 대신한다. 도 9(b)에 나타낸 바와 같이, 이 단계 동안,실리콘산화물측벽막(207)이 게이트전극(200)의 측면에 형성된다.
도 9(c)에 나타낸 바와 같이, 실리콘기판의 표면은 게이트전극(200)이 마스크로 이용되는 자기정렬법으로 불순물로 이온주입처리되어 소스드레인영역(208)을 형성한다. 이렇게 하여, MOS형 트랜지스터가 형성된다.
도 9(d)를 참조하면, 실리콘질화막(209)이 화학증착법(CVD)법으로 형성된다. 실리콘질화막(209)은 에칭스토퍼로 역할을 한다.
도 10(a)를 참조하면, BPSG(BorophoSilicate Glass)막과 같은 층간절연막(210)이 전표면상에 형성되어 게이트전극을 피복하고 평평한 표면을 제공한다.
도 10(b)를 참조하면, 홀(212a)이 소스/드레인영역(208) 위에 있는 층간절연막(210)에서 포토리소그래피기술로 개구된다. 홀(212a)을 형성할 때, 게이트전극(200)의 측면 상에 형성된 에칭스토퍼막(209)은 에칭되지 않는다. BPSG로 구성되는 층간절연막(210)만이 에칭스토퍼막(209)과 층간절연막(210) 사이의 선택적인 에칭비율의 차이에 기초하여 에칭된다.
도 10(c)를 참조하면, 홀(201a) 내에서 노광된 에칭스토퍼막(209)에 대하여 이방성 에칭을 한다. 또한 게이트절연막(202)에 대하여도 에칭한다. 이렇게 하여 콘택트홀(212)이 SAG기술에 의하여 개구된다.
다음, 도 10(d)를 참조하면, 배선전극(213a)이 콘택트홀(212)에 형성되어 배선전극(213)의 상부와 소스/드레인영역(208) 사이를 접속한다. 콘택트홀(212)이 게이트전극(200)의 측면상에 있는 에칭스토퍼막(209)을 가진 SAG기술을 이용하여 형성되기 때문에, MOS형 소자는 미세화가 가능하다. 콘택트홀을 개구하기 위한 마스크가 위치로부터 벗어나더라도, 측면막(207)이 에칭스토퍼막(209)에 의하여 에칭되지 않는다. 따라서, 게이트전극(200)의 상층전극(204)과 하층전극(203)이 콘택트홀(212)에서 노광되는 것이 방지될 수 있다. 따라서, 콘택트홀(212)에 대한 마스크를 위치시키기 위한 마진이 증가되어 수율이 향상될 수도 있다.
도 11은 SAG기술을 구비한 종래 반도체장치의 종래 제조방법의 제조공정단계에 대한 단면도이다. 도 11(a)는 하층전극(203)의 단 가까운 영역에서 에칭스토퍼막(209)과 실리콘기판(201)의 표면 사이의 감소된 거리를 나타낸다. 도 11(b)는 측벽산화층에서의 오버행(overhang)을 나타낸다. 도 11(c)는 BPSG층간절연막에서의 보이드를 나타낸다.
종래 SAG기술을 기용한 콘택트전극을 형성함에 있어서, 열산화가 도 9(b)에서 수행된다. 게이트전극(200)을 형성할 때 캡막(205), 상층전극(204), 및 하층전극(203)을 에칭하는 동안에 게이트절연막(202)이 부분적으로 에칭되고 얇아지기 때문에 이 열산화단계가 필요하다. 실리콘질화막(에칭스토퍼막(209))이 전술한 에칭단계 후에 부가적인 열산화단계 없이 형성되는 경우, 하층전극(203)의 단에 가까운 영역에서 에칭스토퍼막(209)과 실리콘기판(201) 사이의 거리가 감소된다. 이 감소된 거리를 도 11(a)에서 감소된 거리 t로 나타낸다. 핫캐리어는 실리콘질화막(에칭스토퍼막(209))과 실리콘산화막(게이트절연막(202)) 사이의 경계에서 포획되기 쉽다. 이것은 MOS형 트랜지스터의 임계전압 값을 변화시켜, 설계 값에 따라 MOS형 트랜지스터를 제조하기 힘들게 한다. 이 문제를 해결하기 위하여 열산화의 단계가 도9(b)에 나타낸 바와 같이 수행되어 게이트절연막(202)의 두께가 증가된다. 이것은 실리콘질화막(에칭스토퍼막(209))과 실리콘산화막(게이트절연막(202)) 사이의 경계에서 포획된 핫캐리어에 의하여 야기된 임계값의 변화를 방지하여 MOS형 트랜지스터에 대한 소망의 특성을 얻을 수 있다.
게이트전극의 측면을 구비한 열산화의 기술이 출원인에 의하여 제안되었으며, 일본 특허공개공보 제02-47871에서 개시되어 있다.
게이트절연막(202)의 두께를 증가시키기 위한 열산화처리는 폴리실리콘막(하층전극(203))과 WSi막(상층전극(204))의 측면이 동시에 산화된다. 이렇게 되어 실리콘산화막(측벽막(207))이 도 9(b)에 나타낸 바와 같이 형성된다.
그러나, WSi(상층전극(204))와 같은 실리사이드물질은 산화조건에 따라 폴리실리콘(하층전극(203))보다 더 산화하기 쉬울 수도 있다. 따라서, 도 9(b)에 나타낸 단계에서 산화조건에 따라서 측벽막(207)은 도 11(b)의 측벽막(207)으로 나타낸 바와 같이 하층전극(203)의 측면보다 상층전극(204)의 측면에서 보다 두꺼워질 수 있다. 이 경우, 측벽막(207)은 상층전극(204)으로부터 횡방향으로 돌출한 오버행부분(207a)을 가질 수도 있다.
측벽막(207)으로부터 돌출한 오버행(207a)이 존재하는 경우, 게이트전극(200)의 측면 영역은 도 11(b)에 나타낸 바와 같이 이온주입단계동안 차폐된다. 이것은 게이트전극(200)의 단 근처에 있는 소스/드레인영역(208)의 영역이 불순물로 충분히 이온주입되지 못하도록 한다. 이것은 게이트전극(200)의 근처에 위치한 소스/드레인영역(208)인 확산층의 저항을 증가시켜 역으로 MOS형 트랜지스터의 특성에 영향을 미친다.
또한, 상층전극(204)의 측면상에 있는 오버행부분(207a)을 가진 측벽막(207)은 도 9(d)에 있는 CVD실리콘질화막(에칭스토퍼막(209))이 도 11(c)에 나타낸 바와 같이 돌출부(209a)를 가지도록 한다. 따라서, BPSG층간절연막(210)이 형성될 때, 돌출부(209a)는 콘택트홀의 중앙영역을 충진하기 어렵게 하며, 보이드 X가 도 11(c)에 나타낸 바와 같이 형성되기 쉽게 한다. 보이드 X가 층간절연막(210)에서 형성되는 경우, 콘택트를 형성하는 동안 인접한 콘택트홀(예를 들면 도 10(c)의 콘택트홀(212))들 사이에서 단락이 발생될 수 있다.
전술한 관점에서, 오버행부분을 가지지 않는 게이트전극의 측면상에서 실리콘산화막이나 실리콘질화막과 같은 측벽막을 구비하는 반도체장치를 제공하는 것이 요구된다. 또한 측벽막의 오버행부분에 의하여 영향을 받는 특성을 갖지 않는 절연게이트전계효과트랜지스터(IGFET)를 제공하는 것이 요구된다. 또한 그러한 반도체장치를 제조하는 제조방법을 제공하는 것이 요구된다.
도 1은 다양한 제조공정 후 제1 실시예에 따른 반도체장치의 단면도;
도 2는 다양한 제조공정 후 제1 실시예에 따른 반도체장치의 단면도;
도 3은 다양한 제조공정 후 제1 실시예에 따른 반도체장치의 단면도;
도 4는 다양한 제조공정 후 제2 실시예에 따른 반도체장치의 단면도;
도 5는 다양한 제조공정 후 제2 실시예에 따른 반도체장치의 단면도;
도 6은 다양한 제조공정 후 제2 실시예에 따른 반도체장치의 단면도;
도 7은 다양한 제조공정 후 제3 실시예에 따른 반도체장치의 단면도;
도 8은 다양한 제조공정 후 제3 실시예에 따른 반도체장치의 단면도;
도 9는 다양한 제조공정 후 SAC기술을 가진 종래 반도체장치에 대한 종래 제조방법의 단면도;
도 10은 다양한 제조공정 후 SAC기술을 가진 종래 반도체장치에 대한 종래 제조방법의 단면도; 및
도 11은 다양한 제조공정 후 SAC기술을 가진 종래 반도체장치에 대한 종래 제조방법의 단면도이다.
*도면의 주요부분에 대한 부호의 설명
101:실리콘기판
102:게이트절연막
103:하층전극(폴리실리콘막)
104:상층전극(WSi막)
105:캡막(SiN막, SiO막)
106:산화방지막(RTN-SiN막, FN-SiN막)
107:측면산화막
108, 108A, 108B:소스/드레인영역(108)
109:에칭스토퍼막(에칭스토퍼용 측벽막)
110:층간절연막
111:마스크
112:콘택트홀
113:배선전극
113a:콘택트전극
114, 114B:LDD영역
115:측벽막(SiO막)
120 내지 122:마스크
본 실시예에 따른 반도체장치는 IGFET(insulated gate field effect transistor)를 구비한다. 반도체장치는 게이트전극의 측면상에 산화막이나 질화막을 구비하여 오버행의 상태가 발생되지 않는다. 이렇게 하여, IGFET의 개구특성이 저하되지 않으며, 층간절연막의 충진영역에서 보이드가 발생되지 않음으로써, 고립특성이 저하되지 않는다.
실시예들의 일면에 의하면, 반도체장치는 게이트절연막 상에 형성된 하층전극과 하층전극 상에 형성된 상층전극을 구비한 IGFET의 게이트전극을 구비한다. 캡막이 상층전극 상에 형성된다. 제1 질화막이 상층전극의 측면상에 형성된다. 산화막이 하층전극의 측면상에 형성된다. 에칭스토퍼막이 제1 질화막과 산화막의 외측 상에 형성된 제2 질화막을 구비한다.
실시예의 다른 일면에 의하면, 제1 질화막이 열질화막이다.
실시예의 다른 일면에 의하면, 제1 질화막이 급속열질화막(rapidly heated thermal nitride film)이다.
실시예의 다른 일면에 의하면, 제1 질화막은 2 내지 5nm정도의 막두께를 가진다.
실시예의 다른 일면에 의하면, IGFET의 게이트전극을 피복하도록 층간절연막이 형성된다. 콘택트홀이 IGFET의 소스/드레인영역을 노출시키도록 층간절연막에서 개구된다. 도체가 콘택트홀을 충진하고 소스/드레인영역과 전기적으로 접속된다.
실시예의 다른 일면에 의하면, 산화막은 열산화막이다.
실시예의 다른 일면에 의하면, 제2 질화막은 화학증착법(CVD)으로 형성된다.
실시예의 다른 일면에 의하면, IGFET를 구비하는 반도체장치의 제조방법은 반도체기판 상에 게이트절연막을 형성하는 단계, 제1 전도막 상에 형성된 제2 전도막 상에 형성된 절연막을 구비하는 적층막을 게이트절연막 상에 형성하는 단계, 절연막과 제2 전도막을 소정의 패턴으로 에칭하여 캡막과 상층게이트전극을 형성하는 단계, 상층게이트전극의 측면상에 제1 질화막을 형성하는 단계, 캡막, 상층게이트전극 및 질화막을 마스크로 이용하여 제1 전도막을 에칭함으로써 하층게이트전극을 형성하는 단계, 하층게이트전극의 측면상에 제1 산화막을 형성하는 단계, 및 전표면상에 제2 질화막을 구비하는 에칭스토퍼막을 형성하는 단계를 구비한다.
실시예의 다른 일면에 의하면, 제1 전도막은 폴리실리콘막이며, 제2 전도막은 금속막이다.
실시예의 다른 일면에 의하면, 제1 전도막은 폴리실리콘막을 구비하며, 제2 전도막은 고융점을 가지는 금속실리사이드막을 구비한다.
실시예의 다른 일면에 의하면, 제1 질화막은 열질화막이며, 제1 산화막은 열산화막이다.
실시예의 다른 일면에 의하면, 에칭스토퍼막을 형성하는 단계는 제2 질화막을 화학증착법으로 형성하는 단계를 구비한다.
실시예의 다른 일면에 의하면, 제1 질화막은 램프를 가열원으로 이용하는 급속열질화단계에 의하여 형성된 열질화막이다.
실시예의 다른 일면에 의하면, 제1 산화막을 형성하는 단계 후에 불순물을 반도체기판으로 도핑함으로써 소스/드레인영역을 형성하는 단계, 및 에칭스토퍼막을 형성하는 단계 후에 전표면 상에 층간절연막을 형성하고 에칭스토퍼막에 대한 선택적인 에칭율로 층간절연막을 선택적으로 에칭하여 콘택트홀을 개구하는 단계를 구비한다.
실시예의 다른 일면에 의하면, 제1 산화막을 형성하는 단계 후 반도체기판으로 제1 불순물 농도를 도핑함으로써 LDD(lightly doped drain)영역을 형성하는 단계, 에칭스토퍼막을 이방성 에칭하여 하층게이트전극, 상층게이트전극 및 캡층의 측면상에 측벽에칭스토퍼막을 형성하는 단계, 및 측벽에칭스토퍼막을 마스크로 이용하여 반도체기판으로 제2 불순물 농도를 도핑함으로써 소스/드레인영역을 형성하는 단계를 구비한다. 제1 불순물 농도가 제2 불순물 농도보다 낮다.
실시예의 다른 일면에 의하면, 반도체기판의 전표면상에 화학증착법으로 제2 산화막을 형성하는 단계, 제2 산화막을 이방성 에칭하여 에칭스토퍼막의 측면상에 측면산화막을 형성하는 단계, 및 측벽을 형성하는 단계 후 소스/드레인영역을 형성하는 단계를 구비한다.
실시예의 다른 일면에 의하면, 반도체장치는 제1 영역과 제2 영역을 구비한다. 제1 영역에 있는 제1 IGFET의 제1 게이트전극은 제1 게이트절연막 상에 형성된 제1 하층전극과 제1 하층전극 상에 형성된 제1 상층전극을 가진다. 제1 캡막은 제1 상층전극 상에 형성된다. 제1 질화막은 제1 상층전극의 측면상에 형성된다. 제1 산화막은 제1 하층전극의 측면상에 형성된다. 제1 에칭스토퍼막은 제1 질화막과 제1 산화막의 외측에 형성된 제2 질화막을 구비한다. 제2 영역에 있는 제2 IGFET의 제2 게이트전극은 제2 게이트절연막 상에 형성된 제2 하층전극 및 제2 하층전극 상에 형성된 제2 상층전극을 가진다. 제2 캡막은 제2 상층전극 상에 형성된다. 제3 질화막은 제2 상층전극의 측면상에 형성된다. 제2 산화막은 제2 하층전극의 측면상에 형성된다. 제2 에칭스토퍼막은 제3 질화막과 제2 산화막의 외측에 형성된 제4 질화막을 구비한다.
실시예의 다른 일면에 의하면, 반도체장치는 반도체메모리장치이다.
실시예의 다른 일면에 의하면, 제1 영역은 메모리셀영역이고 제2 영역은 주변회로영역이다.
실시예의 다른 일면에 의하면, 제1 콘택트홀은 제1 IGFET의 제1 소스/드레인영역에 전기적 접속을 제공한다. 제2 콘택트홀은 제2 IGFET의 제2 소스/드레인영역에 전기적 접속을 제공한다. 제1 콘택트로부터 제1 전극까지의 제1 거리가 제2 콘택트로부터 제2 전극까지의 제2 거리보다 더 크다.
이하 첨부된 도면들을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
도 1 내지 3은 제1 실시예에 따른 반도체장치에 대한 다양한 공정단계 후의 단면도이다.
도 1(a)를 참조하면, 실리콘기판(101)의 표면이 열산화되어 실리콘산화막(102; 예를 들면, SiO2)을 형성한다. 실리콘산화막(102)은 10nm정도의 두께를 가지는 것이 좋으며 게이트절연막으로 이용된다. 다음, 폴리실리콘막(103)이 저압화학증착(LPVD)법으로 실리콘산화막(102) 상에 형성된다. 폴리실리콘막(103)은 100nm정도의 두께를 가지는 것이 좋다. 다음 WSi막(104; 텅스텐실리사이드막)이 CVD법으로 폴리실리콘막(103) 상에 형성된다. WSi막(104)은 150nm정도의 두께를 가지는 것이 좋다. 다음, 실리콘질화막(105; 예를 들면 Si3N4)이 스퍼터법이나 CVD법으로 WSi막(104) 상에 형성된다. 실리콘질화막(105)은 100nm정도의 두께를 가지는 것이 좋다.
도 1(b)를 참조하면, 포토레지스트(미도시)를 구비하는 마스크가 실리콘질화막(105) 상에 형성된다. WSi막(104)은 마스크를 이용하여 소정의 패턴으로 에칭된다. 이렇게 하여 캡막(105)과 상층전극(104)이 형성된다. 상층전극(104)은 게이트전극의 부분을 형성한다.
마스크가 제거된 후, RTN(Rapid Thermal Nitridation)공정이 도 1(c)에 나타낸 바와 같이 수행된다. RTN공정은 램프를 가열원으로 이용하여 수행된다. 이렇게 하여, 측면산화방지막(106)이 상층전극(104)의 측면상에 형성된다. 산화방지막(106)은 실리콘질화막이어도 좋으며 2 내지 5nm정도의 두께를 가지는 것이 좋다. 얇은 RTN실리콘질화막(미도시)도 노광된 폴리실리콘막(103)의 표면상에 형성된다. RTN의 조건은 예를 들면 30 내지 120초 동안 800 내지 1000℃의 온도에서 암모니아(NH3)가스가 5 내지 10(리터/분)의 유량인 조건이다.
도 2(a)를 참조하면, 폴리실리콘막(103)이 캡막(105), 상층전극(104) 및 산화방지막(106)에 대하여 자기정렬로 에칭된다. 폴리실리콘막(103)의 상면 상에 RTN실리콘질화막이 에칭되고 동시에 이방성 RIE(reactive ion etch) 등의 방법으로 제거되는 반면, 캡막(105)과 상층전극(104)의 측면에 있는 산화방지막(106)은 에칭되지 않는다. 또한, 폴리실리콘(103)은 상층전극(104)과 산화방지막(106)의 아래에 남아 있게 되어 하층전극(103)을 형성한다. 이렇게 하여, 캡막(105), 상층전극(104) 및 하층전극(103)을 구비하는 게이트전극(100)이 형성된다. 게이트절연막(102)의 표면은 하층전극(103)을 제외한 영역에서 에칭되어 막두께가 감소된다.
도 2(b)를 참조하면, RTO(Rapid Thermal Oxidation)공정이 수행되어 하층전극(103)의 측면과 게이트절연막(102)의 표면을 산화시켜 측면산화막(107)을 형성한다. RTO공정은 램프를 가열원으로 이용한다. 측면산화막(107)은 하층전극(103)의 측면상에서 5nm정도의 두께를 가지는 것이 좋다. 게이트절연막(102)은 본질적으로 초기막두께인 10nm정도로 된다. RTO의 조건은 예를 들면 30 내지 120초 동안 900 내지 1100℃의 온도에서 산소(O2)가스가 5 내지 10(리터/분)의 유량인 조건이다. 실리콘질화캡막(105)은 상층전극(104)의 표면상에서 형성되며, RTN실리콘질화산화방지막(106)은 상층전극(104)의 측면상에서 형성되어 상층전극(104)의 상면과 측면이 산화되는 것을 방지한다. 따라서, 두꺼운 실리콘산화막이 측면상에서 형성되지 않는다. 상층전극(104)이 산화되더라도, 여기에 형성된 실리콘산화막은 너무 얇아서 산화방지막(106)에 비하여 무시될 수 있다. 이렇게 하여 게이트전극(100)이 전술한 공정에 의하여 형성된다.
도 2(c)를 참조하면, 실리콘기판(101)의 표면은 게이트전극(100)을 마스크로 이용하여 자기정렬법(self-alignment method)으로 저농도의 불순물로 이온주입처리를 한다. 이렇게 하여 소스/드레인영역(108)이 형성된다.
도 3(a)를 참조하면, 실리콘질화막(109)이 CVD법으로 전표면상에 형성된다. 실리콘질화막(109)은 50nm정도의 두께를 가지는 것이 좋으며 게이트전극(100)의 상면과 측면을 피복하는 에칭스토퍼막(109)으로서 역할을 한다.
도 3(b)를 참조하면, 층간절연막(110)이 형성되어 게이트전극(100)을 구비하는 전표면적을 피복하고 평탄화시킨다. 층간절연막(110)은 BPSG막이다. 다음, 소스/드레인영역(108)에 대응하는 영역 상에서 개구를 가진 마스크(111)가 형성된다. 층간절연막(110)은 다음에 에칭되어 홀(112a)을 형성한다. 홀(112a)을 형성할 때, 층간절연막(110)으로서의 BPSG와 에칭스토퍼막(109)으로서의 CVD실리콘질화물의 선택적인 에칭율의 조건하에서 산화막에 대하여 선택적으로 에칭공정을 수행한다. 이렇게 하여 층간절연막(110)만이 에칭스토퍼막(109)을 현저히 에칭시키지 않고 에칭된다.
도 3(c)를 참조하면, 에칭스토퍼막(109)이 홀(112a)의 저면에서 에칭된다. 홀(112a)의 저면에서 노광된 에칭스토퍼막(109)만이 질화막에 대한 이방성 에칭공정을 이용하여 에칭된다. 또한, 홀(112a)의 저면에 있는 에칭스토퍼막(109)의 아래에서 실리콘산화물을 구성하는 게이트절연막(102)이 산화막에 대한 에칭공정으로 에칭된다. 이렇게 하여, 콘택트홀(112)이 SAG법으로 형성되고, 소스/드레인영역(108)을 구비하는 실리콘기판(101)이 노출된다. 따라서, SAG법으로 마스크(111)에 있는 개구가 게이트전극(100) 상에서 중복되더라도 상 및 하층전극(104 및 103)들은 콘택트홀(112)을 형성하는 동안 콘택트홀(112)에서 노출되지 않는다.
도 3(d)를 참조하면, 불순물이 도핑된 폴리실리콘이 콘택트홀(112)을 구비하는 층간절연막(110) 상에서 형성된다. 폴리실리콘은 패턴화되고 마스크(미도시)로 에칭되어 배선전극(113)을 형성한다. 배선전극(113)은 콘택트홀(112)에 형성된 콘택트전극(113a)을 구비한다. 이렇게 하여, 콘택트전극(113a)이 절연게이트전계효과트랜지스터(IGFET)의 소스/드레인영역(108)과 배선전극(113)을 전기적으로 접속한다. 형성된 IGFET는 일예로서 금속산화반도체전계효과트랜지스터(MOSFET)일 수도 있다.
전술한 바와 같이 형성된 IGFET를 구비하는 반도체장치에 있어서, 게이트전극(100)을 형성하는 동안, 상층전극(104)이 먼저 형성되고, 실리콘질화물을 구비하는 산화방지막(106)이 RTN으로 상층전극(104)의 측면상에서 형성된 후, 하층전극(103)이 상층전극(104)과 산화방지막(106)을 이용한 자기정렬에 의하여 형성된다. 측면산화막(107)은 RTO로 하층전극(103)의 측면상에 형성되고 게이트절연막(102)의 두께는 대략 초기의 두께로 되돌아온다. 따라서, 하층전극(103)의 측면상에 있는 측면산화막(107)은 상층전극(104)의 산화방지막(106)보다 그 자신의 두께에 의하여 하층전극(103)의 측면으로부터 더 돌출될 수 있다. 상층전극(104)의 측면이 산화방지막(106)으로 피복되어 있기 때문에, 상층전극의 측면은 RTO처리 동안 산화되지 않는다. 이렇게 하여, 상층전극(104)의 측면이 하층전극(103)의 측면보다 돌출하는 오버행의 상태가 방지된다.
따라서, 소스/드레인영역(108)이 상층전극(104), 하층전극(103), 및 산화방지막(106) 및/또는 측면산화막(107)을 이용한 자기정렬하에서 불순물의 이온주입으로 형성되는 경우, 게이트전극의 근처에 있는 소정 소스/드레인영역(108)의 어느 부분도 차폐되지 않아 이온이 주입되는 것이 방지되지 않는다. 따라서, 게이트전극 근처에 있는 소스/드레인영역(108)에서의 불순물확산저항이 증가되지 않는다. 또한, 게이트전극(100)을 피복하는 CVD실리콘질화에칭스토퍼막(109)이 형성된 후 BPSG층간절연막(110)이 형성되는 경우, 게이트전극(100)에 가까이 있는 영역에서 보이드가 발생되지 않는다. 콘택트홀(112)과 콘택트전극(113a)이 형성되는 경우에도, 층간절연막(110)의 배선고립성이 충진영역에서 소망하지 않는 보이드에 의한 역효과를 방지한다. 이렇게 하여, 형성된 IGFET의 특성이 열화되는 것을 방지한다.
전술한 실시예의 캡막(105)이 실리콘질화막으로 형성되지만, 일예로서 실리콘산화막으로 형성되어도 좋다. 캡막(105)이 실리콘산화막으로 형성되더라도, CVD실리콘질화막을 구비하는 에칭스토퍼막(109)이 캡막(105) 상에서 형성된다. 따라서, 층간절연막(110)에서 콘택트홀(112)을 개구하기 위하여 에칭할 때 마스크(111)가 위치로부터 벗어나더라도 캡막(105)은 에칭되지 않는다. 따라서, 상층전극(104)은 콘택트홀(112)에서 노출되지 않는다.
본 발명의 제2 실시예를 도 4 내지 6을 참조하면서 설명한다. 제2 실시예는 본 발명을 약간 도핑된 드레인구조(LDD)의 IGFET에 적용하는 것이다. 제1 실시예와 동일한 제2 실시예의 구성은 동일한 참조번호를 이용한다.
도 4 내지 도 6은 제2 실시예에 따른 여러 제조공정 단계 후의 단면도이다.
도 4(a)를 참조하면, 실리콘기판(101)의 표면상에 게이트절연막(102), 폴리실리콘막(103), WSi막(104) 및 실리콘질화막(105)이 제1 실시예와 마찬가지로 형성된다. 실리콘질화막(105)과 WSi막(104)이 소정의 패턴으로 에칭되어 게이트전극의 캡막(105)과 상층전극(104)이 형성된다.
도 4(b)를 참조하면, 노질화처리(爐窒化處理;FN)를 수행하여산화방지막(106)을 형성한다. 측면산화방지막(106)은 상층전극(104)의 측면상에서 5nm정도의 두께를 가지는 실리콘질화막을 구비한다. FN실리콘질화막이 하층전극(103)의 표면과 캡막(105)의 측면상에서 상층전극(104)의 측면보다 얇도록 산화방지막(106)이 형성된다. 따라서, 하층전극(103)의 표면상에 있는 FN실리콘질화막은 도시되지 않는다. 노질화조건은 예를 들면 5 내지 20초 동안 800 내지 1000℃의 온도에서 암모니아(NH3)가스나 산화질소(NO2나 NO)가 10(리터/분)의 유량인 조건이다.
도 4(c)를 참조하면, 폴리실리콘막(103)이 캡막(105), 상층전극(104) 및 산화방지막(106)을 이용한 자기정렬로 에칭된다. 폴리실리콘막(103)의 상면 상에 있는 FN실리콘질화막이 에칭되고 동시에 이방성 RIE(reactive ion etch) 등의 방법으로 제거되는 반면, 캡막(105)과 상층전극(104)의 측면에 있는 산화방지막(106)은 에칭되지 않는다. 또한, 폴리실리콘(103)은 상층전극(104)과 산화방지막(106)의 아래에 남아 있게 되어 하층전극(103)을 형성한다. 이렇게 하여, 캡막(105), 상층전극(104) 및 하층전극(103)을 구비하는 게이트전극(100)이 형성된다. 게이트절연막(102)의 표면은 하층전극(103)을 제외한 영역에서 에칭되어 막두께가 감소된다.
도 5(a)를 참조하면, 노산화공정으로 하층전극(103)의 측면과 게이트절연막(102)의 표면을 산화시켜 측면산화막(107)을 형성한다. 또한, 게이트절연막(102)은 본질적으로 초기막두께인 10nm정도로 된다. 노산화처리의 조건은 예를 들면 5 내지 10초 동안 800 내지 1000℃의 온도에서 산소(O2)가스가 5 내지 10(리터/분)의 유량인 조건이다. 실리콘질화캡막(105)은 상층전극(104)의 상면(上面)상에서 형성되며, FN실리콘질화산화방지막(106)은 상층전극(104)의 측면상에서 형성되어 상층전극(104)의 상면과 측면이 산화되는 것을 방지한다. 따라서, 두꺼운 실리콘산화막이 측면상에서 형성되지 않는다. 상층전극(104)이 산화되더라도, 여기에 형성된 실리콘산화막은 너무 얇아서 산화방지막(107)에 비하여 무시될 수 있다. 이렇게 하여 게이트전극(100)이 전술한 공정에 의하여 형성된다.
도 5(b)를 참조하면, 실리콘기판(101)의 표면은 게이트전극(100)을 마스크로 이용하여 자기정렬법(self-alignment method)으로 저농도의 불순물로 이온주입처리된다. 이렇게 하여 LDD영역(114)이 형성된다.
도 5(c)를 참조하면, 실리콘질화막(109)이 CVD법으로 전표면상에 형성된다. 실리콘질화막(109)은 50nm정도의 두께를 가지는 것이 좋으며 게이트전극(100)의 상면과 측면을 피복하는 에칭스토퍼막(109)으로서 역할을 한다. CVD에칭스토퍼막(109)은 이방성 에칭처리를 받는다. 이렇게 하여, CVD실리콘질화물의 에칭스토퍼막(109)이 산화방지막(106), 측면산화막(107), 및 캡막(105)을 피복하는 영역 상에서 남아 있게 된다.
도 6(b)를 참조하면, 층간절연막(110)이 전표면상에 형성되어 게이트전극(100)의 전표면적을 피복한다. 층간절연막(110)은 BPSG막이다. 소스/드레인영역(108)에 대응하는 영역 상에서 개구를 가진 마스크(미도시)가 형성된다.다음, 층간절연막(110)은 에칭되어 콘택트홀(112)을 형성한다. 콘택트홀(112)을 형성할 때, 층간절연막(110)으로서의 BPSG와 에칭스토퍼막(109)으로서의 실리콘질화물의 선택적인 에칭율의 조건하에서 산화막에 대하여 선택적인 에칭공정을 수행한다. 이렇게 하여 층간절연막(110)만이 에칭스토퍼막(109)을 현저히 에칭시키지 않고 에칭된다.
또한, 콘택트홀(112)의 저면에서 실리콘산화물을 포함하는 게이트절연막(102)이 에칭된다. 이렇게 하여, 콘택트홀(112)이 SAG법으로 형성되고, 소스/드레인영역(108)을 구비하는 실리콘기판(101)이 노출된다. 따라서, SAG법으로 마스크(111)에 있는 개구가 위치에서 벗어나더라도, 상 및 하층전극(104 및 103)들은 에칭스토퍼막(109)의 에칭에 의하여 콘택트홀(112)을 형성하는 동안 콘택트홀(112)에서 노출되지 않는다.
도 6(c)를 참조하면, 불순물이 도핑된 폴리실리콘이 콘택트홀(112)을 구비하는 층간절연막(110) 상에서 형성된다. 폴리실리콘은 패턴화되고 마스크(미도시)를 이용하여 에칭되어 배선전극(113)을 형성한다. 배선전극(113)은 콘택트홀(112)에 형성된 콘택트전극(113a)을 구비한다. 이렇게 하여, 콘택트전극(113a)이 절연게이트전계효과트랜지스터(IGFET)의 소스/드레인영역(108)과 배선전극(113)을 전기적으로 접속한다. 형성된 IGFET는 일예로서 LDD형 금속산화반도체전계효과트랜지스터(MOSFET)이다.
전술한 바와 같이 형성된 IGFET를 구비하는 반도체장치에 있어서, 노질화 및 노산화가 수행되어 산화방지막(106)과 측면산화막(107)을 형성함으로써 제1 실시예와 다르다. 그러나, 제1 실시예와 마찬가지로, 하층전극(103)의 측면상에 있는 측면산화막(107)은 상층전극(104)의 산화방지막(106)보다 그 자신의 두께에 의하여 하층전극(103)의 측면으로부터 더 돌출된다. 상층전극(104)의 측면이 산화방지막(106)으로 피복되어 있기 때문에, 상층전극의 측면은 노산화처리 동안 산화되지 않는다. 이렇게 하여, 상층전극(104)의 측면이 하층전극(103)의 측면보다 돌출하는 오버행의 상태가 방지된다.
따라서, LDD영역(114)이 상층전극(104), 하층전극(103), 및 산화방지막(106) 및/또는 측면산화막(107)을 이용한 자기정렬하에서 불순물의 이온주입으로 형성되는 경우, 게이트전극의 근처에 있는 소정 LDD영역(114)의 어느 부분도 차폐되지 않아 이온이 주입되는 것이 방지되지 않는다. 따라서, 게이트전극 근처에 있는 LDD영역(114)에서의 불순물확산저항이 증가되지 않는다. 또한, 게이트전극(100)을 피복하는 CVD실리콘질화에칭스토퍼막(109)이 형성된 후 BPSG층간절연막(110)이 형성되는 경우, 게이트전극(100)에 가까이 있는 영역에서 보이드가 발생되지 않는다. 콘택트홀(112)과 콘택트전극(113a)이 형성되는 경우에도, 층간절연막(110)의 배선고립성이 충진영역에서 소망하지 않는 보이드에 의한 역효과를 방지한다. 이렇게 하여, 형성된 IGFET의 특성이 열화되는 것을 방지한다.
제2 실시예에 있어서, 캡막(105)이 실리콘산화막으로 형성되는 경우, 콘택트홀에 대한 마스크가 위치로부터 벗어나면 캡막(105)이 에칭된다. 따라서, 실리콘질화물이나 실리콘산화물에 대하여 선택적인 에칭율을 가지는 물질로 된 캡막(105)을 형성할 필요가 있다.
본 발명의 제3 실시예를 도 7과 도 8을 참조하면서 이하에서 설명한다. 제3 실시예는 본 발명을 메모리셀에서 구비되는 IGFET와 주변회로에서 구비되는 IGFET에 적용하는 예이다. IGFET들은 일예로서 MOS형 트랜지스터이다. 제1 실시예의 구성과 동일한 제2 실시예의 구성은 동일한 참조번호로 한다.
도 7(a)를 참조하면, 반도체메모리는 기판에서 정의되는 메모리셀영역 SA 및 주변영역 SB를 구비한다. 각 IGFET들의 게이트전극(100A 및 100B)들은 도 19(a) 및 도 2(b)에 나타낸 제1 실시예의 공정과 동일한 방법으로 각 영역에서 형성된다. 각 게이트전극(100A 및 100B)에서, 산화방지막(106)이 캡막(105)과 상층전극(104)의 측면에서 형성된다. 측면산화막(107)은 하층전극(103)의 측면에서 형성된다.
도 7(b)를 참조하면, 주변회로영역 SB은 마스크(120), 예를 들면 포토레지스트로 피복된다. 다음, 메모리셀영역 SA은 고농도의 불순물로 이온주입된다. 따라서, 소스/드레인영역(108A)이 형성된다. 이렇게 하여, 메모리셀에서의 IGFET가 메모리셀영역 SA에서 형성된다.
다음, 도 7(c)에 나타낸 바와 같이, 마스크(120)가 제거되고 메모리셀영역 SA은 마스크(121), 예를 들면 포토레지스트로 피복된다. 다음, 주변회로영역 SB은 저농도의 불순물로 이온주입되어 LDD영역(114B)을 형성한다.
도 8(a)를 참조하면, 마스크(121)가 제거되고 실리콘질화막(109)이 CVD법으로 전표면상에서 형성되어 게이트전극(100A 및 100B)의 상면과 측면을 피복한다. 실리콘질화막(109)은 에칭스토퍼막으로 된다. CVD실리콘질화막(109)은 이방성 에칭처리된다. 이렇게 하여, CVD실리콘질화물의 에칭스토퍼막(109)은 산화방지막(106),측면산화막(107), 캡막(105) 및 하층전극(103)의 측면을 피복하는 영역 상에서 남게 된다.
도 8(b)를 참조하면, 실리콘산화막(115)은 CVD법을 이용하여 전표면상에서 형성되어 게이트전극(100A 및 100B)과 에칭스토퍼막(109)을 피복한다. 다음, CVD실리콘산화막(115)은 측벽막(115)이 에칭스토퍼막(109)의 측면상에서 잔존하도록 이방성 에칭처리된다. 에칭스토퍼막(109)은 제1 실시예의 에칭스토퍼나 제2 실시예의 에칭스토퍼측벽막보다 두꺼운 30nm정도의 두께를 가진다. 다음, 측벽막(115)은 형성되어 20nm정도의 두께를 가진다.
도 8(c)를 참조하면, 메모리셀영역 SA은 마스크(122), 예를 들면 포토레지스트로 피복된다. 다음, 주변회로영역 SB은 게이트전극(100B), 에칭스토퍼막(109) 및 측벽막(115)을 마스크로 이용하는 자기정렬법에 의하여 고농도의 불순물로 이온주입된다. 따라서, 상대적으로 높은 작동전압의 LDD구조를 가진 IGFET가 형성된다. 게이트전극(100B)과 소스/드레인영역(108B) 사이의 간격(즉, LDD영역(114B)의 크기)은 에칭스토퍼막(109)과 측벽막(115)의 막두께의 합이 된다.
도 8(d)를 참조하면, 마스크(122)가 제거된다. 층간절연막(110)은 전표면상에 형성되어 게이트전극(100A 및 100B)을 피복하고 평탄한 면을 제공한다. 층간절연막(110)은 BPSG막이다. 소스/드레인영역(108)에 대응하는 영역 상에서 개구를 가진 마스크(미도시)가 형성된다. 다음, 층간절연막(110)은 에칭되어 콘택트홀(112)을 형성한다. 콘택트홀(112)을 형성할 때, 층간절연막(110)으로서의 BPSG와 에칭스토퍼막(109)으로서의 실리콘질화물의 선택적인 에칭율의 조건하에서 산화막에 대하여 선택적인 에칭공정을 수행한다. 따라서, 층간절연막(110)만이 에칭스토퍼막(109)을 현저히 에칭시키지 않고 에칭된다. 이렇게 하여, 콘택트홀(112)이 SAG법으로 형성되고, 메모리셀영역 SA과 주변회로영역 SB에서 각 IGFET의 소스/드레인영역(108A 및 108B)을 구비하는 실리콘기판(101)이 노출된다.
마스크(111)가 위치에서 벗어나서 측벽막(115)이 에칭되더라도, 에칭스토퍼막(109)은, 게이트전극(100A 및 100B)들의 각 상 및 하층전극(104 및 103)들은 콘택트홀(112)에 노출되지 않도록 에칭을 금한다.
다른 실시예들과 마찬가지로, 그 후에, 알루미늄과 같은 전도성 물질에 대한 소정의 패턴이 스퍼터법 등을 이용하여 층간절연막(110) 상에 형성된다. 마스크와 포토리소그래피공정이 그 후에 수행되어 배선전극(113)을 얻는다. 배선전극(113)의 부분은 콘택트전극(113a)을 형성한다. 콘택트전극(113a)은 메모리셀영역 SA의 메모리셀에서 구비되는 IGFET(예를 들면, MOS형 트랜지스터)의 소스/드레인영역(108A)에 콘택트홀(112)을 통하여 전기적으로 접속된다. 또한, 콘택트전극(113a)은 주변회로영역 SB에서 LDD형 IGFET(예를 들면, LDD형 MOS트랜지스터)의 소스/드레인영역(108B)에 콘택트홀(112)을 통하여 전기적으로 접속된다.
제3 실시예에서 설명된 반도체장치에 있어서, 하층전극(103)의 측면상에 있는 측면산화막(107)은 상층전극(104)의 산화방지막(106)보다 그 자신의 두께에 의하여 하층전극(103)의 측면으로부터 더 돌출된다. 상층전극(104)의 측면이 산화방지막(106)으로 피복되어 있기 때문에, 상층전극의 측면은 산화되지 않는다. 이렇게 하여, 상층전극(104)의 측면이 하층전극(103)의 측면보다 돌출하는 오버행의 상태가 방지된다.
따라서, 게이트전극(100A 및 100B)을 이용한 자기정렬하에서 불순물의 이온주입으로 소스/드레인영역(108A)이 메모리셀영역 SA에서 형성되고 LDD영역(114B)이 주변회로영역 SB에서 형성되는 경우, 게이트전극(100A 및 100B)의 근처에 있는 소정 소스/드레인영역(108A)이나 LDD영역(114B)의 어느 부분도 차폐되지 않아 이온이 주입되는 것이 방지되지 않는다. 따라서, 게이트전극(100A 및 100B) 근처에 있는 소스/드레인영역(108A)과 LDD영역(114B)에서의 불순물확산저항이 증가되지 않는다. 또한, 게이트전극(100A 및 100B)을 피복하는 에칭스토퍼막(109)과 측벽막(115)이 형성된 후 층간절연막(110)이 형성되는 경우, 게이트전극(100A 및 100B)에 가까이 있는 영역에서 보이드가 발생되지 않는다. 콘택트홀(112)과 콘택트전극(113a)이 형성되는 경우에도, 층간절연막(110)의 배선고립성이 충진영역에서 소망하지 않는 보이드에 의한 역효과를 방지한다. 이렇게 하여, 형성된 IGFET의 특성이 열화되는 것을 방지한다.
제3 실시예에 있어서, 주변회로영역 SB의 IGFET에 있는 LDD영역(114B)의 단과 소스/드레인영역(108B)의 단 사이의 오프셋양은 50nm정도로서, 실질적으로 에칭스토퍼막(109)의 두께와 측벽막(115)의 두께 합이다. 이것은 제1 및 제2 실시예와 유사하게 충분히 높은 작동전압특성을 가진 IGFET를 제공한다. LDD구조는 에칭스토퍼막(109)과 측벽막(115)의 적층체를 이용하여 형성되기 때문에, 제1 및 제2 실시예보다 작은 두께를 가진 에칭스토퍼막(109)이 형성된다. 메모리셀영역 SA의 IGFET의 게이트전극들 사이의 거리가 작게 만들어지더라도, IGFET에서 충분한 에칭스토퍼막(109)을 형성할 수 있다. 그러한 감소된 공간이 이용되더라도, 콘택트홀(112)이 형성되어 메모리셀영역 SA에 있는 IGFET의 소스/드레인영역(108A)에 개구를 제공하는 경우 콘택트홀(112)의 크기는 에칭스토퍼막(109)을 이용하여 층간절연막(110)과 측벽막(115)을 에칭함으로써 인접한 에칭스토퍼막(109)의 간격과 동일하게 된다. 이렇게 하여, 콘택트전극(113a)의 저항이 증가되지 않는다.
전술한 실시예에서, WSi로 구성된 상층전극을 가진 게이트전극을 구비한 예를 개시하였지만, 상층전극을 예를 들면, 고융점을 가진 다른 금속실리사이드로 구성하는 것도 가능하다. 또한, 상층전극이 예를 들면, 텅스텐(W)등과 같은 금속으로 구성될 수도 있다.
본 발명은 열질화막이 상층전극의 측면에서 형성된 후, 하층전극이 상층전극과 열질화막을 이용한 자기정렬에 의하여 형성되는 IGFET(예를 들면, MOS형 트랜지스터)를 구비하는 구성을 개시한다. 열산화막은 하층전극의 측면상에서 형성된다. 이렇게 하여, 하층전극의 측면은 본질적으로 열질화막의 측면에 대하여 정렬되어 형성된다. 따라서, 하층전극의 측면상의 열산화막은 본질적으로 그 자신의 두께에 의하여 상층전극의 측면에 있는 열질화막보다 돌출된다.
전술한 실시예는 설명을 위한 것이며, 본 발명은 이러한 실시예들에 한정되는 것은 아니다. 특정한 구성이 소정의 실시예로 제한되지 않는다.
따라서, 여기서 개진된 다양한 특정 실시예들이 상세히 설명되는 동안, 본 발명에 대하여 본 발명의 사상과 범위를 벗어나지 않으면서 다양한 변경, 치환 및 수정이 가능하다. 따라서, 본 발명은 첨가된 청구항에 의하여 정의되는 바와 같이한정된다.
상술한 바와 같이, 상층전극의 측면은 열질화막으로 피복된다. 따라서, 상층전극의 측면은 열산화막이 형성되는 경우 산화되지 않는다. 이렇게 하여, 상층전극의 측면은 하층전극의 측면보다 더 돌출되는 것이 방지된다. 따라서, 소정의 소스/드레인영역의 부분은 게이트전극을 이용한 자기정렬에 있어서 불순물확산을 형성할 경우 이온이 주입되는 것을 방지하도록 차폐되지 않는다. 따라서, 게이트전극의 근처에서 불순물확산저항은 증가되지 않으며, IGFET(예를 들면, MOS형 트랜지스터)의 특성이 열화되지 않는다.
에칭스토퍼막이 형성(예를 들면, CVD법으로)되어 게이트전극을 피복한 후 층간절연막이 형성되는 경우, 게이트전극의 근방에서 보이드가 발생되지 않는다. 따라서, 층간절연막의 배선 고립성에 의하여 충진영역에서 소망하지 않은 보이드에 의한 역효과를 방지한다. 이렇게 하여, 반도체장치에서의 결함이 감소된다.

Claims (20)

  1. 게이트절연막 상에 형성된 하층전극과 하층전극 상에 형성된 상층전극을 구비한 IGFET의 게이트전극;
    상층전극 상에 형성된 캡막;
    상층전극의 측면상에 있는 제1 질화막;
    하층전극의 측면상에 있는 산화막; 및
    제1 질화막과 산화막의 외측상에 형성된 제2 질화막을 구비한 에칭스토퍼막을 포함하는 것을 특징으로 하는 절연게이트전계효과트랜지스터(IGFET)를 구비한 반도체장치.
  2. 제1항에 있어서, 제1 질화막이 열질화막인 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 제1 질화막이 급속열질화막(rapidly heated thermal nitride film)인 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서, 제1 질화막은 2 내지 5nm정도의 막두께를 가지는 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서,
    IGFET의 게이트전극을 피복하도록 형성된 층간절연막;
    IGFET의 소스/드레인영역을 노출시키도록 층간절연막에서 개구된 콘택트홀; 및
    콘택트홀을 충진하고 소스/드레인영역과 전기적으로 접속되는 도체를 더 포함하는 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서, 산화막은 열산화막인 것을 특징으로 하는 반도체장치.
  7. 제2항에 있어서, 제2 질화막은 화학증착법(CVD)으로 형성되는 것을 특징으로 하는 반도체장치.
  8. 반도체기판 상에 게이트절연막을 형성하는 단계;
    제1 전도막 상에 형성된 제2 전도막 상에 형성된 절연막을 구비하는 적층막을 게이트절연막 상에 형성하는 단계;
    절연막과 제2 전도막을 소정의 패턴으로 에칭하여 캡막과 상층게이트전극을 형성하는 단계;
    상층게이트전극의 측면상에 제1 질화막을 형성하는 단계;
    캡막, 상층게이트전극 및 질화막을 마스크로 이용하여 제1 전도막을 에칭함으로써 하층게이트전극을 형성하는 단계;
    하층게이트전극의 측면상에 제1 산화막을 형성하는 단계; 및
    전표면상에 제2 질화막을 구비하는 에칭스토퍼막을 형성하는 단계를 포함하는 것을 특징으로 하는 절연게이트전계효과트랜지스터(IGFET)를 구비한 반도체장치의 제조방법.
  9. 제8항에 있어서, 제1 전도막은 폴리실리콘막을 구비하며;
    제2 전도막은 금속막을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제8항에 있어서, 제1 전도막은 폴리실리콘막을 구비하며;
    제2 전도막은 고융점을 가지는 금속실리사이드막을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제8항에 있어서, 제1 질화막은 열질화막이며;
    제1 산화막은 열산화막인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제8항에 있어서, 에칭스토퍼막을 형성하는 단계는 제2 질화막을 화학증착법으로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제8항에 있어서, 제1 질화막은 램프를 가열원으로 이용하는 급속열질화단계로 형성된 열질화막인 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제8항에 있어서,
    제1 산화막을 형성하는 단계 후에 불순물을 반도체기판으로 도핑함으로써 소스/드레인영역을 형성하는 단계; 및
    에칭스토퍼막을 형성하는 단계 후에 전표면 상에 층간절연막을 형성하고 에칭스토퍼막에 대한 선택적인 에칭율로 층간절연막을 선택적으로 에칭하여 콘택트홀을 개구하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제8항에 있어서,
    제1 산화막을 형성하는 단계 후 반도체기판으로 제1 불순물 농도를 도핑함으로써 LDD(lightly doped drain)영역을 형성하는 단계;
    에칭스토퍼막을 이방성 에칭하여 하층게이트전극, 상층게이트전극 및 캡층의 측면상에 측벽에칭스토퍼막을 형성하는 단계; 및
    측벽에칭스토퍼막을 마스크로 이용하여 반도체기판으로 제1 불순물 농도보다 높은 제2 불순물 농도를 도핑함으로써 소스/드레인영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제15항에 있어서,
    반도체기판의 전표면상에 화학증착법으로 제2 산화막을 형성하는 단계;
    제2 산화막을 이방성 에칭하여 에칭스토퍼막의 측면상에 측면산화막을 형성하는 단계; 및
    측벽을 형성하는 단계 후 소스/드레인영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제1 게이트절연막 상에 형성된 제1 하층전극과 제1 하층전극 상에 형성된 제1 상층전극을 가진 제1 영역에 있는 제1 IGFET의 제1 게이트전극;
    제1 상층전극 상에 형성된 제1 캡막;
    제1 상층전극의 측면상에 있는 제1 질화막;
    제1 하층전극의 측면상에 있는 제1 산화막;
    제1 질화막과 제1 산화막의 외측에 형성된 제2 질화막을 구비하는 제1 에칭스토퍼막;
    제2 게이트절연막 상에 형성된 제2 하층전극 및 제2 하층전극 상에 형성된 제2 상층전극을 가진 제2 영역에 있는 제2 IGFET의 제2 게이트전극;
    제2 상층전극 상에 형성된 제2 캡막;
    제2 상층전극의 측면상에 있는 제3 질화막;
    제2 하층전극의 측면상에 있는 제2 산화막; 및
    제3 질화막과 제2 산화막의 외측에 형성된 제4 질화막을 구비하는 제2 에칭스토퍼막을 포함하며, 제1 IGFET는 약간 도핑된 드레인을 구비하는 제1 영역과 제2 영역을 구비하는 것을 특징으로 하는 반도체장치.
  18. 제17항에 있어서, 반도체장치는 반도체메모리장치인 것을 특징으로 하는 반도체장치.
  19. 제18항에 있어서, 제1 영역은 메모리셀영역이고 제2 영역은 주변회로영역인 것을 특징으로 하는 반도체장치.
  20. 제19항에 있어서,
    제1 IGFET의 제1 소스/드레인영역에 전기적 접속을 제공하는 제1 콘택트; 및
    제2 IGFET의 제2 소스/드레인영역에 전기적 접속을 제공하는 제2 콘택트를 더 구비하며,
    제1 콘택트로부터 제1 게이트전극까지의 제1 거리가 제2 콘택트로부터 제2 게이트전극까지의 제2 거리보다 더 큰 것을 특징으로 하는 반도체장치.
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