TW523929B - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
TW523929B
TW523929B TW090128555A TW90128555A TW523929B TW 523929 B TW523929 B TW 523929B TW 090128555 A TW090128555 A TW 090128555A TW 90128555 A TW90128555 A TW 90128555A TW 523929 B TW523929 B TW 523929B
Authority
TW
Taiwan
Prior art keywords
film
electrode
semiconductor device
patent application
nitride film
Prior art date
Application number
TW090128555A
Other languages
English (en)
Inventor
Hiroki Koga
Original Assignee
Nec Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corp filed Critical Nec Corp
Application granted granted Critical
Publication of TW523929B publication Critical patent/TW523929B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

523929 五、發明說明（1) 【發明領域】 確地說，：種半導體裝置及其製造方法，更明 *驊奘番；種匕括絕緣閘極場效電晶體（IGFET)之半 且右二广，其包括一閘極電極，該閘極電極包括多晶矽盥 具有4點之金屬或金屬氮化物；以及其製造方法。 【發明背景】 縮?丨ί善半導體裝置的積集纟，需要將接觸電極的接 ^ ^ 小，以提供金氧半導體場效電晶體（MOSFET)的 源極/沒極區之間的接觸。亦需 ==?觸孔：為了達到此…，已發展-種形成 ^ “亟的技術，而且習知為自動對準接觸（sac)。 考圖9與1〇，其表示習用於各種處理步驟之後進行 SAC技術之習用半導體裝置的習用製造方法橫剖面圖。 現在兹參考圖9(a)，在石夕基板2〇1上形成由氧化石夕（例 2 1 2)組成之閘極絕緣膜202。一層疊膜係 ⑽、Wsi(料鶴）膜204與覆蓋㈣5組成，該覆蓋膜係由 =虱化矽（例如ShN4)膜組成。使用照相平版印刷術，將覆 盍膜205、WSi膜204與多晶矽膜203蝕刻成所需圖案，以形 成閘極電極200。 在閘極電極以外的區域内，閘極絕緣膜2〇2表面亦經 餘刻’並製得更薄。因此’藉由熱氧化作用替代該經姓刻 部分，以增加閘極絕緣膜202的膜厚度。如圖9(b)所示， 於此步驟期間，在閘極電極2〇〇側面上形成氧化矽側壁膜
523929
207。 如圖9 (c )所示，使用自#^ 、、隹士、丄 ^ ^ 從用目動對準方法，以一種雜質對矽 基板表面進行離子植入作用，形成源極汲極區208，該方 法中使用閘極電極200作為遮罩。如此，形成M〇s型電晶 體。 參考^9(d)，以化學氣相沈積（CVD)方法形成氮化矽 膜2 0 9。氮化石夕膜2 0 9係作為餘刻中止膜。 現在兹參考圖10(a)，在整體表面上形成層間絕緣膜 210(例如BPSG(硼磷矽玻璃）膜，其覆蓋閘極電極並提供平 坦表面。 參考10(b)，使用照相平版印刷技術，於該源極/汲極 區208上的層間絕緣膜210中開孔212a。形成孔2123時，並 未蝕刻在閘極電極200侧面上形成的蝕刻中止膜2〇9。根據 蝕刻中止膜209與層間絕緣膜21〇的選擇性蝕刻率差異，僅 钱刻由BPSG組成的層間絕緣膜2 1 〇。 現在茲參考圖10(c)，進行各向異性蝕刻作用，以蝕 刻孔20 la中暴露出的蝕刻中止膜2〇9。對於閘極絕緣膜 進行進一步蝕刻作用。如此，以SAC技術開接觸孔21 2、。 其次，如圖10(d)所示，在接觸孔212内形成線路電極 213a，在線路電極213頂部與源極/汲極區2〇8之間提供電 性連接。因為接觸孔212係使用SAC技術與在閘極電極 側面的蝕刻中止膜209所形成，所以該M0S型元件可以做得 报微小。即使開接觸孔用的遮罩位置不正確，因該蝕刻= 止膜2 0 9之故，侧壁膜2 〇 7也不會被蝕刻。因此，可以避免
第6頁 523929
閘極電極200的上層電極204與下層電極2〇3在接觸孔2i2中 暴露出來。如此，可以增加定位該接觸孔212 際，並改善產率。 運 圖11係於各種處理步驟之後的習用半導體裝置之且 SAC技術習用製造方法橫剖面圖。圖u(a)說明，接近^層 電極2 03邊緣區之中止膜20 9與矽基板2〇1表面之間的距離曰 縮減。圖ii(b)說明在侧壁氧化物層之突出現象。圖u(c) 說明B P S G層間絕緣膜中的空隙。
片使用習用SAC技術形成接觸電極時，如圖9(b)般進行 熱氧化作用。形成問極電極2〇()時，目為該閑極絕緣膜2〇2 於蝕刻覆蓋膜205、上層電極2〇4與下層電極2〇3期間被部 分蝕刻，而且變得較薄，所以一定需要該熱氧化步驟。若 於上述蝕刻步驟之後未進行額外熱氧化步驟就形成該氮化 矽膜（中止膜209)，接近下層電極2〇3邊緣區之中止膜2〇9 與矽基板2 0 1表面之間的距離會縮減。該縮減距離於圖 11(a)中示為縮減間距t。熱載體可能陷在該氮化矽膜（中 止膜2 0 9 )與該氧化石夕膜（閘極絕緣膜之間。如此可能改變 該MOS型電晶體的閥限電壓值，因此使得難以根據所需設 計值製造MOS型電晶體。為了解決此問題，如圖9(b)所 示，進行該熱氧化步驟，並增加閘極絕緣膜2 〇 2的厚度。 如此可以避免陷於氮化矽膜（中止膜2〇9)與氧化矽膜（閘極 絕緣膜2 0 2 )之間的熱載體造成閥限電壓變化，如此可以獲 得MOS電晶體的所需特性。 本申請人已提出包括該閘極電極侧面的熱氧化技術，
第7頁 523929
並揭示於日本特許公開專利公報第〇2 — 4787i號。 曰用以增力口閘極絕緣膜202厚纟的熱氧化處理致使該多 曰曰石夕膜（下層f極203)與該WSi膜（上層冑極2〇4)同時氧 化。如此，如圖9(b)所示，形成氧化石夕臈（側壁膜2〇7)。
不過，視氧化條件而定，矽化物材料，例如WSi(上層 電極204)可能比多晶矽（下層電極2〇3)更容易被氧化。因 此，視圖9(b)所示之步驟中的氧化條件而定，如圖u(b) 所示之側壁膜207，在上層電極204侧面的侧壁膜2〇7比在 下層電極203側面的側壁膜207厚。此情況中，側壁膜2〇7 可包括一突出部分207a，其自上層電極2〇4橫向突出。 菖有一犬出部分207a自側壁膜207突出時，於圖H(b) 所示之離子植入步驟期間，會屏障閘極電極2〇〇側邊周圍 區域。如此會妨礙以雜質對接近閘極電極2〇〇邊緣的源極/ 汲極區2 0 8充分植入離子。如此可能提高位於閘極電極2 〇 〇 附近之源極/汲極區的擴散層電阻，而且負面地影響該M〇s 電晶體特性。 θ 此外，包括位於上層電極204側面之突出部分2〇7a的 侧壁膜20 7會使得圖9(d)所示之CVD氮化矽膜（蝕刻中止膜 209)包括犬出部分2〇9a，如圖11(c)所不。因此，形成 BPSG中間絕緣膜21〇時，突出部分2 09a使得難以填滿該接 觸孔中央部分，並可能形成空隙X，如圖11 ( c )所示。若層 間絕緣膜21 0中空隙X，於接點形成期間，相鄰接觸孔（例 如圖1 0 (c)中之接觸孔21 2)可能會發生短路。如此降低該 產物產率，並提高製造成本。
第8頁 523929
在上述討論見解中，需要提供一種半導體裝置，其包 括位於閘？電極侧面而且沒有突出部分之側錢，例如氧 (m或，鼠a化:且膜：需要提供一種絕緣閘極場效電晶體 ’，、不〃、文到側壁膜突出部分影響的特性。亦需 要提供該半導體裝置的製造方法。 【發明概述】
本發明之半導體裝置包括IGFET(絕緣閘極場效電晶 體）’及其製造方法。該半導體裝置包括氧化膜或氮化 膜v、以不會發生大出狀況的方式提供於該閘極電極侧面 上如此"亥IGFET的操作特性不會惡化，而且層間絕緣 膜的填充區不會出現空隙，因此絕緣特性不會變差。 根據該實施例一實施樣態，半導體裝置包括一 IGFET，其可能包括在閘極絕緣膜上形成的下層電極以及 在I層電極上形成的上層電極。可以在該上層電極上形成 覆蓋膜。可以在該上層電極側面形成第一氮化膜。可在該 了層電極側面上形成氧化膜。蝕刻中止膜可包括在該第一 氮化膜與氧化膜上形成的第二氮化膜。
根據實施例的另一實施樣態，該第一氧化膜可為埶氮 化膜。 ” 根據實施例的另一實施樣態，該第三氮化膜可為迅速 加熱熱氮化膜。 根據貝施例的另一實施樣態，該第一氧化膜的厚度約 2 至5 nm 〇
523929 五、發明說明（6) 根據實施例的另一實施樣態，可形成層間絕緣膜覆蓋 該I GFET的閘極電極。可在層間絕緣膜中開接觸孔，使該 IGFET的源極/汲極區暴露出來。可以一種導體填充該接觸 孔’並與該源極/汲極區電性連接。 根據實施例的另一實施樣態，該氧化膜可為熱氧化 膜。 可以化學氣相沈積 製造包括IGFET之半導 根據實施例的另一實施樣態 (CVD)作用形成該第二氮化膜。 根據實施例的另一實施樣態________$ 體裝置的方法包括下列步驟：在半導體基板上形成閘極絕 =:j該閘極絕緣膜上形成層疊膜，其中該層疊膜包括 ^ β π t電膜（其在第一導電膜上形成）上形成的絕緣膜、 盥上声電極力:導電成圖案’以形成覆蓋臈 ^覆上層電極侧面上形成第-氮化膜、使用 第一導電膜、該上層電極與作為遮罩的氮 以及m,: 層電側面上形成第-氧化膜， 膜。 八匕祜隹整體表面上之第二氮化 根據貫施例的另一實施樣能 石夕膜，而該第二導電亥第一導電臈包括多晶 根據實施制有鬲熔點的金屬矽化物膜。 化膜，而呤s - m 5亥第一氮化膜可為熱氮 化膜而5亥苐-氧化膜可為熱氧化膜。 ^ 法包氮::刻中止膜的形成方 523929 五、發明說明（7) ，據實施例的另一實施樣態，該第一氮化膜可為以迅 速熱氮化步驟並使用燈作為熱源所形成的熱氮化膜。 根據實施例的另一實施樣態，製造該半導體裝置的方 法可包括步驟··在形成第一氧化膜以及於整體表面上形成 層間絕緣膜的步驟之後，將雜質摻雜至該半導體基板中形 成源極/沒極區，並在形成層間絕緣膜蝕刻中止膜步驟之 後’以針對蝕刻中止膜的選擇蝕刻率蝕刻該層間絕緣膜， 開啟接觸孔。 根據實施例的另一實施樣態，製造該半導體裝置的方 法可包括步驟：於形成第一氧化膜步驟之後，於該半導體 基板換雜第一雜質濃度，形成輕度摻雜汲極（LDD)、各向 異性f刻該钱刻中止膜，形成位於該下層電極、上層電極 與覆蓋層側面上的侧壁膜蝕刻中止膜，以及使用該側壁膜 餘刻中止膜作為遮罩，將第二雜質濃度摻雜至該半導體基 板内’形成源極/汲極區。該第一雜質濃度可低於第二雜 質濃度。
、 根據實施例的另一實施樣態，製造該半導體裝置之方 法可包f步驟··以化學氣相沈積法在該基板整體表面上形 成第，氧化膜、各向異性蝕刻該第二氧化膜，以在該蝕刻 中止膜側面上形成側面氧化膜，以及於形成侧壁步驟之後 形成該源極/汲極區。 。 根據實施例的另一實施樣態，半導體裝置可包括第一 區與第二區。第一區中之第一 IGFET的第一閘極電極可具 有在第一閘極絕緣膜上形成的第一下層電極，以及在第一
第11頁 523929
下層電極 成第一覆 膜。可在 中止膜可 氮化膜。 第—閑極 電極上形 一覆蓋膜 在第二下 包括在該 膜。該第
上形成的第一上層電極。可在第一上層電極上形 蓋膜。可在該第一上層電極侧面形成第一氮化 該第一下層電極側面形成第一氧化膜。第一餘刻 包括在該第一氮化膜與第一氧化膜上形成的第二 第一 Q中之第一 IGFET的第二閘極電極可具有在 絕緣膜上形成的第二下層電極，以及在第二下層 成的第二上層電極。可在第二上層電極上形成& 、可在第二上層電極表面上形成第三氮化膜。可 層電極側面形成第二氧化膜。第二蝕刻中止膜可 第三氮化膜與第二氧化膜外面形成的第四氮化 一 IGFET可包括輕度摻雜汲極。 ^根據實施例的另一實施樣態，該半導體裝置可為半導 體記，裝置。根據實施例的另一實施樣態，該第一區可為 把憶單元區，第二區可為周邊電路區。 根據貫施例的另一實施樣態，第一接點可提供與第— 之第一源極/汲極區的電性連接。第二接點可提供與 GFET之源極及極區的電性連接。自第一接點至第— :極的第-間隔τ大於第二接點i第二閘極電極的第二間 【實施例之詳細說明】 現在茲將參考圖式 例。 數字 ，詳細說明本發明各種實施
圖1至3係經；品久& $ 面 、丄過各種處理步驟後之半導體裝置的橫剖
第12頁 523929
現在茲參考圖l(a)，可熱氧化矽基板1〇1的表面，形 成氧化矽膜102(例如SiOP。氧化矽膜1〇2的膜厚度約1〇 nm，而且可作為閘極絕緣膜。然後，可以低壓化學氣相沈 積法（LPVD)在該氧化矽膜1 〇2上形成多晶矽膜丨〇3。多晶矽 膜103的厚度約為100 nm。然後，可以CVD法在該多晶矽膜 103上形成WSi膜（矽化鎢膜）104 〇WSi膜1〇4的厚度約15()、 ⑽。然後以濺鍍法或CVD法在該WSi膜1〇4上形成氮化矽膜 (例如Si3N4)l〇5。氮化矽膜1〇5的厚度約1〇〇 nm。
現在茲參考圖1(b)，可在該氮化矽膜1〇5與氮化矽膜 105上形成包括光罩（未圖示）的遮罩。使用該遮罩將π i膜 104蝕刻成所需圖案。以此種方式，可以形成覆蓋膜與 上層電極104。上層電極可形成閘極電極的一部分。 尽移除該遮罩之後，可如圖1(c)所示般進行RTN(迅速熱 氮化）法可以使用燈作為熱源進行該rtN法。如此，可在 上層電極104側面形成抗氧化側膜。抗氧化側額6可為氧 m❿且其厚度約為2—5 nm。亦可在該導電膜多晶矽 . 面^上形成RTN氮化矽薄膜（未圖示）。RTN的條件包
如，氨⑽3)氣流速為5至10(公升/分鐘），於8〇〇至 1 0 0 0 C下，進行30至120秒。 M常fit广參考圖2(a) ’多晶矽膜103可與覆蓋膜105、上 # Μ 子蝕刻）方法同時蝕刻並去除多晶矽膜1 〇 3上 、、氮化矽膜，但是不蝕刻覆蓋膜105與在上層電極
第13頁 523929 五、發明說明（ίο) 104侧面的抗氧化膜106。此外，多晶矽膜1〇3可以留在上 層電極104與抗氧化侧膜1〇6下面，形成下層電極1〇3。如 此，可形成包括覆蓋膜105、上層電極1〇4與下層電極1〇3 3極電極100。可蝕刻閘極絕緣膜102表面，縮減該下層 電極103下方以外之區域的厚度。 朽丄考"圖2(b)，可進行RT〇(迅速熱氧化)法氧化下層電 =03的侧面以及閘極絕緣膜1〇2表面，形成氧化侧膜 4RTO法可使用燈作為熱源。在下層電極1 侧面上 忠虱化侧膜107厚度約為5 nm。閘極絕緣膜1〇2可以回到本 二厚t，約1〇 ^。㈣條件包括例如，氧(¾)氣 ς速為5至1〇(么升/分鐘），於9〇〇至u〇(rc下進行3〇至12〇 ^。可以在上層電極104上形成氮化矽覆蓋膜1〇5，而且可 ^層電極104的侧面上形成RTN氮化石夕抗氧化膜1〇6，如 σ以避免上層電極1 〇4上面與側面被氧化。如此，不合 ，面上形成氧化矽厚膜。即使上層電極丨〇4被氧化，與 二氧化膜1 06相比’膜此處形成的氧化矽膜也薄到可以： 。如此，可以上述方法形成閘極電極丨〇〇。 〜 現在兹參考圖2(c)，彳以使用閘極電極⑽作 :::自動對準方法對矽基板101表面離子植入低濃度雜 負如此，可形成源極/汲極區1 〇 8。 ’ 現在兹參考圖3(a)，可以CVD法，在整
=膜H9。氮化石夕膜109的厚度約5〇咖，而且可U 3極電極1 〇 〇上面與侧面的餘刻中止膜1 〇 9。 現在茲參考圖3(b)，可以形成層間絕緣膜丨1〇，以覆
523929 、發明說明（11) 盍並平坦化包括閘極電極100的整體表面。層間絕緣膜110 可為BPSG膜。然後，形成具有開口的遮罩m，該開口位 於與源極/汲極區1 〇8對應區域上。然後蝕刻層間絕緣膜 ，形成孔112a。形成孔112a時，可在BPSG作為層間絕 緣膜110與CVD氮化矽作為蝕刻中止膜1〇9的選擇性蝕刻率 條件下，進行氧化膜的選擇性蝕刻方法。如此，可以僅蝕 刻層間絕緣膜11 〇，而且不會明顯蝕刻該蝕刻中止膜丨〇 9。
現在兹參考圖3 ( c )，蝕刻位於孔丨丨2底部表面的中止 膜1 09。可以使用氮化膜的各向異性蝕刻法，僅蝕刻於孔 11 2a底部表面暴露出的蝕刻中止膜丨〇 9。此外，可以氧化 膜的蝕刻法蝕刻閘極絕緣膜1〇2，該閘極絕緣膜1〇2包括位 於孔112底部表面之蝕刻中止膜1〇9下方的氧化矽。如此， 可以SAC法形成接觸孔，而且可以暴露出包括源極/汲極區 108的矽基板1〇1。因此，使用該SAC法時，即使遮罩丨丨i中 的開孔疊在閘極電極1 〇〇上，亦可以避免形成接觸孔丨丨2期 間’上層電極與下層電極（104與1〇3)在接觸孔112中暴露 出來。 現在兹參考圖3 (d)，可在包括接觸孔丨丨2的層間絕緣 膜11 0上形成摻雜雜質的多晶矽。可以對多晶矽形成佈線 圖，並以遮罩（未圖示）進行蝕刻，形成接線電極丨丨3。接 線電極11 3包括在接觸孔11 2中形成的接觸電極丨丨3 a。如此 接觸電極11 3a可以在絕緣閘極場效電晶體（〖πET)之源極/ 汲極區1 08與接線電極11 3之間提供電性連接。所形成的 IGFET可為金氧半導體場效電晶體（mqsfet)，此僅為其一
523929 五、發明說明（12) 實例。
在包括如上述形成的半導體裝置中，於形成閘極電極 100期間，可以先形成下層電極104，以RTN在上層電極104 侧面形成包括氮化石夕的抗氧化膜1 〇 6，然後藉由與上層電 極104及抗氧化膜106自動對準，形成該下層電極103。可 以RTO在下層電極103側面形成侧面氧化膜1〇7，同時閘極 絕緣膜1 0 2的厚度可以回到大約其初始厚度。如此，因為 下層電極1 0 3侧面的侧面氧化膜1 〇 7本身的厚度大於上層電 極104側面的抗氧化膜1〇6，所以其會自下層電極1〇3側面 突起。因為可以抗氧化膜106覆蓋該上層電極1〇4侧面，所 以RTO期間，上層電極的側面不會被氧化。如此，可以避 免上層電極104侧面超出下層電極1 〇3侧面四突出狀態。 因此，在與上層電極104、下層電極1〇3以及抗氧化膜 I 0 6及/或侧面氧化膜1 〇 7自動對準之下，藉由離子植入雜 質形成源極/汲極區1 0 8時，該閘極電極附近的所需源極/ 汲極區1 0 8沒有任何部分被屏蔽，所以可以避免離子植
入。如此，可以避免閘極電極附近之源極/汲極區丨〇8的雜 夤擴散抗性提鬲。此外，於覆蓋閘極電極丨〇 Q的氮化矽 膜1 09形成之後形成BPSG層間絕緣膜11 〇時，接近閘極電極 1〇〇區域中不會產生空隙。即使形成接觸孔112與接觸電極 II 3 a呀，也可以避免填充區内不必要的空隙而對層間絕緣 膜11 0的配線絕緣性質產生不良影響。如此，可以避免對 形成的IGFET特性造成不良影響。 雖然上述實施例中可以氮化矽膜形成覆蓋膜1〇5，但
第16頁 523929 五、發明說明（13) 是亦可以氧化矽膜形成彼，此僅作為一實例。即使以氧化 矽膜形成覆蓋膜105，仍然可以在覆蓋膜105上形成包括 CVD氮化矽膜的蝕刻中止膜1 〇 9。因此，當蝕刻以開啟層間 絕緣膜11 0中的接觸孔11 2時，即使遮罩1 11位置不正確， 仍然可以避免蝕刻覆蓋膜1 〇 5。因此，可以避免接觸孔1 1 2 中的上層電極104暴露出來。 現在兹將參考圖4至6說明本發明第二實施例。該第二 實施例係本發明應用於輕度摻雜汲極“!)!)）結構IGFET的實 例。该第二實施例中與第一實施例相似的組件係以相同參 考符號表示。 圖4至6係於各種處理步驟之後的本發明第二實施例半 導體裝置的橫剖面圖。 現在茲參考圖4(a),可以與第一實施例相似方式，在 矽基板ιοί表面上形成閘極絕緣膜1〇2、多晶矽膜1〇3、wsi ，1〇4與氮化矽膜105。將氮化矽膜1〇5與ffSi膜1〇4形成預 疋圖案，以形成閘極電極的覆蓋膜1〇5與上層電極1〇4。 氧化=6兹參二圖，’可以進行爐氮化(FN)法，形成抗 =匕膜106。抗乳化膜可包括在上層電極1〇4側面 的氣化石夕膜。可以形成抗氧化膜m，如此位於多又 日日石夕膜103表面與覆蓋膜ρ μ ,Λ , 联1 表面之FN氮化矽膜會比上声雷 極104側面的FN氮化矽膜薄。因 f 盾電 1二表面上的FN氮化石夕膜。爐氮化條件包括例如，氨(二 UiUD C進订約5至20分鐘。 523929 五、發明說明（14) 現在茲參考圖4(c)可以自動對準覆蓋膜1〇5、上層電 極104與側面抗氧化膜106，蝕刻多晶矽膜1〇3。可以藉由 例=RI E(反應離子蝕刻）方法同時蝕刻並去除多晶矽膜〗〇3 上表面的Μ氮化矽膜，但是不蝕刻覆蓋膜1〇5與在上層電 極104側面的抗氧化膜1〇6。此外，乡晶石夕膜ι〇3可以留在 亡層電極104與抗氧化側膜106下面，形成下層電極1〇3。 成/括覆蓋膜1〇5、上層電極104與下層電極 下0 °可银刻閉極絕緣膜102表面，縮減該 下層電極103下方以外之區域的厚度。 側面：5=^1圖5(&)’可以爐氧化法氧化下層電極103 :面；f極絕緣膜102表面，形成該側面氧化膜1〇7。此 :二=膜102可以回到其原本初始厚度，約1。nm。 條件包括例如，氧（〇2)氣流速約5至1〇 (公升/分 =’=800至100(TC下進行約5至1〇秒。可以在升上刀層電 才 上表面形成氧化矽覆蓋膜105，而且可在上声電極 ==綱氣化石夕抗氧化膜1〇6，如此可以避：上二電 抗氧化膜;二=面成層電極104被氧化，與 如此，可以二此形處 現在茲參考圖5(b)，可以使用閘極 ，，以自動對準方法對石夕基板101表面離子植 質。如此，可形成LDD區114。 植入低農度雜 現在茲參考圖5(c),可以CVD在整 石夕議。氮化石夕細的厚度約50nffl，而 第18頁 523929 五、發明說明（15) 閘極電極100上面與側面的蝕刻中止膜1〇9。可以對CVD氮 化石夕膜1 09各向異性餘刻。如此，CVD氮化矽膜的蝕刻 在覆蓋抗氧化膜1〇6、側面抗氧化膜107與覆蓋 膜1 U b的側面上。 現在炫參考圖6(a)，然後可以使用閘 二，為遮罩，㈣動對準法對石夕基板⑻離子植 入低派度雜為。如此，可形成源極/汲極區丨〇8。 U。，現以在覆兹蓋參:二⑻’可以在整體表面上形成中止膜 m// °。。層間絕緣膜可為BPSG膜。可以 3區：遮古罩(未圖示）’其具有位於相當於源極/ 觸孔112。；成接：。然後’蝕刻層間絕緣膜110，形成接 =2及=觸孔112時’可以在以BPSG作為層間絕緣 件下，進行對於石〃膜作為蝕刻中止膜109的選擇性蝕刻率條 間絕緣膜110被二化膜而的選/二㈣處理。如此 J 0 9。 而不S明顯蝕刻蝕刻中止侧壁膜 梦的邑刻包广此位於接觸孔112底部表面之氧 ^ 0 Η ^ ψ ^ ^ , 如此，可以SAC法形成接觸孔112 , 使遮ί中的Ϊ孔正極：10广基板101。因此，即 形成接觸孔1 1 2期間因Α為使用該SAC法仍然可以避免 觸孔112巾的上芦* 2姓刻_巾止侧壁膜109 *造成接 現在兹參考V6(cf電極(104與103)暴露出來。 緣膜11。上形成摻』雜)暂工以在包括接觸孔112的層間絕 战搀雜雜質的多晶矽。可以對多晶矽形成佈
第19頁 523929
線圖，並以遮罩（夫+/ 一 1 1 0 , 固不）進订钱刻’形成接線電極1 1 3。 接線電極11 3包括在接總了丨·| ·| 0 & 觸12中形成的接觸電極113a。如 " a可以在絕緣閘極場效電晶體（IGFET)之源 極/及極區108與接線電極113之間提 成 的IGFET可為LDD型金董车逡神p t ; n 所仏或 各分 — I乳牛導體％效電晶體（MOSFET)，此僅 為其一實例。
^在上述包括上述1GFET的半導體裝置中，可以進行爐 氮化作用與爐氧化作用，形成抗氧化膜i 〇6與側面氧化膜 107 ’其與第-實施例不同。不⑲，與第一實施例相同的 是，因為位於下層電極103侧面的侧面氧化膜1〇7本身的厚 度大於上層電極1〇4侧面的抗氧化膜1〇6，所以其會自下層 電極1 側面突出。因為上層電極丨〇4的側面可被抗氧化膜 lj 6覆蓋所以於爐氧化期間，上層電極1 〇 4的側面不會被 氧化。如此，可以避免上層電極丨〇 4之側面超出下 103之側面的突出狀態。
因此，藉由利用上層電極1〇4、下層電極103、與抗氧 化膜1 0 6、及/或侧面氧化膜丨〇 7的自動對準，以雜質之離 子植入之方式形成源極/汲極區1 〇 8時，該閘極電極附近的 所需源極/汲極區1 〇8沒有一部分被屏蔽，所以可以避免離 子未被植入。因此，可以避免閘極電極附近的ldd區丨丨4雜 質擴散抗性提高。此外，於形成覆蓋閘極電極丨〇 〇的CVD氮 化石夕膜钱刻中止側壁膜109之後，形成BPSG層間絕緣膜 110 ’接近閘極電極1 〇 〇的區域不會發生空隙。即使形成接 觸孔112與接觸電極11 3a時，可以避免填充區内不必要的
第20頁 523929
空隙而對層間、絕緣膜110的配線絕緣性質產生不良影響。 如此，可=避免對形成的IGFET特性造成不良影響。 第一貫施例中，以氧化矽形成覆蓋膜105時，若接觸 孔的遮罩位置不正確，仍然可以餘刻覆蓋膜i Q 5。因此， 必須形成具有氮化矽膜或是對氧化矽具有選擇性蝕刻率的 材料之覆蓋膜1 0 5。 現在,k參考圖7與8說明本發明第三實施例。該第三實 施例係本發明應用於包括在記憶單元内之IGFET以及在周 邊電，内之IGFET的實例。該IGFET可為M〇s電晶體，此僅
為其實例。该第二實施例中與第一實施例相似的組件係以 相同參考符號表示。 —現在茲，考圖7(a)，半導體記憶體包括在基板1〇1上 界疋的圯憶單元區SA與周邊區SB。以圖1(a)至圖2(b)所示 之第一貫施例相同方法，在各區中形成個別丨GFET的閘極 電極（10(^與1〇(^)。在個別1(^5^的閘極電極（1〇〇八與 100B)中，可在覆蓋膜1〇5與上層電極1〇4的侧面形成抗氧 化膜1 0 6。可以在下層電極1 〇 3侧面上形成側面氧化膜 107。 、 現在兹參考圖7(b)，可以遮罩12〇(例如光阻）覆蓋周 邊電路區SB。然後，對記憶單元區SA離子植入高漢度雜 質。如此，形成源極/汲極區1 08A。以此種方法，可&以在 記憶單元區SA中形成於記憶單元内的igfET。 其次，如圖7(c)所示，移除遮罩120，並以遮罩 1 21 (例如光阻）覆蓋記憶單元區s A。然後，對周邊電路區
523929 五、發明說明（18) SB離子植人低濃度雜質，形成LDD區H4B。 骑矣^ f兹參考圖8(a)，可移除遮罩121，iwCVD法在整 innmm形成氮化矽膜109，以覆蓋閘極電極（100A與 ⑽面與侧面。氮化矽膜109可為蝕刻中止膜。可對 f109進行各向異性姓刻。如此，⑽氮化石夕的 蝕刻中止膜109合留古费 y曰邊在覆盍抗氧化膜106、側面氧化膜 1〇7、覆盍膜105與下層電極1〇3側面之區域。 化石夕H兹參考Λ8⑻’使用CVD法在整體表面上形成氧 暄1^/ #，以覆盍閘極電極（1〇〇A與100B)以及蝕刻中止 =留=:==進行各向異性㈣，使該侧壁 中止膜1 0 9側面上。蝕刻中止膜1 0 9的厚度 蝕刿：Ί比第一實施例之蝕刻中止膜或第二實施例的 : 貝1』膜薄。如此可形成側壁膜115，丁且其厚度 約2 0 nm 〇 又 产輩現參考圖8(C)，可以遮罩122(例如光阻)覆蓋記 隐早兀區SA。然後’使用閘極電極1〇〇B、蝕 與側壁膜115作泉、诗$ , 、1 υ y 乍為遮罩，以自動對準法對周邊電路區SB離 才回浪度雜質。如此，形成源極/汲極區108B。因 L *可形成具有相當高操作電壓LDD結構的IGFET。介於閘 ^極100B與源極/汲極區1〇8B之間的間距（即，ldd區、 的大小）可為蝕刻中止膜109與侧壁膜115的膜厚度總 不口 ° 參=圖8(d) ’可移除遮罩122。可在整體表面上形成 層間絕緣M11G ’以覆蓋閘極電極（mA#1_)，並提供
523929 五、發明說明（19) 平坦表面。層間絕緣膜11()可為BpsG膜。可形成開口位於 與源極/汲極區（1〇8八與1〇8]5)相對應區上之遮罩。然後， 1刻層間絕緣膜11 〇，形成接觸孔1 1 2。形成接觸孔11 2 日守’可於以BPSG作為層間絕緣膜丨丨〇說氮化矽膜作為蝕刻 中止膜1 0 9之選擇性蝕刻率條件下，進行氧化膜的選擇性 姓刻。如此，僅有層間絕緣膜丨丨〇被蝕刻，而不會繼續蝕 刻蝕刻中止膜109。以此種方式，可以SAC法形成接觸孔 112 ’而且可暴露記憶單元區^與周邊區“中包括個別 IGFET源極/汲極區（i〇8A與1086)之矽基板1〇1。 即使於遮罩位置不正確時蝕刻側壁膜丨丨5，蝕刻中止 膜1 0 9仍可抑制蝕刻作用，如此可以避免閘極電極（丨〇 〇 A與 100B)之個別上層電極1〇4與下層電極1〇3在接觸孔112中 露出來。 μ 然後，同樣在其他實施例中，可使用濺鍍法等在層間 絕緣膜11 0上形成導電性材料（例如鋁）的所需圖案。麸後 可以進行遮罩與平版印刷步驟，製得線路電極113。&路 電極113的一部分可形成接觸電極U3a。接觸電極丨丨仏可 以經由接觸孔11 2與包括記憶單元區SA之記憶單元中的 IGFET(例如MOS電晶體）源極汲極區1〇8A電性連接。此外， 接觸電極113a可經由接觸孔112，與周邊區邡中之⑶⑽型 IGFET(例如LDD型MOS電晶體）的源極/汲極區丨電性 接。 第三實施例所述的半導體裝置中，因為位於下層 1〇3側面的側面氧化膜1〇7本身的厚度大於上層電極1〇4側
523929
=的抗氧化膜106，所以其會自下層電極1〇3侧面突出。因 為上層電極104的侧面可被抗氧化膜1〇6覆蓋，所以上層電 虽104的側面不會被氧化。如此，可以避免上層電極丨侧 面超出下層電極1 〇 3侧面的突出狀態。
，此’在與閘極電極（丨〇〇A與丨〇〇β)自動對準的情況 下，藉由離子植入雜質於記憶單元區SA形成源極/汲極區 108A以及在周邊電路區中形成區η"時，閘極電極 (100A與100B)附近的所需源極/汲極區1〇8A或11}1)區丨〗^沒 有一部分被屏蔽，所以可以避免離子未被植入。如此，可 以避免閘極電極（100A與100B)附近的源極/汲極區1〇8A與 LDD區11 4B之雜負擴散抗性提高。如此，於形成覆蓋閘極 電極（100A與100B)的蝕刻中止膜1〇9與侧壁膜115之後形成 層間絕緣膜110時，接近閘極電極（100A與1〇川）區中不會 產生空隙。即使於形成接觸孔112與接觸電極丨丨^時，也 可以避免填充區内不必要的空隙而對層間絕緣膜丨丨〇的配 線絕緣性質產生不良影響。如此，可以避免對形成的 IGFET特性造成不良影響。
第三實施例中，周邊電路區SB中之1(^£^的1])1)區1148 邊緣與源極/汲極區108B抵消數量約為5〇 ηιη，基本上為姓 刻中止膜109與側壁膜115的厚度總和。如此可提供具有與 第一及第二實施例相似之高操作電壓特性的〖GFET。因為 使用触刻中止膜1 〇 9與侧壁膜11 5的層疊結構形成該[d ρ ^ 構，所以形成的蝕刻中止膜1 09厚度小於第一與第二實= 例。即使記憶單元區SA中介於IGFET之閘極電‘間二二二
523929 五、發明說明（21) 隻得車父小，仍然可以在該IG F E T中形成充分钱刻中止膜 109。即使使用縮減間距，因為於形成接觸孔112時，將層 間絕緣膜110與側壁膜115蝕刻至蝕刻中 通到記憶單元㈣中IGFET源紹及極區2 Q8A的9開孔乂 接觸孔11 2大小等於相鄰蝕刻中止膜2 〇9的間距。如此，接 觸電極113A的電阻不會提高。 雖然上述實施例中，揭示之實例包括具有以WSi構成 ϋ ί ΐ電極之閘極電極，但是可膜以例如具有高熔點的其 他金屬矽化物構成該上層電極。此外，該上層電極可以一 種金屬構成，例如鎢（w)。 本發明揭示一種包括IGFET(例如M0S電晶體）的閘極電 亟之結構，其中在上層電極侧面形成熱氮化矽膜，然 ϊϊ該^層⑼及熱氮化矽冑的自㈣準方法形成該下層 ，1三在该下層電極側面上形成熱氧化膜。如此，可以形 ^基本上與該熱氮化矽膜側面對準的下層電極側面。如 二雪丨該下層電極侧面的熱氧化膜本身的厚度大於該上 曰電^側面的熱氮化矽膜，所以其會突出。 可以熱氮化石夕膜覆蓋上層電極的侧面。如 ;氧化料’該上層電極侧面不會被氧化。以此種方：成 該上層電極之侧面超出該下層電極之侧面㊁ 電極自沒極區的部分不會被屏蔽’所以在與閘極 入。如办形成雜質擴散層時’可以避免離子未被植 古 可以避免該閘極電極附近的雜質擴散抗性提 同，而且可以避免對IGFET(例如M0S電晶體）的操作特性造
第25頁 523929 五、發明說明（22) 成不良影響。 於形成餘刻中止膜（例如以C V D方法進行）覆蓋該閘極 電極之後形成層間絕緣膜時， 空隙。如此，可以避免填充區 膜的配線絕緣性質產生負面影 半導體裝置中的瑕疵。 須暸解，上述實施例係作 此等實施例。特定結構不應受 如此，雖然本文已詳細說 不^€背本發明精神與範圍之下 變、替換與交替。因此，希望 範圍之定義限制。 接近閘極電極區中不會產生 中的不良空隙對該層間絕緣 響。以此種方式，可以減少 為範例，本發明不應受限於 限於上述實施例。 明各種特定實施例，但是在 ’本發明可以進行各種改 本發明僅由隨附之申請專利 523929 圖式簡單說明
圖1(a)〜（c)係經過各種處理 體裝置的橫剖面圖。 圖2(a)〜（c)係經過各種處理 體裝置的橫剖面圖。 圖3 ( a )〜（d )係經過各種處理 體裝置的橫剖面圖。 圖4 (a)〜（c )係經過各種處理 體裝置的橫剖面圖。 圖5 ( a )〜（c)係經過各種處理 體裝置的橫剖面圖。 圖6 ( a )〜（c )係經過各種處理 體裝置的橫剖面圖。 圖7 (a)〜（c)係經過各種處理 體裝置的橫剖面圖。 步驟後之第一實施例半導 步驟後之第一實施例半導 步驟後之第一實施例半導 步驟後之第二實施例半導 步驟後之第二實施例半導 步驟後之第二實施例半導 步驟後之第三實施例半導
圖8(a)〜（d)係經過各種處理 體裝置的橫剖面圖。 步驟後之第三實施例半導 習 習 習 田！經過各種處理步驟後之具娜技術的 用半導體裝置的習用製造方法橫剖面圖。 圖10(a)〜（d)係經過各種虛 田主道胁壯婆认切 處步驟後之具有SAC技術的 用+導體裝置的習用製造方法橫剖面圖。 用：U(乂严過各種處理步驟後之具有SAC技術的 用+導體裝置的習用製造方法横剖面圖。
【符號說明】
第27頁 523929 圖式簡單說明 100 閘極電極 100A 閘極電極 100B 閘極電極 101 基板 102 氧化$夕膜 103 下層電極 104 上層電極 105 氮化矽膜 106 抗氧化膜 107 氧化側膜 108 源極/汲極區 108A 源極/ >及極區 108B 源極/ >及極區 109 氮化矽膜 110 層間絕緣膜 111 遮罩 112 接觸孔 112a 接觸孔 113 電極 113A 接觸電極 113a 接觸電極 114 L D D區 114B L D D區 115 氧化膜
第28頁 523929 圖式簡單說明 12 0 遮罩 121 遮罩 122 遮罩 2 0 0 閑極電極 2 01 砍基板 201a 孔 202 閘極絕緣膜 203 下層電極 2 0 4 上層電極 20 5 覆蓋膜 207 側壁膜 207a 突出部分 208 汲極區 209 蝕刻中止膜 209a 突出部分 210 絕緣膜 212 接觸孔 212a 孔 213 線路電極 _ 213a 線路電極
第29頁

Claims (1)

  1. 523929 六、申請專利範圍 種半導體裝置，复办 ,ΤΓΓΓΠΜ A *增 其包括絕緣閘極場效電晶體 (IGFET)，該+導體裝置包括： 一 I G F E T之閘極電搞 層電極以及在該下其具有在閘極絕緣膜上形成的下 -覆蓋膜，其係ΘΛ極上 =的上層電極； -第-氮化膜，電極上形成； ^ ^ ^ ，、位於该上層電極側面； ^ 2八位於該下層電極側面；以及 轳# 6/餘刻#止^膜，其包括在該第一氮化膜與氧化膜外面 形成的一第二氮化膜。 ❿ 2、 ；申請專利範圍第1項之半導體裝置，其中： 第一氮化膜係熱氮化膜。 3、 ；申？專利範圍第2項之半導體裝置，其中： 弟一氮化膜係迅速加熱熱氮化膜。 4、 如申請專利範圍第2項之半導體裝置，其中： 遺第一氮化膜的厚度約2至5⑽。 5、 如申請專利範圍第2項之半導體 :層間絕緣膜，形成以覆蓋㈣順的閘^極； 的: 在該層間絕緣膜中開啟，以暴露出該IGFET 的源極/>及極區；以及 接。一導體，填充該接觸孔，並與該源極/汲極區電性連 如申請專利範圍第2項之半導體裝置，其中： 該氧化膜係熱氧化膜。 〃 如申睛專利範圍第2項之半導體裝置，其中：
    六、申請專利範圍 忒第一氮化膜係以化學氣相沈積（CVD)形成。 、一種半導體裝置的製造方法，該半導體裝置包括絕緣 閘極場效電晶體（1訐以），該方法包括下列步驟： 在一半導體基板上形成一閘極絕緣膜； 、，在該閘極絕緣膜上形成層疊膜，該層疊膜包括在第二 導電膜上形成的一絕緣膜，其中該第二導電膜係形成於 一導電膜上； ' 將該絕緣膜與第二導電膜蝕刻成預定圖案，以形成覆 蓋膜與上層電極； 在該上層電極側面形成一第一氮化膜； 使用該覆蓋層、上層電極、與氮化膜作為遮罩，蝕刻 該第一導電膜，並形成一下層電極； 在該下層電極側面上形成一第一氧化膜；以及 在整體表面上形成包括第二氮化膜的一餘刻中止膜。 9中、如申凊專利範圍第8項之半導體裝置的製造方法，其 該第-導電膜包括多晶矽膜；而且 該第二> 導電膜包括金屬膜。 1::如申哨專利範圍第8項之半導體裝置的製造方法，其 導電膜包括多晶矽膜；而且 該第f導電膜包括具有高熔點的金屬矽化物膜。 1::如申請專利範圍第8項之半導體裝置的製造方法，其 523929 六、申請專利範圍 該第一氮化膜係熱氮化膜；而 該第一氧化膜係熱氧化膜。 1 2、如申請專利範圍第8項之半導 中： 千導體裝置的製造方法，其 該蝕刻中止膜的形成方法包 第二氮化膜。 化學氣相沈積形成該 13、如申請專利範圍第8項之半導 中： 等體破置的製造方法，其 該第一氮化膜係使用燈作為埶 形成的熱氮化膜。 以迅速熱氮化步驟 14紅如申請專利範圍第8項之半導體裝 包括下列步驟： 直的I k方法，更 體 於形成第一氧化膜步驟之後，將雜游 基板内，形成源極/沒極區； 將雜質摻雜到該半導 於形成餘刻中止膜步驟之後，w 4 選擇性_率選擇性㈣該層間對該=中止膜之 … θ间名緣膜，以開啟一接觸 、如申請專利範圍第8項之半導靜 包括下列步驟： 牛導體裝置的製造方法’更 該：形成第-氧化膜步驟之後，將第一雜質濃度摻雜至· 導體基板内，形成LDD(輕度摻雜汲極）區； 各向異性蝕刻該蝕刻中止膜，名兮丁 Μ φ托 ,a 極邀 τ ^ ^ 在邊下層電極、上層電 蓋層之侧面上形成側壁敍刻中止膜；以及 使用該侧壁蝕刻中止膜作為遮罩，將第二雜質濃度摻
    第32頁 523929 六、申請專利範圍 雜至该半導體基板内，形成源極/沒極區，其中第— ^ 濃度低於第二雜質濃度。 ”質 1 6、如申請專利範圍第1 5項之半導體裝置的製造方 包括下列步驟·· / ，更 以化學氣相沈積法在該基板整體表面上形成一 化膜； 弟二氧 各向異性蝕刻該第二氧化膜，形成該蝕刻中止 上的一側面氧化膜；以及 、侧面 1? 於形成侧壁步驟之後，形成該源極/汲極區。 ~種半導體裝置，其包括一第一區與一第一 導體裝置包括： 弟一區，該半 有在^第—區中之—第—IGFEW第—閘極電極，其I 一 第一閘極絕緣膜上形成的一第一下層電極，以万、/ 下層電極上形成的一第一上層電極； ， 覆蓋膜，其係在該第一上層電極形成； =::5化m，其係在該第一上層電極側面形成； — 氧化膜，其位於該第一下層電極的側面； <1 膜外面开刻I止膜’其包括在第一氮化膜與第-氧化 圯成的一第二氮化膜； —蓋膜，其係在該第二上層電極形成； 二虱化膜’其係在該第二上層電極側面形成；
    第33頁 有在第二區中之一第二1GFET的第二閘極電極，豆且 第二下極絕緣膜上形成的-第二下層電·，以、及在 電極亡形成的一第二上層電極； … 523929 六、申請專利範圍 一第二氧化膜，其位於該第二下層電極的側面； 一第二蝕刻中止膜，其包括在第三氮化膜與第二氧化 膜外面形成的一第四氮化膜；而且 其中該第一 IGFET包括一輕度摻雜没極。 1 8、如申請專利範圍第1 7項之半導體裝置，其中： 該半導體裝置係一半導體記憶裝置。 1 9、如申請專利範圍第1 8項之半導體裝置，其中： 該第一區係一記憶單元區，而第二區係一周邊電路 區〇 20、如申請專利範圍第1 9項之半導體裝置，更包括： 一第一接點，其提供與該第一 I G F E T的第一源極/沒極 區的電性連接； 一第二接點，其提供與第二IGFET之第二源極/汲極區 的電性連接；以及 自第一接點至第一閘極電極的第一間距大於自第二接 點至第二閘極電極的第二間距。
    第34頁
TW090128555A 2000-11-15 2001-11-15 Semiconductor device and method of manufacturing the same TW523929B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000347716A JP2002151686A (ja) 2000-11-15 2000-11-15 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW523929B true TW523929B (en) 2003-03-11

Family

ID=18821402

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090128555A TW523929B (en) 2000-11-15 2001-11-15 Semiconductor device and method of manufacturing the same

Country Status (5)

Country Link
US (2) US6649500B2 (zh)
JP (1) JP2002151686A (zh)
KR (1) KR100446459B1 (zh)
GB (1) GB2373635B (zh)
TW (1) TW523929B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI420675B (zh) * 2005-04-25 2013-12-21 Semiconductor Components Ind 具遮罩電極之半導體裝置及其方法
TWI463660B (zh) * 2008-11-14 2014-12-01 Semiconductor Components Ind 具有溝槽遮罩電極結構的半導體裝置
TWI728481B (zh) * 2018-09-27 2021-05-21 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217383A (ja) * 2001-01-12 2002-08-02 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
KR100425989B1 (ko) * 2002-08-22 2004-04-06 동부전자 주식회사 반도체 소자의 제조 방법
KR100467023B1 (ko) * 2002-10-31 2005-01-24 삼성전자주식회사 자기 정렬 접촉 구조 및 그 형성 방법
KR100475118B1 (ko) * 2002-11-22 2005-03-10 삼성전자주식회사 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법
JP3696208B2 (ja) * 2003-01-22 2005-09-14 株式会社東芝 半導体装置
TW200501317A (en) * 2003-06-17 2005-01-01 Promos Technologies Inc Method of forming a contact hole and method of forming a semiconductor device
KR100568858B1 (ko) * 2003-07-24 2006-04-10 삼성전자주식회사 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조
US7049245B2 (en) 2003-09-12 2006-05-23 Promos Technologies, Inc. Two-step GC etch for GC profile and process window improvement
JP2005209836A (ja) * 2004-01-22 2005-08-04 Toshiba Corp 半導体装置の製造方法
US7459384B2 (en) * 2004-06-28 2008-12-02 International Business Machines Corporation Preventing cavitation in high aspect ratio dielectric regions of semiconductor device
JP4649896B2 (ja) * 2004-07-09 2011-03-16 日本電気株式会社 半導体装置及びその製造方法、並びにこの半導体装置を備えた表示装置
ITCZ20040017A1 (it) * 2004-11-08 2005-02-08 Carlo Gavazzi Space Spa Micro-interferometro integrato e metodo di realizzazione
US7723229B2 (en) * 2005-04-22 2010-05-25 Macronix International Co., Ltd. Process of forming a self-aligned contact in a semiconductor device
JP5159828B2 (ja) 2010-05-21 2013-03-13 パナソニック株式会社 半導体装置
US9412656B2 (en) * 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US10276662B2 (en) 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming contact trench
CN108417533B (zh) * 2018-04-13 2021-04-13 上海华力集成电路制造有限公司 接触孔的制造方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4753896A (en) * 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
JPH0247871A (ja) 1988-08-10 1990-02-16 Nec Corp 半導体装置の製造方法
JPH05102419A (ja) * 1991-10-07 1993-04-23 Sony Corp ダイナミツクｒａｍにおける容量の形成方法
JPH07183513A (ja) * 1993-12-24 1995-07-21 Toshiba Corp 半導体装置の製造方法
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices
JP2792459B2 (ja) * 1995-03-31 1998-09-03 日本電気株式会社 半導体装置の製造方法
US5654570A (en) * 1995-04-19 1997-08-05 International Business Machines Corporation CMOS gate stack
JP3795634B2 (ja) * 1996-06-19 2006-07-12 株式会社東芝 半導体装置の製造方法
JPH10223900A (ja) * 1996-12-03 1998-08-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
US5796151A (en) * 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
US5817562A (en) * 1997-01-24 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)
US6015997A (en) * 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
JP4401448B2 (ja) * 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5930634A (en) * 1997-04-21 1999-07-27 Advanced Micro Devices, Inc. Method of making an IGFET with a multilevel gate
US5731236A (en) * 1997-05-05 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Process to integrate a self-aligned contact structure, with a capacitor structure
US6123766A (en) * 1997-05-16 2000-09-26 Applied Materials, Inc. Method and apparatus for achieving temperature uniformity of a substrate
US6373088B2 (en) * 1997-06-16 2002-04-16 Texas Instruments Incorporated Edge stress reduction by noncoincident layers
KR100240880B1 (ko) * 1997-08-16 2000-01-15 윤종용 반도체 장치의 게이트 전극 형성 방법
JPH1187695A (ja) * 1997-09-11 1999-03-30 Toshiba Corp 半導体装置の製造方法
JPH11135745A (ja) * 1997-10-29 1999-05-21 Toshiba Corp 半導体装置及びその製造方法
JP3453289B2 (ja) * 1997-11-28 2003-10-06 沖電気工業株式会社 半導体装置及びその製造方法
US6258675B1 (en) * 1997-12-18 2001-07-10 Advanced Micro Devices, Inc. High K gate electrode
US6136636A (en) * 1998-03-25 2000-10-24 Texas Instruments - Acer Incorporated Method of manufacturing deep sub-micron CMOS transistors
JP3314807B2 (ja) * 1998-11-26 2002-08-19 日本電気株式会社 半導体装置の製造方法
TW452869B (en) * 1998-12-17 2001-09-01 Hyundai Electronics Ind Method of forming gate electrode in semiconductor device
US6448140B1 (en) * 1999-02-08 2002-09-10 Taiwan Semiconductor Manufacturing Company Laterally recessed tungsten silicide gate structure used with a self-aligned contact structure including a straight walled sidewall spacer while filling recess
US6573132B1 (en) * 1999-03-25 2003-06-03 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device having contacts self-aligned with a gate electrode thereof
US6342422B1 (en) * 1999-04-30 2002-01-29 Tsmc-Acer Semiconductor Manufacturing Company Method for forming MOSFET with an elevated source/drain
TW497210B (en) * 1999-05-11 2002-08-01 Mosel Vitelic Inc Self-aligned contact via process
US6096595A (en) * 1999-05-12 2000-08-01 Taiwan Semiconductor Manufacturing Company Integration of a salicide process for MOS logic devices, and a self-aligned contact process for MOS memory devices
US6200840B1 (en) * 1999-06-25 2001-03-13 United Microelectronics Corp. Method for producing PMOS devices
JP2001036072A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6281084B1 (en) * 1999-08-31 2001-08-28 Infineon Technologies Corporation Disposable spacers for improved array gapfill in high density DRAMs
US6235621B1 (en) * 1999-11-22 2001-05-22 Vanguard International Semiconductor Corporation Method for forming a semiconductor device
US20020132403A1 (en) * 1999-11-30 2002-09-19 Cheng-Yu Hung Method of fabricating a self-align contact with a disposable spacer
JP3406265B2 (ja) * 2000-01-20 2003-05-12 松下電器産業株式会社 半導体装置およびその製造方法
US6350665B1 (en) * 2000-04-28 2002-02-26 Cypress Semiconductor Corporation Semiconductor structure and method of making contacts and source and/or drain junctions in a semiconductor device
KR100393205B1 (ko) * 2000-05-30 2003-07-31 삼성전자주식회사 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법
US20020084482A1 (en) * 2000-12-31 2002-07-04 Cetin Kaya Scalable dielectric

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI420675B (zh) * 2005-04-25 2013-12-21 Semiconductor Components Ind 具遮罩電極之半導體裝置及其方法
TWI463660B (zh) * 2008-11-14 2014-12-01 Semiconductor Components Ind 具有溝槽遮罩電極結構的半導體裝置
TWI728481B (zh) * 2018-09-27 2021-05-21 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US12009253B2 (en) 2018-09-27 2024-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with staggered selective growth

Also Published As

Publication number Publication date
US20040067628A1 (en) 2004-04-08
US6649500B2 (en) 2003-11-18
GB2373635B (en) 2004-12-15
KR100446459B1 (ko) 2004-09-01
KR20020038508A (ko) 2002-05-23
US20020079492A1 (en) 2002-06-27
JP2002151686A (ja) 2002-05-24
GB0127170D0 (en) 2002-01-02
GB2373635A (en) 2002-09-25

Similar Documents

Publication Publication Date Title
TW523929B (en) Semiconductor device and method of manufacturing the same
KR100190757B1 (ko) 모스 전계 효과 트랜지스터 형성방법
JP2002110815A (ja) 半導体装置及びその製造方法
US8283223B2 (en) Method of manufacturing semiconductor device and semiconductor device
JP3980985B2 (ja) 半導体装置とその製造方法
JP2001203349A (ja) 半導体装置およびその製造方法
JP2003152101A5 (ja) 半導体集積回路装置の製造方法
US5698468A (en) Silicidation process with etch stop
JP2008021935A (ja) 電子デバイス及びその製造方法
US6309936B1 (en) Integrated formation of LDD and non-LDD semiconductor devices
US6040238A (en) Thermal annealing for preventing polycide void
US7416968B2 (en) Methods of forming field effect transistors having metal silicide gate electrodes
US6624079B2 (en) Method for forming high resistance resistor with integrated high voltage device process
JP2003298050A (ja) 半導体装置の製造方法
JPH1064898A (ja) 半導体装置の製造方法
KR0172263B1 (ko) 반도체 소자의 제조방법
JP2968548B2 (ja) 半導体装置及びその製造方法
JPH11186548A (ja) 半導体装置及びその製造方法
JP2008159834A (ja) 半導体装置の製造方法および半導体装置
KR19980025543A (ko) 반도체 소자의 실리사이드 형성방법
JP3886316B2 (ja) 半導体装置の製造方法
KR100215836B1 (ko) 반도체 소자의 제조방법
JPH0846189A (ja) 半導体装置及びその製造方法
KR20020096393A (ko) 모스 트랜지스터의 제조방법
JP2001267558A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees