KR100190757B1 - 모스 전계 효과 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 모스 전계 효과 트랜지스터 형성 방법에 관한 것으로 금속막 또는 금속 실리사이드막을 이용한 게이트 전극의 형성에 있어서, 게이트와 실리콘이 단락되는 현상을 방지하기 위하여 게이트 산화막의 상부에 다결정실리콘층을 증착하므로써, 다결정실리콘층 패턴의 형성시에 게이트 산화막이 식각되어 게이트와 반도체 기판이 단락되는 현상을 방지한다.

Description

모스 전계효과트랜지스터 형성 방법.
제1도 내지 제4도는 본 발명의 제1실시예에 따라 모스 전계 효과 트랜지스터를 형성하는 단계를 도시한 단면도.
제8도 내지 제9도는 본 발명의 제2실시예에 따라 모스 전계 효과 트랜지스터를 형성하는 단계를 도시한 단면도.
제10도 내지 제12도는 본 발명의 제3실시예에 따라 모스 전계 효과 트랜지스터를 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,21,31 : 반도체 기판 12,22,32 : 게이트 산화막
13,23,33 : 제2다결정실리콘층 15,15',25,25',35 : 금속막
26,36,36' : 금속실리사이드막 17,27,37 : 제1다결정실리콘층
18,28,38 : 절연막 19,29,39 ; 게이트
[발명의 상세한 설명]
본 발명은 모스 전계효과트랜지스터(이하, MOSFET라 한다.)형성 방법에 관한 것으로 특히 금속막 또는 금속 실리사이드막을 이용한 게이트 전극의 형성에 있어서 게이트 산화막의 상부에 다결정실리콘층과 절연막을 증착하므로써 게이트전극 형성을 위하여 다결정실리콘층 패턴의 형성시에 게이트 산화막이 식각되어 게이트와 반도체 기판이 단락되는 현상을 방지하는 MOSFET형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 스케일링 이론에 의해 MOSFET의 게이트 산화막의 두께가 점점 더 얇아지게 된다. 이는, 트랜지스터 채널의 트랜스 콘덕턴스를 높이기 위해서도 필수적인 요건이라 할 수 있다.
종래의 기술에 의한 MOSFET의 게이트 형성 방법을 설명하면 다음과 같다.
먼저 반도체 기판의 상부에 게이트 산화막과 게이트를 형성하고 상기 게이트를 마스크로 하여 노출된 반도체 기판에 저농도로 이온을 주입하여 저농도확산 영역을 형성한 후 상기 게이트의 측벽에 절연막 스페이서를 형성한다.
그다음 상기 스페이서 양측의 반도체 기판에 고농도의 이온을 각각 주입하여 게이트의 측면에서 이격된 소오스/드레인용 고농도확산영역을 형성한다. 여기서 상기 저농도확산영역중 고농도확산영역으로 형성되지 않고 일정폭으로 저농도확산영역이 남게되고 상기 고농도확산영역과 게이트도 중첩되지 않고 일정폭 만큼 남게된다.
그러나 상기와 같이 LDD구조를 갖는 트랜지스터는 소오스/드레인용 고농도확산영역이 게이트와 완전히 오브랩되지 않아서 MOSFET의 동작속도가 저하되는 문제점이 있다.
따라서 본 발명의 목적은 고농도확산영역이 게이트와 중첩되도록 하여 소자의 동작속도를 향상시키고 폴리사이드 구조의 게이트를 형성하여 저항을 감소시킬 수 있고, 폴리사이드 형성시 게이트 산화막이 식각되는 것을 방지하여 게이트와 반도체 기판이 단락되는 현상을 방지하므로써 소자의 신뢰성을 향상할 수 있는 MOSFET제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 MOSFET의 형성 방법은 반도체 기판의 상부에 게이트 산화막 제1 다결정실리콘층, 절연막 및 제2 다결정실리콘층을 순차적으로 적층하는 단계와 상기 제2다결정실리콘층을 게이트 패턴 공정으로 절연막이 노출될 때까지 식각하여 제2다결정실리콘층 패턴을 형성하는 단계와 상기 제2다결정실리콘층 패턴을 마스크로하여 절연막을 식각하여 절연막 패턴을 형성하는 단계와, 전체 구조의 상부에 금속막을 증착하는 단계와, 상기 금속막을 이방성식각하여 제2다결정실리콘층 패턴의 측면에 금속막 사이드월을 형성하는 단계와 상기 제2다결정실리콘층 패턴과 금속막 사이드월을 마스크로 하여 상기 제1다결정실리콘층과 게이트 산화막을 식각하므로써 반도체 기판의 상부에 제2다결정실리콘층 패턴 금속막 사이드월 제1다결정실리콘층 패턴 및 절연막 패턴으로 메탈사이드 구조의 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 MOSFET의 다른 형성 방법은 반도체 기판의 상부에 게이트 산화막 제1다결정실리콘층 절연막 및 제2다결정실리콘층을 순차적으로 적층하는 단계와 상기 제2다결정실리콘층을 게이트 패턴 공정으로 절연막이 노출될 때까지 식각하여 제2다결정실리콘층 패턴을 형성하는 단계와 상기 제2다결정실리콘층 패턴을 마스크로하여 절연막을 식각하여 절연막 패턴을 형성하는 단계와 전체 구조의 상부에 금속막을 증착하는 단계와 상기 금속막을 이방성식각하여 제2다결정실리콘층 패턴의 측면에 금속막 사이드월을 형성하는 단계와 열처리 공정을 통하여 상기 제2다결정실리콘층 패턴과 제1다결정실리콘층이 접한 부분의 금속막을 반응시켜 금속 실리사이드막으로 형성하는 단계와, 상기 제2다결정실리콘층 패턴과 금속막 사이드월을 마스크로 하여 상기 제1다결정실리콘층과 게이트 산화막을 식각하므로써 반도체 기판의 상부에 제2다결정실리콘층 패턴, 금속실리사이드 사이드월 제1다결정실리콘층 패턴 및 절연막 패턴으로 폴리사이드 구조의 게이트 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 MOSFET의 또다른 형성 방법은 반도체 기판의 상부에 게이트 산화막 제1다결정실리콘층 , 절연막 및 제2다결정실리콘층을 순차적으로 적층하는 단계와 상기 제2다결정실리콘층을 게이트 패턴 공정으로 절연막이 노출될때까지 식각하여 제2 다결정실리콘층 패턴을 형성하는 단계와, 상기 제2다결정실리콘층 패턴을 마스크로 하여 절연막을 식각하여 절연막 패턴을 형성하는 단계와 전체 구조의 상부에 금속막을 증착하는 단계와, 열처리 공정을 통하여 상기 제2다결정실리콘층 패턴과 제1다결정실리콘층과 접한 부분의 금속막을 반응시켜 금속 실리사이드막으로 형성하는 단계와 상기 금속 실리사이드막을 이방성식각하여 제2다결정실리콘 패턴의 측면에 금속실리사이드 사이월을 형성하고 반도체 기판의 상부에 제2다결정실리콘 패턴, 금속 실리사이드 사이드월, 제2 다결정실시콘층 패턴 및 절연막 패턴으로 폴리사이드 구조의 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.
제1도 내지 제4도는 본 발명의 제1실시예에 따라 MOSFET의 게이트를 제조하는 과정을 도시한 단면도이다.
먼저 제1도는 반도체 기판(11)의 상부에 게이트 산화막(12), 100-500Å정도 두께의 제1다결정실리콘층(17), 50 - 500Å정도 두께의 절연막(18) 및 게이트전극용 제2다결정실리콘층(13)을 순차적으로 적층하고 게이트 패턴 공정으로 제2다결정실리콘층(13)을 절연막(18)이 노출될 때까지 식각하여 제2다결정실리콘층(13)패턴을 형성한 상태를 도시한 단면도이다.
제2도는 상기 제2다결정실리콘층(13) 패턴을 마스크로 하여 노출된 절연막(18)을 식각하여 절연막(18) 패턴을 형성하고 전체 구조의 상부에 100 - 1000Å정도 두께의 금속막(15)을 형성한 상태를 도시한 단면도이다.
제3도는 상기 금속막(15)을 이방성식각하여 제2다결정실리콘층(13)패턴의 측면에 금속막 사이드월(15')을 형성한 상태를 도시한 단면도이다. 상기 형성된 금속막 사이드월(15')은 제2다결정실리콘층(13) 패턴 및 제1다결정실리콘층(17)을 전기적으로 접속한다.
제4도는 상기 제2다결정실리콘층(13)패턴과 금속막 사이드월(15')을 마스크로 하여 상기 제1 다결정실리콘층(17)과 게이트 산화막(12)을 식각하므로써 반도체 기판의 상부에 제2다결정실리콘층(13)패턴, 금속막 사이드월(15') 제1다결정실리콘층(17) 패턴 및 절연막 패턴(18)으로 메탈사이드 구조의 게이트(19)를 형성한다.
이때 게이트 산화막(12)은 제1다결정실리콘층(17)이 식각 장벽막 역활을 하므로 두께가 얇은 경우에도 게이트(19)하부의 게이트 산화막(12)은 식각되지 않는다.
제5도 내지 제8도는 본 발명의 제2실시예에 따라 MOSFET의 게이트를 제조하는 과정을 도시한 단면도이다.
먼저, 제5도는 반도체 기판(21)의 상부에 게이트 산화막(22), 100 - 500Å정도 두께의 제1 다결정실리콘층(27), 50 - 500Å정도 두께의 절연막(28) 및 게이트전극이 되는 제2 다결정실리콘층(23)을 순차적으로 적층하고 게이트 패턴 공정으로 제2다결정실리콘층(23) 패턴과 절연막(28) 패턴을 형성하고 전체 구조의 상부에 100Å내지 1000Å정도 두께의 금속막(25)을 형성한 상태를 도시한 단면도이다.
제6도는 상기 금속막(25)을 이방성식각하여 제2다결정실리콘층(23)패턴의 측면에 금속막 사이드월(25')을 형성한 상태를 도시한 단면도이다.
제7도는 열처리 공정을 통하여 상기 제2다결정실리콘층(23)패턴 및 제1다결정실리콘층(27)과 접한 부분의 금속막(25)을 반응시켜 금속 실리사이드막(26)으로 형성한 상태를 도시한 단면도이다. 상기 형성된 금속 실리사이드막(26)은 제2다결정실리콘층(23)패턴과 제1다결정실리콘층(27)을 전기적으로 연결시켜 준다.
제8도는 상기 제2 다결정실리콘층(23) 패턴과 금속 실리사이드막(26)을 마스크로 하여 상기 제1 다결정실리콘층(27)과 게이트 산화막(22)을 식각하므로써 반도체 기판의 상부에 제2 다결정실리콘층(23)패턴, 금속 실리사이드(26), 제1 다결정실리콘층(27) 패턴 및 절연막(28) 패턴으로 폴리사이드 구조의 게이트 (29)를 형성한다. 이때 게이트 산화막(22)은 제1다결정실리콘층(27)이 식각 장벽막 역활을 하여 두께가 얇은 경우에도 게이트(29) 하부의 게이트 산화막(22)은 식각되지 않는다.
제9도 내지 제12도는 본 발명의 제3실시예에 따라 MOSFET를 제조하는 과정을 도시한 단면도이다.
제9도는 반도체 기판(31)의 상부에 개이트 산화막(32)100 - 500Å정도 두께의 제1다결정실리콘층(37), 50 - 500Å정도 두께의 절연막(38) 및 게이트가 되는 제2다결정실리콘층(33)을 적층하고 게이트 패턴 공정으로 제2다결정실리콘층(33)패턴과 절연막(38)패턴을 형성하고 전체 구조의 상부에 100 - 1000Å정도 두께의 금속막(35)을 형성한 상태를 도시한 단면도이다.
제10도는 열처리 공정을 통하여 제2다결정실리콘층(33) 패턴 및 제1다결정실리콘층(37)과 접한 부분의 금속막(35)을 반응시켜 금속 실리사이드막(36)으로 형성하여 한 상태를 도시한 단면도이다.
제11도는 상기 금속실리사이드막(36)을 이방성식각하여 제2다결정실리콘층(33) 패턴의 측면에 금속실리사이드 사이드월(36')을 형성한 상태를 도시한 단면도이다. 반도체 기판(31)의 상부에 제2다결정실리콘층(33)패턴 금속 실리사이드 사이드월(36'), 제1다결정실리콘층(37) 패턴 및 절연막(38) 패턴으로 폴리사이드 구조의 게이트(39)를 형성한다.
제12도는 상기 게이트를 마스크로하여 게이트 산화막(32)을 식각한 상태를 도시한 단면도이다. 이때 제1다결정실리콘층(37)이 식각 장벽만 역활을 하여 두께가 얇은 경우에도 게이트(39)하부의 게이트 산화막(32)은 식각되지 않는다. 이때 게이트 산화막은 식각하지 않아도 무방하다.
상술한 바와 같이 본 발명의 MOSFET에 의하면 게이트 산화막의 상부에 다결정실리콘층을 증착하므로써 금속막 또는 금속실리사이드 사이드월(sidewall)을 이용하여 게이트 전극을 형성할 시에 게이트 산화막이 함께 식각되는 것을 방지하므로써 게이트와 반도체 기판이 단락되는 현상을 방지하여 소자의 신뢰성을 향상하는 이점이 있다.

Claims (19)

  1. 반도체 기판의 상부에 게이트 산화막 제1다결정실리콘층, 절연막 및 제2다결정실리콘층을 순차적으로 적층하는 단계와,
    상기 제2다결정실리콘층을 게이트 패턴 공정으로 절연막이 노출될 때까지 식각하여 제2다결정실리콘층 패턴을 형성하는 단계와,
    상기 제2다결정실리콘층 패턴을 마스크로하여 절연막을 식각하여 절연막 패턴을 형성하는 단계와,
    전체 구조의 상부에 금속막을 증착하는 단계와,
    상기 금속막을 이방성식각하여 제2다결정실리콘층 패턴의 측면에 금속막 사이드월을 형성하는 단계와,
    상기 제2다결정실리콘층 패턴과 금속막 사이드월을 마스크로 하여 상기 제1다결정실리콘층과 게이트 산화막을 식각하므로써 반도체 기판의 상부에 제2다결정실리콘층 패턴 금속막 사이드월, 제1다결정실리콘층 패턴 및 절연막 패턴으로 메탈 사이드 구조의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법.
  2. 삭 제
  3. 제1항에 있어서,
    상기 금속막은 W,Ta,Ti,Mo,Pt,Ni,Co중에 하나를 선택하여 사용하는 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법.
  4. 제1항에 있어서,
    상기 금속막의 두께가 100Å 내지 1000Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 제1다결정실리콘층의 두께가 100Å 내지 500Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법
  6. 제1항에 있어서,
    상기 절연막의 두께가 50Å 내지 500Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법
  7. 반도체 기판의 상부에 게이트 산화막 제1다결정실리콘층 절연막 및 제2 다결정실리콘층을 순차적으로 적층하는 단계와,
    상기 제2 다결정실리콘층을 게이트 패턴 공정으로 절연막이 노출될 때까지 식각하여패턴을 형성하는 단계와
    상기 제2다결정실리콘층 패턴을 마스크로하여 절연막을 식각하여 절연막 패턴을 형성하는 단계와,
    전체 구조의 상부에 금속막을 증착하는 단계와,
    상기 금속막을 이방성식각하여 제2다결정실리콘층패턴의 측면에 금속막 사이드월을 형성하는 단계와,
    열처리 공정을 통하여 상기 제2다결정실리콘층 패턴과 제1 다결정실리콘층이 접한 부분의 금속막을 반응시켜 금속 실리사이드막으로 형성하는 단계와,
    상기 제2다결정실리콘층 패턴과 금속막 사이드월을 마스크로 하여 상기 제1 다결정실리콘층과 게이트 산화막을 식각하므로써 반도체 기판의 상부에 제2 다결정실리콘층 패턴, 금속실리사이드 사이드월, 제1다결정실리콘층 패턴 및 절연막 패턴으로 폴리사이드 구조의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 금속막은 W,Ta,Ti,Mo,Pt,Ni,Co중에 하나를 선택하여 사용하는 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법.
  10. 제7항에 있어서,
    상기 금속막의 두께가 100Å 내지 1000Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성방법.
  11. 제7항에 있어서,
    상기 제1다결정실리콘층의 두께가 100Å 내지 500Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성방법.
  12. 상기 절연막의 두께가 50Å 내지 500Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성방법.
  13. (정정)반도체 기판의 상부에 게이트 산화막, 제1 다결정실리콘층, 절연막 및 제2 다결정실리콘층을 순차적으로 적층하는 단계와,
    상기 제2다결정실리콘층을 게이트 패턴 공정으로 절연막이 노출될 때까지 식각하여 제2다결정실리콘층 패턴을 형성하는 단계와,
    상기 다결정실리콘층 패턴을 마스크로하여 절연막을 식각하여 절연막 패턴을 형성하는 단계와,
    전체 구조의 상부에 금속막을 증착하는 단계와,
    열처리 공정을 통하여 상기 제2 다결정실리콘층 패턴과 제1다결정실리콘층과 접한 부분의 금속막을 반응시켜 금속 실리사이드막으로 형성하는 단계와,
    상기 금속 실리사이드막을 이방성식각하여 제2다결정실리콘층 패턴의 측면에 금속실리사이드 사이드월을 형성하고 반도체 기판의 상부에 제2다결정실리콘층패턴, 금속 실리사이드 사이드월 제2다결정실리콘층 패턴 및 절연막 패턴으로 폴리사이드 구조의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법.
  14. 제13항에 있어서,
    폴리 사이드 구조의 게이트 형성한 후에 게이트 산화막을 식각하는 단계를 추가로 구비하는 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법.
  15. (삭제)
  16. 제13항에 있어서,
    상기 금속막은 W,Ta,Ti,Mo,Pt,Ni,Co중에 하나를 선택하여 사용하는 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성 방법.
  17. 제13항에 있어서,
    상기 금속막의 두께가 100Å 내지 1000Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성방법.
  18. 제13항에 있어서,
    상기 제1다결정실리콘층의 두께가 100Å 내지 500Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성방법.
  19. (정정)제13항에 있어서,
    제7항에 있어서,
    상기 절연막의 두께가 50Å 내지 500Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터 형성방법.
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