KR920010062B1 - 반도체 장치의 실리사이드 형성방법 - Google Patents

반도체 장치의 실리사이드 형성방법 Download PDF

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Abstract

내용 없음.

Description

반도체 장치의 실리사이드 형성방법
제1도는 본 발명에 따라 실리콘 기판 상부에 게이트 산화막, 도프된 폴리 실리콘 및 도프안된 폴리 실리콘을 순차로 적층한 상태의 단면도.
제2도는 본 발명에 따라 게이트 전극을 형성한 후 전체적으로 산화막을 형성한 상태의 단면도.
제3도는 본 발명에 따라 게이트 전극 양측면에 산화막 스페이서를 형성한 상태의 단면도.
제4도는 본 발명에 따라 제3도의 구조위에 전체적으로 금속막을 형성한 상태의 단면도.
제5도는 본 발명에 따라 상기 금속막에 열처리 공정을 실시하여 게이트 전극 상부에 실리사이드막을 형성한 상태의 단면도.
제6도는 본 발명에 따라 금속막을 제거한 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : 소자분리 산화막
3 : 게이트 산화막 4 : 도프된 폴리 실리콘
5 : 도프안된 실리콘 6 : LDD 영역(Light Doped Drain)
7 : 산화막 8 : 산화막 스페이서
9 : 금속막 10 : 금속 실리 사이드
본 발명은 고집적 반도체 장치의 실리사이드막의 균일한 표면상태를 만들기 위한 실리사이드 형성방법에 관한 것으로, 특히, 반도체 장치에 사용되는 전도물질층, 예를들어 MOSFET의 게이트 전도물질층을 도프된 것과 도프안된 폴리(Poly) 실리콘 또는 아몰포스(Amorphous) 실리콘으로 2중층으로 형성한다음 금속막의 열처리 공정에 의해 실리사이드막을 형성하는 반도체 장치의 실리사이드 형성 방법이다.
일반적으로 예를들어 전도물질층으로 사용되는 폴리 실리콘은 면저항(Sheet Resistance)이 대략 50ohm/sq 정도이다. 메모리 소자의 집적도가 증가함에 따라 전도물질층의 선폭(line width)이 줄어들게 되어, 그로 인하여 선저항(line resistance)이 증가하게 된다. 따라서 이 전도물질층의 선저항이 증가하게 되면 회로의 RC 지연시간이 증가하게 된다.
따라서, 전도물질층상에 실리사이드를 형성하게 되면 그 저항값이 폴리 실리콘에 비해 1/10 이상 감소되어 회로의 RC 지연시간을 감소시킬 수 있고 전류의 전달능력을 증가시킬 수 있게 된다.
일반적으로, 종래에는 반도체 장치에서 실리사이드막을 형성하기 위한 실시예로서, 전도물질로서 불순물이 도프된 폴리 실리콘을 형성하고 그 상부에 금속막을 침착한 후, 열처리 공정을 통하여 실리사이드막을 형성하였다. 그러나, 이러한 종래 기술에 의하면 실리사이드막이 매우 거칠어지거나, 원하는 두께의 실리사이드막을 형성하지 못하였는데, 그 문제점은 다음과 같다. 즉, MOSFET의 경우, 게이트 전극과 소오스 및 드레인 전극을 실리사이드를 선택적으로 형성할 때, 금속막과 반응하는 실리콘내의 N형 불순물의 인(Phosphorus)과 비소(Arsenic)의 농도가 1020(Atoms/Cm3)이상이면 반응 속도가 매우 느리게 된다. 따라서, 원하는 일정두께의 실리사이드막을 형성하기 위해서는 형성시간을 늘리거나, 형성온도를 올려야 한다. 그러나, 첫째, 형성시간을 길게하는 것은 급속 열적 언닐링(Rapid Thermal Anneal) 장치를 이용하는 경우 문제가 발생하고, 둘째, 형성온도를 높이는 것은 실리사이드막의 거칠기가 심해지고, 또한 인과 비소의 농도가 클수록 실리사이드막 및 계면의 실리콘 표면이 매우 거칠게 되는 문제점이 발생한다.
상기 문제점을 해결하게 위하여, 소오스 및 드레인 영역에 N+영역을 형성하는 불순물 농도를 낮추어서 실리사이드막을 형성하는 방법과, 실리사이드막을 형성한후 소오스 및 드레인 영역에 이온주입에 의한 N+형 영역으로 형성하는 방법을 모색할 수 있으나, 게이트 전극으로 사용하는 폴리 실리콘은 일함수(Work Function)를 일정하게 유지하기 위하여 농도를 낮출수가 없고, 또한 실리사이드막을 형성후 불순물 주입이 불가능하였다.
따라서, 본 발명의 목적은 거칠기가 없는 매우 균일한 실리사이드막을 형성하는 방법을 제공하는데 그 목적이 있다.
본 발명에 의하면, 실리사이드막을 형성하기 위하여 제1전도물질층의 도프된 폴리 실리콘으로 형성하고, 그 상부에 제2전도물질층의 도프안된 폴리 실리콘을 형성한 다음, 그 상부에 금속막(예를들어 티타늄(Ti))을 형성한 후, 열처리 공정에 의해 상기 금속막이 제2전도물질층의 도프안된 폴리 실리콘과 반응하여 그로인하여 표면상태가 균일한 실리사이드막을 형성하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참고하여 상세히 설명하면 다음과 같다.
여기서 주지할 것은 본 발명의 주된 기술사상인 균일한 실리사이드 형성 방법을 설명하기 위해 후술된 명세서의 설명에서는 일실시예로서 MOSFET의 게이트 전극 상부에 실리사이드막을 형성하는 것으로만 기재하였으나, 본원 기술은 게이트 전극이 아닌 상호 접속 라인(Interconnection line)등에도 응용될 수 있다. 다만, 본원의 기술적 요지를 더욱 명확히 설명하기 위해 본원에서는 MOSFET에 적용하여 이하에서 기술될 것이다.
제1도는 실리콘 기판(1) 상부 일부에 소자분리 산화막(2)을 형성하고, 노출된 실리콘 기판(1)상에 게이트 산화막(3), 제1전도물질층으로서 게이트 전극용의 도프된 폴리 실리콘(4)(또는 도프된 아몰포스 실리콘)을 순차적으로 형성하고, 그 상부에 다시 제2전도물질층으로 도프안된 폴리 실리콘(5)(또는 도프안된 아몰포스 실리콘)을 형성한 상태의 단면도이다. 상기의 도프된 폴리 실리콘(4)(또는 도프된 아몰포스 실리콘)을 형성하는 방법은 도프안된 폴리 실리콘(4)(또는 도프안된 아몰포스 실리콘)을 형성한 다음 불순물, 예를들어 인 또는 비소등을 도핑시켜 도프된 폴리 실리콘(4)(또는 도프된 아몰포스 실리콘)을 형성하는 방법과, 또는 상기 폴리 실리콘(또는 아몰포스)을 형성할 때 상기의 불순물을 동시에 주입시켜서 도프된 폴리 실리콘(4)(또는 도프된 아몰포스 실리콘)으로 형성하는 인-시투(in-sity) 방법등이 있다.
여기서 주지할 것으로는 본원에서는 제1 및 제2전도물질층으로서 도프된 폴리 실리콘 및 도프안된 폴리 실리콘을 사용하여 기술되었지만 이들 대신에 제1 및 제2전도물질층으로서 도프된 아몰포스 실리콘 및 도프안된 아몰포스 실리콘으로 대체할 수 있다.
제2도는 게이트 전극(A4)용 마스크 패턴을 형성하여 상기 도프안된 폴리 실리콘(5), 도프된 폴리 실리콘(4) 및 게이트 산화막(20의 일정부분 제거하여 게이트 전극(4A)을 형성한다. 그리고 게이트 전극(4A)의 양측면 하단에 이온주입하여 LDD영역(6)을 형성한다음, 산화막(7)을 전영역 상부에 일정두께로 형성시킨 단면도이다.
제3도는 상기 산화막(7)을 비등방성 식각으로 식각하여 산화막 스페이서(8)를 게이트 전극(4A) 양측벽에 형성한 상태의 단면도이다.
제4도는 상기 공정으로 노출된 소자분리 산화막(2), 실리콘 기판(1)의 LDD영역(6) 및 스페이서(8) 측면 및 도프안된 다결정 실리콘(5) 상부에 전체적으로 금속막(9) 예를들어 티타늄(Ti)을 300∼1500Å로 증착시킨 상태의 단면도이다.
제5도는 상기의 금속막(9)을 열처리 공정 예를들어 570∼650℃의 확산로(furnace)에서 실시하여 게이트 전극(4A) 상부의 도프안된 다결정 실리콘(5) 영역 및 LDD 영역(6)에 금속 실리사이드막(10)이 형성된 상태의 단면도이다.
제6도는 소자분리 산화막(2) 및 산화막 스페이서(8) 상부의 금속막(9)을 선택적으로 제거시킨 상태의 단면도이다. 이때 만일 상기의 제5도의 열처리 공정에서 도프안된 폴리 실리콘(5)의 두께를 정확하게 제어하지 못하여 도프안된 폴리 실리콘(5)에 금속 실리사이드막(10)이 완전히 형성되지 못하는 경우에는, 이 공정 이후의 고온 공정(예를들어 산화막 성장 공정등)에서 도프된 폴리 실리콘(4)으로부터의 불순물이 도프안된 폴리 실리콘(5)내로 확산되어, 상기 완전히 도프안된 폴리 실리콘(5)은 도프된 폴리 실리콘으로 변환된다.
이상에서 설명한 바와 같이, 도프된 폴리 실리콘 또는 도프된 아몰포스 실리콘 상부에 도프안된 폴리 실리콘 또는 도프안된 아몰포스 실리콘을 형성한후 금속막을 형성하여 열처리하는 경우 금속막과 도프안된 폴리실리콘 또는 도프안된 아몰포스 실리콘이 반응하여 거칠기가 없는 매우 균일한 실리사이드막을 형성할 수 있는 효과가 있다.

Claims (6)

  1. 반도체 장치의 전도물질 상부에 실리사이드를 형성하는 방법에 있어서, 도프된 실리콘층으로 제1전도물질층을 형성하고, 그 상부에 도프안된 실리콘으로 제2전도물질층을 형성하는 단계와, 제2전도물질층 상부에 티타늄막을 형성하고 열처리 공정에 의해 상기 티타늄막을 제2전도물질층과 반응시켜 제1전도물질층 상부에 균일한 표면 상태의 실리사이드를 형성하는 것을 특징으로 하는 반도체 장치의 전도물질층 상부에 실리사이드를 형성하는 방법.
  2. MOSFET의 게이트 전극용 전도물질 상부에 실리사이드를 형성하는 방법에 있어서, 실리콘 기판 상부 일부에 소자분리 산화막을 형성하고, 노출된 실리콘 기판 상부에 게이트 산화막, 도프된 실리콘의 제1전도물질층 및 도프안된 실리콘의 제2전도물질층을 순차로 형성하는 단계와, 게이트 전극용 마스크 패턴 공정에 의해, 상기 제2전도물질층, 제1전도물질층을 게이트 산화막의 일부를 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측면 하부의 실리콘 기판내에 이온주입에 의한 LDD 영역을 형성하는 단계와, 상기 전체 표면에 산화막을 형성하고, 비등방석 식각공정에 의해 상기 게이트 전극 양측벽에 산화막 스페이서를 형성하는 단계와, 상기 전체 표면에 금속막을 증착하고, 열처리 공정에 의해 상기 금속막이 상기 게이트 전극용 제1전도물질층 상부에 있는 제2전도물질과 반응함으로써, 그로인하여 상기게이트 전극용 제1전도물질층 상부에 균일한 표면 상태의 실리사이드막을 형성하는 것을 특징으로 하는 MOSFET의 게이트 전극용 전도물질층 상부에 실리사이드막을 형성하는 방법.
  3. 제2항에 있어서, 상기 제1전도물질층은 불순물로서 인 또는 비소로 도프된 폴리 실리콘인 것을 특징으로 하는 MOSFET의 게이트 전극용 전도물질층 상부에 실리사이드막을 형성하는 방법.
  4. 제2항에 있어서, 상기 제1전도물질층은 도프된 아몰포스 실리콘이고, 제2전도물질은 도프안된 아몰포스실리콘인 것을 포함하는 것을 특징으로 하는 MOSFET의 게이트 전극용 전도물질층 상부에 실리사이드막을 형성하는 방법.
  5. 제2항에 있어서, 상기 제1전도물질층은 불순물로서 인 또는 비소로 도프된 아몰포스 실리콘인 것을 특징으로 하는 MOSFET의 게이트 전극용 전도물질 상부에 실리사이드막을 형성하는 방법.
  6. 제2항에있어서, 상기 금속막은 티타늄인 것을 특징으로 하는 MOSFET의 게이트 전극용 전도물질층 상부에 실리사이드막을 형성하는 방법.
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