KR0179100B1 - 모스 전계효과 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 모스 전계효과 트랜지스터의 제조방법에 관한 것으로서, 게이트산화막상에 SiH4가스를 사용하여 형성되는 그레인 바운더리가 작은 다결정실리콘층과 Si2H6가스를 사용하여 형성되는 그레인 바운더리가 큰 다결정실리콘층의 사이에 그레인 바운더리의 경계면이 되는 얇은 산화막을 형성하여 그레인 바운더리의 크기차를 명확하게하거나, SiH4비정질실리콘층과 도핑된 Si2H6비정질실리콘층을 순차적으로 반복 적층한 후, 열처리하여 다결정화시켜 시트 저항이 낮고 불순물의 침투 패스가 작은 게이트전극을 형성하였으므로, 불순물에 의한 게이트산화막의 특성 열화나 W 실리사이드 형성시의 F침투에 의한 게이트산화막의 두께 증가나 트랩시트에 의한 소자의 동작특성 악화를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

모스 전계효과 트랜지스터의 제조방법
제1a도 내지 제1c도는 본 발명의 일실시예에 따른 모스 전계효과 트랜지스터의 제조공정도.
제2a도 및 제2b도는 본 발명의 다른 실시예에 따른 모스 전계효과 트랜지스터의 제조공정도.
제3a도 및 제3b도는 본 발명의 또 다른 실시예에 따른 모스 전계효과 트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트산화막
3 : 제1다결정실리콘층 3A : 제4다결정실리콘층
4 : 산화막 5 : 제2다결정실리콘층
5A : 제3다결정실리콘층 5B: 제5다결정실리콘층
6 : W실리사이드층 7 : 소오스/드레인전극
8A : 제1비정질실리콘층 8B : 제3비정질실리콘층
8C : 제5비정질실리콘층 9A : 제2비정질실리콘층
9B : 제4비정질실리콘층 9C : 제6비정질실리콘층
본 발명은 보스 전계효과 트렌지스터(Metal Oxide Semiconductor Field Effect Transistor;이하 MOSFET라 칭함)의 제조방법에 관한 것으로서, 특히 게이트전극 형성을 위한 다결정실리콘층 증착 공정에서 반응가스를 달리하여 두차례 증착하여 그레인 바운더리의 크기가 다른 두층의 다결정실리콘층으로 형성하여 불순물에 의한 게이트산화막의 특성 열화나 실리사이드 형성시의 F침투에 의한 게이트산화막의 두께 증가나 트랩시트에 의한 소자의 동작 특성 열화를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 MOSFET의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 MOSFET의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 모스 전계효과 트랜지스터 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트로서 실용화되었으며, 폴리실리콘층상에 텅스텐등과 같은 고융점금속층을 적층하여 저저항 게이트를 형성하기도 한다.
그러나 상기와 같은 고융점금속을 적층한 게이트전극은 고융점 금속층형성공정시 스파이크 현상에 의해 고융점 금속이 게이트 절연막내로 침투하여 계면준위나 고정전하를 증가시키고, 게이트전극 형성후의 고온 열처리 공정에서 고융점금속이 산화되는 등의 문제점이 있으며, 이를 해결하기 위하여 고융점금속을 고순도화하고, 고융점금속막 형성방법을 개선하거나, H2O/H2혼합가스 분위기에서 열처리하여 산화를 방지하는 방법등이 연구되고 있다.
또한 일반적으로 N 또는 P형 반도체기판에 P 또는 N형 불순물로 형성되는 PN접합은 불순물을 이온주입한 후, 열처리로 활성화시켜 형성한다.
최근에는 반도체소자가 고집적화되어 소자의 밀도 및 스위칭 스피드가 증가되고, 소비전력을 감소시키기 위하여 반도체소자의 디자인룰이 0.5㎛이하로 감소된다. 이에 따라 확산영역으로 부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하며, 소오스/드레인전극을 저농도 불순물영역을 갖는 엘.디.디(lightly doped drain;이하 LDD라 칭함)구조로 형성하여 열전하 효과도 방지한다.
종래 MOSFET에 관하여 살펴보면 다음과 같다.
먼저, N 또는 P형 반도체기판 상에 게이트산화막을 형성하고, 상기 게이트산화막 상에 SiH4가스를 사용하여 550~650℃정도의 온도에서 형성된 다결정실리콘층 패턴으로된 일련의 게이트전극을 형성한 후, 게이트전극의 저항을 감소시키기 위하여 상기 게이트전극에 POCl3를 도핑하고, 상기 게이트전극 양측의 반도체기판에 P 또는 N형 분순물로된 소오스/드레인전극을 형성한다.
상기와 같은 종래의 MOSFET제조방법은 POCl3을 사용하여 850~950℃정도의 온도에서 도핑을 실시하면,
4POCl3+3O2→2P2O5+6Cl2, 2P2O5+5Si→5SiO2+2P2
반응에 의해 P가 게이트전극내로 도핑되어 시트 저항 값을 감소시킨다.
그러나 종래의 방법은 P가 게이트산화막에 침투하여 게이트산화막의 특성을 악화시키는 문제점이 있다.
또한 P가 게이트산호막으로 침투하는 것을 방지하기 위하여 P의 량을 감소시키면, 소자의 특성이 중요한 영향을 미치는 시트(sheet)저항 값을 조절할수 없어 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
상기와 같이 MOSFET의 시트 저항값을 더욱 감소시키기 위하여 상기 게이트전극의 상부에 W 실리사이드층을 형성하기도 하며, 이때 F가 게이트산화막에 침투하여 게이트산화막의 두께를 약 20% 전도 증가시키거나, 트랩 시트(site)로 작용하여 공정수율 및 소자동작의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 P가 게이트산화막으로 침투되는 것을 방지하여 게이트산화막의 특성이 저하되거나, 시트 저항의 조절을 용이하게하여 소자동작의 신뢰성을 향상시킬 수 있는 MOSFET의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 게이트전극을 그레인 바운더리의 크기가 다른 두 개의 층으로 형성하여 W 실리사이드 형성시 F의 기판으로의 침투를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 MOSFET의 제조방법을 제공함에 있다.
상기와 같은 목적들을 달성하기 위한 본 발명에 따른 MOSFET 제조방법의 특성은,
반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 SiH4가스를 사용하여 그레인 바운더리가 작은 제1다결정실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층상에 예정된 두께의 산화막을 형성하는 공정과, 상기 산화막상에 Si2H6가스를 사용하여 그레인 바운더리가 큰 제2실리콘층을 형성하는 공정과, 상기 제1 및 제2다결정실리콘층을 패턴닝하여 제1 및 제2다결정실리콘층 패턴으로된 게이트전극을 형성하는 공정을 구비함에 있다.
본 발명에 따른 MOSFET제조방법의 다른 특징은,
반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 Si2H6가스를 사용하여 그레인 바운더리가 큰 제1실리콘층을 형성하는 공정과, 상기 제1실리콘층상에 SiH4가스를 사용하여 그레인 바운더리가 작은 제2실리콘층을 형성하되 불순물이 포함되도록하는 공정과, 상기 제2실리콘층 상에 Si2H6가스를 사용하여 그레인 바운더리가 큰 제3실리콘층을 형성하는 공정과, 상기 구조의 반도체기판을 열처리하여 상기 제2실리콘층내의 불순물을 제1 및 제3실리콘층으로 확산시키는 공정과, 상기 제1내지 제3실리콘층을 패턴닝하여 제1내지 제3실리콘층 패턴으로된 게이트전극을 형성하는 공정을 구비함에 있다.
본 발명의 따른 MOSFET제조방법의 또 다른 특징은,
반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 SiH4가스를 사용하여 그레인 바운더리가 작은 제1비정질실리콘층과 Si2H6가스를 사용하여 그레인 바운더리가 크고 불순물이 포함된 제2비정질실리콘층을 반복 형성하는 공정과, 상기 구조의 반도체기판을 열처리하여 상기 제2비정질실리콘층내의 불순물을 제1비정질실리콘층으로 확산시키고, 다결정실리콘화시키는 공정과, 상기 다결정화된 제1 및 제2비정질실리콘층들을 패턴닝하여 제1 및 제2비정질실리콘층들의 패턴으로된 게이트전극을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 MOSFET의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제1a도 내지 제1c도는 본 발명의 일실시예에 따른 MOSFET의 제조 공정도로서, 그레인 바운더리의 크기가 다른 두층의 다결정실리콘층으로 게이트전극을 형성한 예이다.
먼저, 제1도전형, 예를 들어 N 또는 P형 반도체기판(1)상에 예를 들어 70~150Å정도 두께의 게이트산화막(2)을 형성하고, 상기 게이트산화막(2) 상에 SiH4가스를 SiH4→Si+2H2로 분해시켜 비교적 그레인 바운더리가 작은 제1다결정실리콘층(3)을 예를 들어 500~700℃정도의 온도에서 300~1000Å정도의 두께로 형성한다.
그 다음 상기 제1다결정실리콘층(3)을 O2또는 H2+O2가스 분위기에서 열처리하여 산화막(4)을 형성하되, 예를 들어 450~550℃정도의 온도에서 5~20분 정도 열처리하여 약 20Å 두께로 형성한다. 이때 상기 산화막(4)은 두께가 얇아 절연막의 역할을 갖지는 않으며, 형성 가스가 O2인 경우에는 2~4SLPM, H2+O2혼합가스의 경우에는 H2:O2=2:1 SLPM의 조건에서 성장시키며, 상기 산화막(4)에 의해 제1다결정실리콘층(3)의 그레인 바운더리가 후속 적층막과 연결되지 않고 끝나게 되어 상기 산화막(4)이 후속 적층막의 그레인 바운더리의 새로운 경계면이 된다.(제1a도 참조).
그후, 상기 산화막(4)상에 Si2H6가스를 사용하여 Si2H6→2Si+3H2로 분해시켜 제2다결정실리콘층(5)을 예를 들어 700~2000Å정도의 두께로 형성한다. 이때 상기 Si2H6가스는 SiH4가스에 비해 물리적 열흡착 특성이 우수하여 형성된 다결정실리콘층의 그레인 바운더리가 크게 형성된다. 또한 상기 제2다결정실리콘층(4)에는 불순물 P가 도핑되는데, 상기 도핑 방법은 도포 공정중에 PH3,N2혼합 가스를 주입하여 PH3 →2P+3H2반응에 의해 도핑되고, 상기 제2다결정실리콘층(5)은 제1다결정실리콘층(3)과는 산화막(4)에 의해 분리되어 있어 비교적 큰 그레인 바운더리의 다결정실리콘층이 용이하게 형성된다.
그 다음 상기 제1 및 제2다결정실리콘층(3),(5)을 예를 들어 600~700℃정도의 온도에서 열처리하여 P를 확산시켜 제1다결정실리콘층(3)도 도핑되도록한다. 여기서 제2다결정실리콘층(5)에만 P이 도핑되어 있으므로, 도핑 정도를 조절하면 게이트산화막(2)으로 확산되는 P의 량을 감소시킬 수 있다.(제1b도 참조).
그후, 상기 제2다결정실리콘층(4)상에 W 시리사이드층(6)을 형성한다. 이때 상기 W 실리사이드층(5)은 7SiH2Cl2+2WF6→2WSi2+3SiF4+14H2반응에 의해 형성되는데, 제1 및 제2다결정실리콘층(3),(5)간의 그레인 바운더리 크기 차이에 의해 불순물의 침투 패스가 감소하여, 상기 F성분이나 H2나 H2O등의 반응 부산물이 게이트산화막(2)으로 침투하기가 어려워진다.
그 다음 상기 W 실리시이드층(6)과 제1 및 제2다결정실리콘층(3),(5)을 패턴닝하여 W 실리사이드층(6) 패턴과 제1 및 제2다결정실리콘층(3),(5)패턴으로 구성되는 게이트전극을 형성한다. 그후 상기 게이트전극 양측의 빈도체기판(1)에 제2도전형 예를 들어 P 또는 N형으로된 소오스/드레인전극(7)을 형성한다(제1c도 참조).
상기에서 SiH4가스와 Si2H6가스를 사용하여 형성된 다결정실리콘층 게이트는 약 2000Å정도의 두께일 때 각각 50, 및 25~40Ω/?정도의 시트저항값을 가지며, 상기 W 실리사이드층(6)을 사용하면 약 10~20Ω/?정도로 스트저항값이 감소된다. 따라서 상기 W 실리사이드층(6)을 형성하지 않을 수도 있으며, 상기 제1 및 제2다결정실리콘층(3),(5)을 비결정실리콘으로 형성하고, 후속 열처리 공정에서 다결정실리콘화시킬 수도 있다.
제2a도 및 제2b도는 본 발명에 따른 MOSFET제조방법의 다른 실시예로서 그레인 바운더리의 경계면을 고려하지 않고 산화막을 중간에 개재시키지 않고 게이트전극을 형성한 예이다.
먼저, 게이트산화막(2)상에 Si2H6가스를 사용하여 비교적 그레인 바운더리가 큰 제3다결정실리콘층(5A)을 형성하고, 상기 제3다결정실리콘층(5A)상에 SiH4가스를 사용하여 비교적 그레인 바운더리가 작고 불순물 P가 포함되어 있는 제4다결정실리콘층(3A)을 형성한 후, 상기 제4다결정실리콘층(3A)상에 Si2H6가스를 사용하여 그레인 바운더리가 큰 제5다결정실리콘층(5B)을 형성한 후, 소정 온도, 예를 들어 400~600℃정도의 온도에서 열처리하여 불순물을 제3 및 제5다결정실리콘층(5A),(5B)에 확산시킨다(제2a도 참조).
그 다음 상기 제5다결정실리콘층(5B)상에 W 실리사이드층(6)을 형성한 후, 상기 W 실리사이드층(6)과 제3내지 제5다결정실리콘층(5A),(5B)을 패턴닝하여 W 실리사이드층(5) 패턴과 제1 및 제2다결정시리콘층(3),(5)패턴으로 구성되는 게이트전극을 형성하고, 상기 게이트전극 양측의 반도체기판(1)에 제2도전형, 예를 들어 P또는 N형으로된 소오스/드레인전극(7)을 형성한다(제2b도 참조).
상기에서 그레인 바운더리의 크기차를 명확하게 하게 위하여 각층들의 사이에 매우 얇은 두께, 예를 들어 20Å이하의 산화막을 개재시킬 수도 있으며, 상기 제3내지 제5다결정실리콘층(5A),(3A),(5B)을 비정질 실리콘층으로 형성하여도 상기의 열치리 공정의 조건을 변화시켜 예정된 온도, 예를 들어 600~800℃정도의 온도에서 N2분위기에 10~60분간 열치리하여 불순물을 혹산시킴과 동시에 다결정화시킬 수도 있다.
제3a도 및 제3b도는 본 발명의 또 다른 실시예에 따른 MOSFET의 제조 공정도로서, 그레인 바운더리의 크기가 다른 비정질 실리콘층들으로 반복 적층한 예이다.
먼저, 게이트산화막(2)상에 비교적 작은 그레인 바운더리를 갖는 제1, 제3 및 제5비정질실리콘층(8A),(8B),(8C)과 비교적 큰 그레인 바운더리를 갖는 제2, 제4 및 제6비정질 실리콘층(9A),(9B),(9C)을 400~600℃정도의 온도에서 각각 반복 적층한다. 이때 상기 제1, 제3 및 제5비정질실리콘층(8A),(8B),(8C)은 SiH4가스를 사용하여 예정된 조건, 예를 들어 SiH4는 200~300SCCN, N21.5~2SLPM조건으로 형성하고, 상기 제2, 제4 및 제6비정질 실리콘층(9a),(9b),(9c)은 불순물 P를 포함하는 Si2H6가스를 사용하여 예정된 조건, 예를 들어 Si2H6은 200~300SCCM, PH3는 250~300SLPM, N2는 1.5∼2SLPM의 조건으로 형성한다.
그 다음 상기 구조의 반도체기판(1)을 예정된 온도, 예를 들어 600~800℃정도의 온도에서 N2의 분위기에 10~60분간 열처리하여 불순물을 제1, 제3 및 제5비정질실리콘층(8A),(8B),(8C)에 확산시킴과 동시에 각 비정질 실리콘층들을 다결정 실리콘층화한다(제3a도 참조).
그후, 상기 다결정화된 제1내지 제6비정질실리콘층(8A)~(9C)들을 패턴닝하여 게이트전극을 형성하고, 상기 게이트전극 양측의 반도체기판(1)에 제2도전형, 예를 들어 P또는 N형으로된 소오스/드레인전극(7)을 형성한다(제3b도 참조)
이상에서 설명한 바와 같이, 본 발명에 따른 MOSFET의 제조방법은 게이트산화막상에 SiH4가스를 사용하여 형성되는 그레인 바운더리가 작은 다결정실리콘층과 Si2H6가스를 사용하여 형성되는 그레인 바운더리가 큰 다결정실리콘층의 사이에 그레인 바운더리의 경계면이 되는 얇은 산화막을 형성하여 그레인 바운더리의 크기차를 명확하게하거나, SiH4비정질실리콘층과 도핑된 Si2H6비정질실리콘층을 순차적으로 반복 적층한 후, 열처리하여 다결정화시켜 시트 저항이 낮고 불순물의 침투패스가 작은 게이트전극을 형성하므로, 불순물에 의한 게이트산화막의 특성 열화나 W 실리사이드 형성시의 F 침투에 의한 게이트산화막의 두께 증가나 트랩시트에 의한 소자의 동작특성 악화를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (13)

  1. 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 SiH4가스를 사용하여 제1다결정실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층을 O2또는 H2+O2혼합가스를 분위기에서 열처리하여 절연막으로 작용하지 않는 산화막을 형성하는 공정과, 상기 산화막상에 Si2H6가스를 사용하여 그레인 바운더리가 제1다결정실리콘층 보다 큰 제2실리콘층을 형성하는 공정과, 상게 제1 및 제2다결정실리콘층을 패턴닝하여 제1 및 제2다결정실리콘층 패턴으로된 게이트전극을 형성하는 공정을 구비하는 모스 전계효과 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 게이트산화막을 70~150Å두께로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 제1다결정실리콘층을 300~1000Å 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 산화막을 20Å이하의 두께로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
  5. 제1항에 있어서, 상기 산화막을 O2로 형성하는 경우에는 2~4SLPM, H2+O2혼합가스로 형성하는 경우에는 2:1 SLPM의 조건에서 성장시키는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  6. 제1항에 있어서, 상기 산화막을 450~550℃온도에서 5~20분 열처리하여 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  7. 제1항에 있어서, 상기 제2다결정실리콘층을 700~2000Å두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  8. 제1항에 있어서, 상기 제2다결정실리콘층을 500~700℃온도에서 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  9. 제1항에 있어서, 상기 제2다결정실리콘층상에 시트저항 감소를 위한 W 실리사이드층을 형성하는 공정을 추가로 구비하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  10. 제9항에 있어서, 상기 W 실리사이드층을 SiH2Cl2와 WF6의 혼합 가스를 사용하여 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  11. 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 Si2H6가스를 사용하여 제1다결정실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층을 O2또는 H2+O2혼합가스 분위기에서 열처리하여 절연막으로서 작용하지 않는 산화막을 형성하는 공정과, 상기 산화막상에 SiH4가스를 사용하여 그레인 바운더리가 상기 제1다결정실리콘층 보다 작은 제2실리콘층을 형성하되 불순물이 포함되도록 하는 공정과, 상기 제2다결정실리콘층을 O2또는 H2+O2혼합가스 분위기에서 열처리하여 절연막으로서 작용하지 않는 산화막을 형성하는 공정과, 상기 산화막상에 Si2H6가스를 사용하여 그레인 바운더리가 상기 제2다결정실리콘층 보다 큰 제3다결정실리콘층을 형성하는 공정과, 상기 구조의 반도체기판을 열처리하여 상기 제2다결정실리콘층내의 불순물을 제1 및 제3다결정실리콘층으로 확산시키는 공정과, 상기 제1내지 제3다결정실리콘층을 패턴닝하여 제1내지 제3다결정실리콘층 패턴으로된 게이트전극을 형성하는 공정를 구비하는 모스 전계효과 트랜지스터의 제조방법.
  12. 제11항에 있어서, 상기 제1내지 제3다결정실리콘층의 열처리는 400~600℃의 온도에서 실시하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
  13. 제11항에 있어서 상기 제1내지 제3실리콘층의 사이에 20Å이하 두께의 산화막을 개재시키는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
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