KR100443794B1 - 반도체 소자의 게이트 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 58
- 229920005591 polysilicon Polymers 0.000 claims description 56
- 238000010438 heat treatment Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001953 recrystallisation Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 229910002651 NO3 Inorganic materials 0.000 description 1
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 폴리 실리콘(Poly-Si)을 증착시 증착과 중단을 반복하는 방법을 이용하여 증착하고 그 상부에 비정질 실리콘층을 형성함으로써, 게이트 산화막에 작용하는 스트레스의 발생을 억제하고 금속 샐리사이드(Metal sailcide) 저항의 열안정성을 높일 수 있는 반도체 소자의 게이트 형성 방법을 제시한다.
Description
본 발명의 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 0.13/0.1㎛이하의 로직(Logic) 반도체 소자의 샐리사이드의 저항 및 게이트 산화막 인테그러티(Gate Oxide Intergrity)를 개선할 수 있는 게이트 형성 방법에 관한 것이다.
종래의 폴리 실리콘(Poly-Si)은 열적 안정성과 게이트 산화막(Gate oxide)과의 접착 특성이 우수하여 반도체 소자의 게이트 전극 물질로 널리 이용되고 있다. 폴리 실리콘 게이트의 여러 가지 장점중 게이트 산화막과의 우수한 접착 특성에 기인한 뛰어난 게이트 산화막 인테그러티(Gate Oxide Integrity : GOI)는 반도체 제조 기술이 0.15㎛ 테크(Tech)이하로 축소되면서 크게 열화 되기 시작했다.
또한 사전 도핑을 NMOS영역에만 실시하기 때문에 PMOS영역의 폴리실리콘의 결정구조가 변화되지 않아 후속 금속샐리사이드(Metal-Salicide) 공정 후 샐리사이드 막의 특성이 열화되는 형상이 나타난다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 게이트를 형성하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(1)상에 NMOS영역과 PMOS영역을 구분하기 위한 트랜치(Trench)(2)를 형성한 다음 게이트 산화막(3)과 게이트 폴리 실리콘층(4)을 증착한다. 상기의 폴리 실리콘층은 균일한 컬럼너(Columnar)구조의 균일한 상태로 증착 되지만 폴리 실리콘층은 안정된 상태가 아니라 그 자체에 상당량의 스트레스(Stress)를 지니고 있다.
도 1b 및 1c를 참조하면, 실리콘 기판(1)상에 포토레지스트(Photoresist)를 도포한 후 사전도핑(Pre-doping)용 포토 마스크를 이용하여 NMOS영역이 개방된 포토레지스트 패턴(Photoresist pattern)(5)을 형성한다. 상기 포토레지스트 패턴(5)을 이용하여 NMOS영역의 폴리 실리콘층(4)에 N 타입이온을 도핑한다. 보통 N 타입 이온으로는 인(Phosphorus)을 이용하여 도핑을 실시한다. 이온이 주입된 NMOS영역의 폴리 실리콘층의 일부가 비정질화되어 비정질 폴리 실리콘(6)을 형성하게 된다.
도 1d를 참조하면, 상기의 NMOS영역의 폴리 실리콘(4)의 일부가 비정질화된 폴리실리콘(6) 상태에서 폴리 실리콘 어닐 공정을 수행한다. 인 이온주입으로 인해 비정질화 되었던 NMOS영역의 비정질 폴리 실리콘(6)은 어닐 공정을 통해 라지 그래인구조(7)로 재 결정화된다.
하지만 재결정화가 웨이퍼(Wafer)내부에서 NMOS영역에서만 일어나기 때문에 전체적인 폴리 실리콘층(4)에는 국부적으로 재결정화가 일어나게 된다. 증착 직후 내재해 있던 스트레스와 상기 재결정화에서 발생한 스트레스가 복합적으로 작용하여 폴리 실리콘층 내부에는 불균일한 스트레스가 인가된다.
따라서 폴리 실리콘층(4)의 일부분에는 스트레스가 매우 크게 걸리는 부분이 발생하고 이 부분에서는 하부의 게이트 산화막(3)에도 영향을 주게된다. 스트레스가 크게 걸리는 폴리 실리콘층(4) 하부의 게이트 산화막(3)에 결함이 발생되고 결국 절연 특성이 저하되게 된다.
또한 PMOS영역의 폴리 실리콘층은 재결정화가 이루어지지 않음으로 인해 상기 폴리실리콘증의 그레인 구조가 스몰 그레인구조로 유지된다. 따라서 상기 폴리 실리콘층으로 이루어진 PMOS 게이트 전극 상부에 후속 금속샐리사이드 공정에 의해 형성된 샐리 사이드막이 후속 열처리 공정에 의해 열화되는 문제가 발생되고 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 증착과 열처리를 반복하여 게이트용 실리콘층 하부에 폴리 실리콘을 적층으로 구성하고 게이트용 실리콘층 상부에 비정질 실리콘을 증착함으로써 샐리 사이드 저항이 열화되는 것을 억제하고 폴리 실리콘층의 스트레스를 완화시킬 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 게이트를 형성하기 위한 단면도.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 게이트를 형성하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 : 반도체 기판 2, 12 : 트랜치
3, 13 : 게이트 산화막 4, 6, 7, 14, 15,16 : 폴리 실리콘
5 : 포토마스크 패턴 17 : 비정질 실리콘
소자 분리막이 형성된 반도체 기판상에 게이트 산화막이 형성되는 단계, 상기 반도체 기판상에 적어도 한층 이상의 폴리 실리콘층이 형성되는 단계 및 상기 적층형 폴리 실리콘층 상부에 비정질 실리콘층이 형성된 후 열처리공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 더욱 상세히 설명하기로 한다.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 게이트를 형성하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(11)상에 NMOS영역과 PMOS영역을 구분하기 위한 트랜치(Trench)(12)를 형성한 다음 게이트 산화막(Gate oxide)(13)을 증착한다.
도 2b를 참조하면, 게이트 산화막(13) 상부에 제 1 폴리 실리콘(Poly-Si)층(14)이 약 620℃의 온도에서 SiH4가스를 이용하여 소정두께로 형성된다. 상기 제 1 폴리 실리콘층(14) 형성 후 SiH4가스를 제거하고 열처리공정을 실시한다.
펌프(Pump)를 이용하여 SiH4가스를 뽑아 내어 진공상태를 유지함으로써 제 1 폴리 실리콘층(14)의 증착을 정지시킨다. 또는 증착 압력보다 낮은 압력 하에서 N2가스를 1 내지 5리터(Liters)로 흘려주어 제 1 폴리 실리콘(14)이 증착되는 것을 막는다. 이때 N2가스에 의해 제 1 폴리 실리콘층(14) 상부에 질산화막(Silicon Nitride)층이 형성되는 것을 최대한 방지한다. 이로써 SiH4가스주입을 약 2 내지 30분 중지하여 증착시의 온도상태에서 어닐을 실시한다.
도 2c를 참조하면, 제 1 폴리 실리콘층(14) 상부에 제 2 폴리 실리콘층(15)이 약 620℃의 온도에서 SiH4가스를 이용하여 소정두께로 형성된다. 상기 제 2 폴리 실리콘층(15) 형성 후 SiH4가스을 제거하고 열처리공정을 실시한다.
펌프(Pump)를 이용하여 SiH4가스를 뽑아 내어 진공상태를 유지함으로써 제 2 폴리 실리콘(15)의 증착을 정지시킨다. 또는 증착 압력보다 낮은 압력 하에서 N2가스를 1 내지 5리터로 흘려주어 제 2 폴리 실리콘(15)이 증착되는 것을 막는다. 이때 N2가스에 의해 제 2 폴리 실리콘층(15) 상부에 질산화막층이 형성되는 것을 최대한 방지한다. 이로써 SiH4가스주입을 약 2 내지 30분 중지하여 증착시의 온도상태에서 어닐을 실시한다.
도 2d를 참조하면, 제 2 폴리 실리콘층(15) 상부에 제 3 폴리 실리콘층(16)이 약 620℃의 온도에서 SiH4가스를 이용하여 소정두께로 형성된다. 상기 제 3 폴리 실리콘층(16) 형성 후 SiH4가스을 제거하고 열처리공정을 실시한다.
펌프(Pump)를 이용하여 SiH4가스를 뽑아 내어 진공상태를 유지함으로써 제 3 폴리 실리콘(16)의 증착을 정지시킨다. 또는 증착 압력보다 낮은 압력 하에서 N2가스를 1 내지 5리터로 흘려주어 제 3 폴리 실리콘(16)이 증착되는 것을 막는다. 이때 N2가스에 의해 제 3 폴리 실리콘층(16) 상부에 질산화막층이 형성되는 것을 최대한 방지한다. 이로써 SiH4가스 주입을 약 2 내지 30분 중지하여 증착시의 온도상태에서 어닐을 실시한다.
본실시 예에서는 폴리 실리콘층을 증착한 후 열처리를 수행하는 공정을 3회를 실시하여 폴리 실리콘층이 500 내지 2100Å의 두께로 형성된다. 하지만 디자인 룰(Design rule)이나 공정 조건에 의해 1 내지 5회 반복하여 수행하여 폴리 실리콘층이 500 내지 2100Å의 두께로 형성된다. 물론 반복 횟수를 여러번 실시할 경우 효과는 좀더 나아지지만 그만큼 증착 시간이 오래 걸리므로 바람직하지 못하다.
SiH4가스를 이용하여 폴리 실리콘을 증착하고 SiH4가스를 제거한 후 열처리를 수행하는 공정으로 인해 폴리 실리콘내부에 잔존해있는 스트레스(Stress)를 해소 하여줌으로써 GIO가 열화되는 것을 방지할 수 있다.
도 2h를 참조하면, 제 1 내지 3 폴리실리콘층(14 내지 16) 상부에 비정질 실리콘층(17)을 형성한 후 열처리 공정을 수행하여 1500 내지 2500Å의 두께의 적층구조로 구성된 게이트 전극이 형성된다.
비정질 실리콘층(17)은 500 내지 570℃의 온도에서 400 내지 1000Å의 두께로 비정질 실리콘(17)을 증착하여 샐리사이드막 형성시 소모되는 양을 충분히 감당할 수 있도록 한다. 따라서 라지 그래인의 비정질 실리콘층(17)에 의해 금속샐리사이드(Metal-sailcide)의 열안정성을 높일 수 있다.
열처리 공정은 노(Furnace)에서 N2가스 및 700 내지 850℃의 온도 하에서 10 내지 60분간 어닐(Anneal)을 실시한다. 이로써 상기 폴리 실리콘층에 잔존할 수 있는 스트레스를 완전히 제거함으로써 GOI가 열화되는 것을 막을 수 있다.
이와 같이 본 발명에 따른 반도체 소자의 게이트 형성 방법은 폴리 실리콘의 증착과 열처리를 반복하여 형성된 다층의 폴리 실리콘층 상부에 비정질 실리콘층을 형성 후 열처리공정을 실시함으로써 금속 샐리사이드(Metal-Sailcide)저항의 열안정성을 높일 수 있고 GOI의 안정성을 향상시킬 수 있다.
Claims (12)
- 소자 분리막이 형성된 반도체 기판상에 게이트 산화막이 형성되는 단계;상기 반도체 기판상에 적어도 한층 이상의 적층형 폴리 실리콘층을 형성하되, 상기 폴리 실리콘층의 증착시 마다 증착온도를 유지한 상태에서 모든 가스를 제거한 진공분위기로 제 1 열처리 공정을 실시하는 단계; 및후속 공정을 통해 게이트 전극 상부에 형성되는 금속 샐리사이드층의 열안정성 확보를 위해 상기 적층형 폴리 실리콘층 상부에 비정질 실리콘층이 형성한 후 제 2 열처리공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 적층형 폴리 실리콘층은 1 내지 5층으로 구성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 1 열처리공정은 폴리 실리콘을 증착하는 장비에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 제 1 열처리 공정은 2 내지 30분간 실시되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법
- 제 1 항에 있어서,상기 적층형 폴리 실리콘층은 500 내지 2100Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층은 500 내지 570℃의온도에서 400 내지 1000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 2 열처리 공정은 노에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 2 열처리 공정은 700 내지 850℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 2 열처리 공정은 N2가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 2 열처리 공정은 10 내지 60분 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085339A KR100443794B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085339A KR100443794B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030054905A KR20030054905A (ko) | 2003-07-02 |
| KR100443794B1 true KR100443794B1 (ko) | 2004-08-09 |
Family
ID=32213621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0085339A KR100443794B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100443794B1 (ko) |
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| Publication number | Publication date |
|---|---|
| KR20030054905A (ko) | 2003-07-02 |
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