KR100713325B1 - 반도체 소자의 게이트 절연막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000137 annealing Methods 0.000 claims abstract description 18
- 238000002955 isolation Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 26
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 13
- 229910007991 Si-N Inorganic materials 0.000 abstract description 4
- 229910006294 Si—N Inorganic materials 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 3
- 238000005204 segregation Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract 1
- 230000005669 field effect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- DYCJFJRCWPVDHY-LSCFUAHRSA-N NBMPR Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C2=NC=NC(SCC=3C=CC(=CC=3)[N+]([O-])=O)=C2N=C1 DYCJFJRCWPVDHY-LSCFUAHRSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
본 발명은 반도체 소자의 게이트 절연막 형성 방법에 관한 것으로, 반도체 기판에 대해 소자 분리 공정을 진행하여 소자 활성영역과 소자 분리영역을 구분하는 소자 분리막을 형성하고, 기판 전면에 게이트 절연막으로서 제 1 산화막을 성장시키며, 제 1 어닐링 공정을 실시하여 제 1 산화막과 소자 활성영역의 계면 사이에 확산 장벽층을 형성하고, I/O 전원배선 영역을 마스킹하여 코어 전원배선 영역의 제 1 산화막 및 확산 장벽층을 식각 처리하여 제거하며, 코어 전원배선 영역에 대해서 제 2 산화막을 성장시키고, 제 2 어닐링 공정을 실시하여 코어 전원배선 영역의 계면에 N-리치 산화막이 형성된 NO 게이트 산화막을 완성하는 것을 특징으로 한다. 본 발명에 의하면, I/O 전원배선 영역의 첫 번째 산화막 형성 이후 1차 질소(N) 어닐링을 실시함으로써, I/O 전원배선 영역의 게이트 산화막 형성시 발생할 수 있는 소자 활성영역 계면에서의 스트레스 유발을 방지하고, 산화막 및 소자 활성영역과의 계면에 충분한 량의 질소(N)를 확산시켜 Si-N 결합을 용이하게 한다. 이는, 스트레스로 인한 소자 활성이온의 계면 편석을 방지하여 트랜지스터 특성을 보존하고 계면 불안정에 의해 유발될 수 있는 HCL 열화를 방지하는 효과가 있다.
게이트 전극, 포토레지스트 패턴, 절연막
Description
도 1a 내지 도 1d는 전형적인 반도체 소자의 게이트 절연막 형성 방법을 나타낸 공정 순서도,
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 절연막 형성 방법을 나타낸 공정 순서도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 I/O 전원배선 영역에서의 스트레스를 완화하는데 적합한 반도체 소자의 게이트 절연막 형성 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다.
이에 반도체 소자의 미세화에 따라 반도체 소자가 고집적화되어 감에 따라 모스전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)의 게이트 전극 또는 비트 라인 등의 배선 선폭 또한 줄어들고 있는 실정이다.
도 1a 내지 도 1d는 종래 기술에 의한 모스전계효과 트랜지스터의 제조 과정, 특히 게이트 전극을 형성하기에 앞서 게이트 절연막을 형성하는 공정 순서를 나타낸 단면도이다.
도 1a 내지 도 1d에서 알 수 있는 바와 같이, 로직 제품의 게이트 절연막은 I/O(Input/Output) 전원배선 영역과 코어(Core) 전원배선 영역으로 구분되어 설계되며, 동작 전압에 상응하여 두께가 이원화된다.
도 1a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 소자 분리 공정(isolation process)을 진행하여 소자 활성영역(active region)과 소자 분리영역(isolation region)을 구분하는 소자 분리막(102)을 형성한다. 그리고 기판(100) 전면에 대해 이온 주입 공정을 실시하여 웰(Well)을 형성하고, 게이트 절연막으로서 제 1 산화막(104)을 성장시킨다.
이후, 도 1b에서는 I/O 전원배선 영역을 마스킹하여 코어 전원배선 영역의 산화막을 습식 식각 기법으로 제거한다.
도 1c에서는, 코어 전원배선 영역에 놓이게 될 얇은 두께의 제 2 산화막(106)을 성장시킨다. 이때, I/O 전원배선 영역에서는 제 1 산화막(104) 하부로 제 2 산화막(106)이 성장하여 두꺼운 산화막이 형성되게 된다.
도 1d에서는, 질소 어닐링(Nitrogen annealing)을 실시하여 소자 활성영역의 계면에 질소-리치(N-rich) 산화막이 형성된 NO 게이트 산화막(108)을 완성한다. 이때, I/O 전원배선 영역의 산화막에는 2중 막 간의 계면에서 N 트래핑(trapping)이 발생할 수 있다. 트래핑 발생 확률은 제 1 산화막(104)의 두께가 두꺼울수록 증가한다. 이로 인해, 소자 활성영역과의 계면에 충분한 Si-N 결합이 형성되지 못하게 되어 계면 스트레스 완화 능력이 감소하게 되므로, 전기적 열화를 초래할 수 있게 된다.
이후, 도전체 막으로서 도프트 폴리실리콘층(doped polysilicon)을 증착하고, 패터닝 및 식각 공정을 통해 게이트 전극을 형성한 후, LDD(Lightly Doped Drain) 영역, 스페이서(spacer), S/D(Source/Drain) 영역을 형성하는 일련의 과정들을 통해 모스전계효과 트랜지스터를 완성한다.
이와 같은 모스전계효과 트랜지스터에서는, 반도체 선폭 미세화에 따라 고 성능의 코어 전원배선 영역을 구현하기 위해 쇼트 채널 효과(short channel effect)로 인한 문턱 전압(threshold voltage)의 감소 및 리키지(leakage) 발생을 감소시키는 기술이 필수적이다. 따라서 LDD 프로파일의 정밀한 제어를 위하여 퍼니스(furnace) 등을 이용한 열적 공정(thermal process)의 적용 범위는 점차 제한되는 추세이다.
반면, I/O 전원배선 영역에서는 핫-캐리어(hot-carrier) 특성 향상을 위하여 그레이디드 정션(graded junction) 구조의 LDD 프로파일(profile) 형성이 필수적임에도 불구하고, 상술한 바와 같이, 코어 전원배선 영역의 특성 열화에 대한 우려로 인해 충분한 열적 에너지(thermal energy)를 부여한 확산형 LDD 구현이 어려운 상황이다.
I/O 전원배선 영역의 양호한 HCL 혹은 NBTI 특성을 확보하기 위해서는 I/O 전원배선 영역의 게이트 절연막의 두께를 증가시키는 것이 일반적이나, 게이트 절연막의 두께가 임계치 이상 증가할 경우, 소자 활성영역 계면에서의 스트레스 유발로 인해 하부 채널 영역에 주입된 이온의 계면 편석이 발생하여 트랜지스터의 특성이 변화된다는 문제를 낳는다. 심한 경우에는, 소자 활성영역의 균열이 발생할 수 있다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 첫 번째 산화막을 성장시킨 후 질소(N) 분위기 하에서 어닐링을 실시하여 첫 번째 산화막과 소자 활성영역의 계면 사이에 N-리치 산화막을 형성함으로써, I/O 전원배선 영역의 게이트 절연막 형성시 스트레스를 완화시킬 수 있는 반도체 소자의 게이트 절연막 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, I/O 전원배선 영역과 코어 전원배선 영역으로 구분되어 설계된 반도체 소자를 제조하는 방법으로서, 반도체 기판에 대해 소자 분리 공정을 진행하여 소자 활성영역과 소자 분리영역을 구분하는 소자 분리막을 형성하는 단계와, 상기 기판 전면에 게이트 절연막으로서 제 1 산화막을 성장시키는 단계와, 제 1 어닐링 공정을 실시하여 상기 제 1 산화막과 상기 소자 활성영역의 계면 사이에 확산 장벽층을 형성하는 단계와, 상기 I/O 전원배선 영역을 마스킹하여 상기 코어 전원배선 영역의 제 1 산화막 및 확산 장벽층을 식각 처리하여 제거하는 단계와, 상기 코어 전원배선 영역에 대해서 제 2 산화막을 성장시키는 단계와, 제 2 어닐링 공정을 실시하여 상기 코어 전원배선 영역의 계면에 N-리치 산화막이 형성된 NO 게이트 산화막을 완성하는 단계를 포함하는 반도체 소자의 게이트 절연막 형성 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서, 본 발명의 기술 요지는, 첫 번째 산화막을 성장시킨 후 질소(N) 분위기 하에서 어닐링을 실시하여 첫 번째 산화막과 소자 활성영역의 계면 사이에 N-리치 산화막을 형성하여 후속되는 산화막의 성장을 최대한 억제한다는 것으로, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 모스전계효과 트랜지스터의 제조 과정, 특히 게이트 전극을 형성하기에 앞서 게이트 절연막을 형성하는 공정 순서를 나타낸 단면도이다.
도 2a 내지 도 2d에서 알 수 있는 바와 같이, 로직 제품의 게이트 절연막은 I/O(Input/Output) 전원배선 영역과 코어(Core) 전원배선 영역으로 구분되어 설계되며, 동작 전압에 상응하여 두께가 이원화된다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200)으로서 실리콘 기판에 소자 분리 공정(isolation process)을 진행하여 소자 활성영역(active region)과 소자 분리영역(isolation region)을 구분하는 소자 분리막(202)을 형성한다. 그리고 기판(200) 전면에 대해 이온 주입 공정을 실시하여 웰(Well)을 형성하고, 게이트 절연막으로서 제 1 산화막(204)을 성장시킨다.
이때, 본 실시예에서는 제 1 산화막(204)을 성장시킨 후 질소(N) 분위기 하에서 제 1 어닐링(annealing) 공정을 실시하여 제 1 산화막(204)과 소자 활성영역의 계면 사이에 N-리치 산화막(206)을 형성한다. 이러한 N-리치 산화막(206)의 두께는, 예를 들면 I/O 전원배선 영역의 최종 두께에 수 Å 못 미치는 수준으로 설정한다. 이는 N-리치 산화막(206)이 후속되는 산화막의 계면으로의 성장을 방지하는, 즉 확산 장벽층으로 작용하기 위한 최소한의 두께이다.
이후, 도 2b에서는 I/O 전원배선 영역을 마스킹하여 코어 전원배선 영역의 산화막(204) 및 N-리치 산화막(206)을 습식 식각 기법으로 제거한다.
도 2c에서는, 코어 전원배선 영역에 놓이게 될 얇은 두께의 제 2 산화막(208)을 성장시킨다. 이때, I/O 전원배선 영역에서는, 제 1 산화막(204) 하부로 제 2 산화막(208)이 성장하여 두꺼운 산화막이 형성되는 종래의 기술과는 달리, 본 실시예에서는 상기 제 N-리치 산화막(206)에 의해 제 2 산화막(208)의 성장이 억제됨을 알 수 있다. 즉, 도 2c에 나타난 바와 같이, I/O 전원배선 영역에 대해서는, 제 2 산화막(208)이 형성되지 않음을 알 수 있다.
도 2d에서는, 질소(N) 분위기 하에서 제 2 어닐링 공정을 실시하여 코어 전원배선 영역의 계면에 N-리치 산화막(210)이 형성된 NO 게이트 산화막을 완성한다. 종래의 기술과 비교하여, 최종적으로 N-리치 산화막이 I/O 전원배선 영역과 코어 전원배선 영역 모두에 형성되었다는 점은 동일하나, 본 실시예는 구체적으로 다음 과 같은 특징들이 존재한다.
첫째, I/O 전원배선 영역 및 소자 활성영역 계면의 N-리치 산화막(206)은 상기 제 1 어닐링 공정에 의하여 형성된 것으로, 종래 기술에서 문제시 된 산화막 간의 계면에서의 트래핑 현상이 발생하지 않고, 다만 소자 활성영역의 계면으로 질소(N)가 확산된 것이므로, 충분한 Si-N 결합을 형성하여 스트레스 완화 역할이 증대된다.
둘째, I/O 전원배선 영역에서는 상기 N-리치 산화막(206)에 의해 제 2 산화막(208)의 성장이 억제되기 때문에, I/O 전원배선 영역에서의 산화막의 두께 및 구조는 상기 제 1 산화막(204) 및 질소(N) 어닐링에 의하여 결정된다.
이후, 도전체 막으로서 도프트 폴리실리콘층(doped polysilicon)을 증착하고, 패터닝 및 식각 공정을 통해 게이트 전극을 형성한 후, LDD(Lightly Doped Drain) 영역, 스페이서(spacer), S/D(Source/Drain) 영역을 형성하는 일련의 과정들을 통해 모스전계효과 트랜지스터를 완성한다.
이상과 같이, 본 발명은, 첫 번째 산화막을 성장시킨 후 질소(N) 분위기 하에서 어닐링을 실시하여 첫 번째 산화막과 소자 활성영역의 계면 사이에 N-리치 산화막을 형성하여 후속되는 산화막의 계면으로의 성장을 억제하도록 구현한 것이다.
본 발명에 의하면, I/O 전원배선 영역의 첫 번째 산화막 형성 이후 1차 질소(N) 어닐링을 실시함으로써, I/O 전원배선 영역의 게이트 산화막 형성시 발생할 수 있는 소자 활성영역 계면에서의 스트레스 유발을 방지하고, 산화막 및 소자 활성영 역과의 계면에 충분한 량의 질소(N)를 확산시켜 Si-N 결합을 용이하게 한다. 이는, 스트레스로 인한 소자 활성이온의 계면 편석을 방지하여 트랜지스터 특성을 보존하고 계면 불안정에 의해 유발될 수 있는 HCL 열화를 방지하는 효과가 있다.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
Claims (6)
- I/O 전원배선 영역과 코어 전원배선 영역으로 구분되어 설계된 반도체 소자를 제조하는 방법으로서,반도체 기판에 대해 소자 분리 공정을 진행하여 소자 활성영역과 소자 분리영역을 구분하는 소자 분리막을 형성하는 단계와,상기 기판 전면에 게이트 절연막으로서 제 1 산화막을 성장시키는 단계와,제 1 어닐링 공정을 실시하여 상기 제 1 산화막과 상기 소자 활성영역의 계면 사이에 확산 장벽층을 형성하는 단계와,상기 I/O 전원배선 영역을 마스킹하여 상기 코어 전원배선 영역의 제 1 산화막 및 확산 장벽층을 식각 처리하여 제거하는 단계와,상기 코어 전원배선 영역에 대해서 제 2 산화막을 성장시키는 단계와,제 2 어닐링 공정을 실시하여 상기 코어 전원배선 영역의 계면에 N-리치 산화막이 형성된 NO 게이트 산화막을 완성하는 단계를 포함하는 반도체 소자의 게이트 절연막 형성 방법.
- 제 1 항에 있어서,상기 I/O 전원배선 영역에서는 상기 확산 장벽층에 의해 상기 제 2 산화막의 성장이 억제되는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성 방법.
- 제 1 항에 있어서,상기 확산 장벽층은, 상기 제 2 산화막의 소자 활성영역 계면으로의 성장을 방지하는 N-리치 산화막인 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성 방법.
- 제 3 항에 있어서,상기 N-리치 산화막은, 상기 I/O 전원배선 영역의 최종 두께보다 얇은 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 어닐링 공정은 질소 분위기 하에서 실시되는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성 방법.
- 제 1 항에 있어서,상기 I/O 전원배선 영역에서의 최종 산화막의 두께 및 구조는 상기 제 1 산화막 및 제 1 어닐링 공정에 의하여 결정되는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131666A KR100713325B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 게이트 절연막 형성 방법 |
| US11/616,284 US7494879B2 (en) | 2005-12-28 | 2006-12-26 | Method for forming a gate insulating layer of a semiconductor device |
| US12/352,374 US7675128B2 (en) | 2005-12-28 | 2009-01-12 | Method for forming a gate insulating layer of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131666A KR100713325B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 게이트 절연막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100713325B1 true KR100713325B1 (ko) | 2007-05-04 |
Family
ID=38233230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050131666A KR100713325B1 (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 게이트 절연막 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7494879B2 (ko) |
| KR (1) | KR100713325B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040219753A1 (en) | 2003-05-01 | 2004-11-04 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6136654A (en) * | 1996-06-07 | 2000-10-24 | Texas Instruments Incorporated | Method of forming thin silicon nitride or silicon oxynitride gate dielectrics |
| JP2002009169A (ja) * | 2000-06-20 | 2002-01-11 | Nec Corp | 半導体装置とその製造方法 |
| KR100440263B1 (ko) * | 2002-10-29 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| US7183165B2 (en) * | 2002-11-25 | 2007-02-27 | Texas Instruments Incorporated | Reliable high voltage gate dielectric layers using a dual nitridation process |
-
2005
- 2005-12-28 KR KR1020050131666A patent/KR100713325B1/ko not_active IP Right Cessation
-
2006
- 2006-12-26 US US11/616,284 patent/US7494879B2/en not_active Expired - Fee Related
-
2009
- 2009-01-12 US US12/352,374 patent/US7675128B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040219753A1 (en) | 2003-05-01 | 2004-11-04 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US7675128B2 (en) | 2010-03-09 |
| US7494879B2 (en) | 2009-02-24 |
| US20070161175A1 (en) | 2007-07-12 |
| US20090127671A1 (en) | 2009-05-21 |
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