KR100477535B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 살리사이드(salicide) 공정 전의 세정 공정시 게이트 스페이서 하부에서 언더-컷(under-cut)이 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 개시하며, 개시된 본 발명의 방법은, 소자분리막을 구비한 반도체 기판 상에 폴리실리콘 재질의 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계와, 상기 기판의 전 영역 상에 제1산화막을 증착하는 단계와, 상기 제1산화막을 게이트 전극의 측벽에만 잔류되도록 블랭킷 식각하는 단계와, 상기 블랭킷 식각된 제1산화막 및 게이트 전극을 포함한 기판 전면 상에 질화막과 제2산화막을 차례로 증착하는 단계와, 상기 제2산화막과 질화막을 블랭킷 식각하여 게이트 전극의 측벽에 제1산화막/질화막/제2산화막의 적층막으로 이루어진 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 기판 표면에 형성되거나 존재하는 자연산화막 및 불순물이 제거되도록 상기 기판을 습식 세정하는 단계와, 상기 기판 상에 전이 금속막을 증착하는 단계와, 상기 기판 결과물을 어닐링하여 게이트 전극 및 소오스/드레인 영역 표면에 실리사이드를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 살리사이드 공정시 스페이서 하부에서 언더-컷(under-cut)이 발생되는 것을 방지하기 위한 방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 고집적화에 따른 RC 지연 및 트랜지스터의 노드 저항을 개선하기 위해 폴리실리콘 배선 및 기판 접촉부에 실리사이드를 형성하는 기술에 제안되었고, 이를 위해, 반도체 소자의 제조시 게이트 전극 및 소오스/드레인 영역의 표면에만 실리사이드를 형성해주는 살리사이드(Salicide) 공정이 적용되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 살리사이드 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(1)의 소자분리 영역들 각각에 공지의 공정에 따라 트렌치형의 소자분리막(2)을 형성한다. 그런다음, 웰(Well) 형성, 필드스탑(Filed stop) 및 문턱전압(Vth) 조절을 위한 이온주입을 차례로 수행한다.
이어서, 소자분리막(2)에 의해 한정된 기판(1)의 액티브 영역 상에 하부에 게이트 산화막을 구비한 폴리실리콘 재질의 게이트 전극(3)를 형성하고, 불순물의 저농도 이온주입을 행하여 상기 게이트 전극(3) 양측의 기판 표면에 LDD(Lightly Doped Drain) 영역(4)을 형성한다.
다음으로, 상기 게이트 전극(3)을 포함한 기판(1)의 전면 상에 산화막(5a)과 질화막(5b)을 차례로 증착하고, 이들을 블랭킷 식각하여 상기 게이트 전극(3)의 양측벽에 게이트 스페이서(5)를 형성한다.
그런다음, 상기 기판 결과물에 대해 불순물의 고농도 이온주입을 행하여 상기 게이트 스페이서(5)를 포함한 상기 게이트 전극(3) 양측의 기판 표면에 소오스/드레인 영역(6)을 형성한다.
도 1b를 참조하면, 상기 기판 결과물에 대해 세정 공정을 수행하고, 이를 통해, 기판 표면에 형성되거나 존재하는 자연산화막(native oxide) 및 불순물을 제거한다.
도 1c를 참조하면, 세정 공정이 수행된 기판 결과물 상에 소정의 전이 금속막(도시안됨)을 증착하고, 열처리를 행하여 게이트 전극(3)의 표면 및 소오스/드레인 영역(6) 표면에만 선택적으로 실리사이드(7)를 형성한다.
이후, 반응하지 않고 잔류된 전이 금속막을 제거하고, 이어, 일련의 후속 공정을 진행한다.
그러나, 종래의 살리사이드 공정을 적용한 반도체 소자의 제조방법에 따르면, 전이 금속막을 증착하기 전에 세정 공정을 수행하게 되는데, 이러한 세정 공정시, 도 1b에 도시된 바와 같이, 산화막(5a)과 질화막(5b)으로 이루어진 게이트 스페이서(5)의 하부에서 산화막(5a)의 식각에 의한 언더-컷(under-cut : A)이 발생하게 되고, 이에 따라, 도 1c에 도시된 바와 같이, 언더-컷(A)이 발생된 영역에 실리사이드(7)가 형성되어 LDD 영역(4)의 가장자리와 실리사이드(7)의 가장자리 사이의 간격이 줄어듦으로써, 결국, 접합 누설 전류(junction leakage current)가 증가되는 등 소자 신뢰성에 악영향이 미쳐 소자 특성 및 수율이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 살리사이드 공정시 게이트 스페이서 하부에서 언더-컷이 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 반도체 기판 상에 폴리실리콘 재질의 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계; 상기 기판의 전 영역 상에 제1산화막을 증착하는 단계; 상기 제1산화막을 게이트 전극의 측벽에만 잔류되도록 블랭킷 식각하는 단계; 상기 블랭킷 식각된 제1산화막 및 게이트 전극을 포함한 기판 전면 상에 질화막과 제2산화막을 차례로 증착하는 단계; 상기 제2산화막과 질화막을 블랭킷 식각하여 게이트 전극의 측벽에 제1산화막/질화막/제2산화막의 적층막으로 이루어진 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 상기 기판 표면에 형성되거나 존재하는 자연산화막 및 불순물이 제거되도록 상기 기판을 습식 세정하는 단계; 상기 기판 상에 전이 금속막을 증착하는 단계; 상기 기판 결과물을 어닐링하여 게이트 전극 및 소오스/드레인 영역 표면에 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 본 발명의 방법은 상기 질화막을 100∼1,000Å 두께로 증착하며, 상기 실리사이드를 형성하는 단계 후, 반응하지 않고 잔류된 전이 금속막을 제거하는 단계를 더 포함한다.
본 발명에 따르면, 게이트 스페이서의 구조를 변경시킴으로써, 전이 금속막 증착 이전의 세정 공정시, 게이트 스페이서 하부에서의 언더-컷 발생을 방지할 수 있으며, 이에 따라, 소자 특성 및 수율 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(21)의 소자분리 영역들 각각에 STI(Shallow Trench Isolation) 공정을 통해 트렌치형의 소자분리막들(22)을 형성한다. 그런다음, 웰(Well) 형성, 필드스탑(Filed stop) 및 문턱전압(Vth) 조절을 위한 이온주입을 차례로 수행한다.
이어서, 상기 소자분리막들(22)을 포함한 기판의 전 영역 상에 게이트 산화막과 게이트 도전막, 즉, 폴리실리콘막을 차례로 형성하고, 공지의 포토리소그라피 공정에 따라 상기 폴리실리콘막 및 게이트 산화막을 패터닝하여 소자분리막(22)에 의해 한정된 기판(21)의 액티브 영역 상에 게이트 전극(23)을 형성한다.
그 다음, 식각 데미지(etch damage)의 보상을 위해 기판 결과물에 대해 희생 산화 공정을 수행하고, 이어서, 불순물의 저농도 이온주입을 행하여 상기 게이트 전극(23) 양측의 기판 표면에 LDD 영역(24)을 형성한다.
도 2b를 참조하면, 게이트 전극(23)을 포함한 기판(21)의 전 영역 상에 제1산화막(25a)을 증착하고, 이를 블랭킷 식각하여 상기 제1산화막(25a)을 게이트 전극(23)의 측벽에만 잔류시킨다. 이어서, 블랭킷 식각된 제1산화막(25a) 및 게이트 전극(23)을 포함한 기판(21)의 전 영역 상에 질화막(25b)과 제2산화막(25c)을 차례로 증착한다. 이때, 상기 질화막(25b)은 그 증착 두께가 두꺼울수록 기판 표면에 큰 스트레스를 유발하게 되므로, 100∼1,000Å 두께로 증착함이 바람직하다.
도 2c를 참조하면, 게이트 전극(23)이 노출되도록 상기 제2산화막(25c)과 질화막(25b)를 블랭킷 식각하고, 이 결과로서, 게이트 전극(23)의 양측벽에 제1산화막(25a)/질화막(25b)/제2산화막(25c)의 적층막으로 이루어진 게이트 스페이서(25)를 형성한다. 이때, 상기 질화막(25b)은 반도체 기판(21)과 접하게 되며, 후속 세정 공정에서 식각방지막의 역할을 하게 된다. 이어서, 상기 기판 결과물에 대해 게이트 전극(23) 및 게이트 스페이서(25)를 마스크로 불순물의 고농도 이온주입을 수행하고, 이를 통해, 상기 게이트 스페이서(25)를 포함한 게이트 전극(23) 양측의 기판 표면에 소오스/드레인 영역(26)을 형성한다.
도 2d를 참조하면, 기판 결과물에 대해 기판(21) 표면에 잔류하는 불순물과 자연산화막 등을 제거하기 위한 습식 세정 공정을 수행한다. 이때, 산화막과 질화막의 적층 구조로 이루어지면서 상기 산화막이 기판과 접하는 종래 게이트 스페이서와는 달리, 본 발명의 게이트 스페이서(25)는 제1산화막(25a)/질화막(25b)/제2산화막(25c)의 3층 구조로 이루어져 있고, 상기 질화막(25b)이 기판(21)과 접해져 있으므로, 상기 반도체 기판(21)의 표면에 잔류하는 불순물 및 자연산화막을 제거하는 습식 세정 공정에서 상기 질화막(25b)은 식각되지 않으며, 그래서, 상기 습식 세정시 게이트 스페이서(25) 하부에서의 언더-컷 발생은 방지된다.
계속해서, 기판(21) 상에 소정의 전이 금속막을 증착하고, 열처리를 행하여 게이트 전극(23)의 표면 및 소오스/드레인 영역(26)의 표면에 실리사이드(27)을 형성한다. 이때, 게이트 스페이서(25) 하부에서 언더-컷이 발생되지 않았으므로, 실리사이드(27)의 가장자리와 LDD 영역(24)의 가장자리 사이의 간격은 줄어들지 않으며, 그래서, 접합 누설 전류가 증가되는 등의 소자 특성 저하는 초래되지 않는다.
이후, 반응하지 않고 잔류된 전이 금속막을 식각 제거하고, 이어, 일련의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 완성한다.
이상에서와 같이, 본 발명은 게이트 스페이서를 산화막/질화막/산화막의 구조로 변경시키면서 질화막을 습식 세정에 대한 블로킹층으로 이용함으로써, 전이 금속막 증착 이전의 세정 공정시, 게이트 스페이서 하부에서의 언더-컷 발생을 방지할 수 있으며, 그래서, 제조 완료된 소자에서 누설 전류가 발생되는 것을 방지할 수 있어 소자 특성 및 제조 수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 전극 24 : LDD 영역
25a : 제1산화막 25b : 질화막
25c : 제2산화막 25 : 게이트 스페이서
26 : 소오스/드레인 영역 27 : 실리사이드
Claims (3)
- 소자분리막을 구비한 반도체 기판 상에 폴리실리콘 재질의 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계;상기 기판의 전 영역 상에 제1산화막을 증착하는 단계;상기 제1산화막을 게이트 전극의 측벽에만 잔류되도록 블랭킷 식각하는 단계;상기 블랭킷 식각된 제1산화막 및 게이트 전극을 포함한 기판 전면 상에 질화막과 제2산화막을 차례로 증착하는 단계;상기 제2산화막과 질화막을 블랭킷 식각하여 게이트 전극의 측벽에 제1산화막/질화막/제2산화막의 적층막으로 이루어진 게이트 스페이서를 형성하는 단계;상기 게이트 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계;상기 기판 표면에 형성되거나 존재하는 자연산화막 및 불순물이 제거되도록 상기 기판을 습식 세정하는 단계;상기 기판 상에 전이 금속막을 증착하는 단계;상기 기판 결과물을 어닐링하여 게이트 전극 및 소오스/드레인 영역 표면에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질화막은 100∼1,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드를 형성하는 단계 후,반응하지 않고 잔류된 전이 금속막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20120221 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |