KR100388218B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 디램셀 구조 등에서 유전막으로 산화막-질화막-산화막(ONO막)을 사용하는 캐패시터를 채용하는 구조의 트랜지스터 제조시 게이트 측면을 경사지게 형성하므로서 유전막 패터닝시 게이트 측면에 유전막을 완전히 제거하여 저농도 도핑영역 형성을 원활하게 하고 소자의 전류구동능력을 개선하며 핫-캐리어의 발생을 억제하여 소자의 신뢰성을 향상시키도록 한 반도체장치의 트랜지스터 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 제 1 영역과 제 2 영역이 정의된 제 1 도전형 반도체 기판상 상기 제 1 영역에 하부에 게이트절연막을 개재하고 측면 프로파일이 경사진 게이트를 형성하고, 동시에, 상기 제 2 영역에 캐패시터 하부전극을 형성하는 제 1 단계와, 상기 게이트와 상기 하부전극을 포함하는 상기 기판상에 산화막-질화막-산화막으로 이루어진 유전막을 형성하는 제 2 단계와, 상기 유전막을 상기 하부전극 표면에만 잔류시키는 제 3 단계와, 상기 게이트 측면 하단의 상기 제 1 영역에 저농도 도핑영역을 형성하는 제 4 단계와, 상기 게이트 측면에 측벽스페이서를 형성하는 제 5 단계와, 상기 게이트와 상기 측벽스페이서로 보호되지 않는 상기 제 2 영역에 고농도 도핑영역을 상기 저농도 도핑영역과 일부 중첩되도록 형성하는 제 6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 디램셀 구조 등에서 유전막으로 산화막-질화막-산화막(ONO막)을 사용하는 캐패시터를 채용하는 구조의 트랜지스터 제조시 게이트 측면을 경사지게 형성하므로서 유전막 패터닝시 게이트 측면에 유전막을 완전히 제거하여 저농도 도핑영역 형성을 원활하게 하고 소자의 전류구동능력을 개선하며 핫-캐리어의 발생을 억제하여 소자의 신뢰성을 향상시키도록 한 반도체장치의 트랜지스터 제조방법에 관한 것이다.
반도체장치의 디램 소자등에 사용되는 캐패시터의 정전용량을 극대화하기 위하여 유전특성이 우수한 산화막-질화막-산화막(ONO) 구조의 적층유전막을 사용한다.
그러나, 이와 같은 적층구조의 유전막은 캐패시터 전극형성과 동시에 패터닝되는게이트구조의 측면에 잔류하게 된어 여러 가지 소자제조에 악영향을 초래한다.
즉, 게이트의 측면에 잔류하는 질화막은 후속공정 진행에서 발생되는 콤프레시브 및 텐사일 스트레스(compress tensile stress)에 의하여 게이트 바깥 방향으로 휘어지게 되며, 이는 저농도 도핑영역 형성을 위한 정상적인 이온주입을 방해하게 되며, LDD구조를 위한 측벽스페이서가 크게 형성되도록 하므로 소자의 신뢰성 및 성능을 저해하게 된다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 활성영역과 필드영역을 정의하는 LOCOS 또는 STI(shallow trench isolation)형 필드산화막(도시안함)이 형성된 제 1 도전형 반도체기판인 실리콘기판(20)상에 게이트절연막(21)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층(22)을 증착하여 형성한 다음 사진식각공정(photolithography)을 실시하여 게이트절연막(21)을 하부에 개재한 게이트(22)를 형성한다.
이때, 도시되지는 않았지만, 기판상의 소정 부위에 게이트(22) 패터닝시 캐패시터의 하부전극이 동시에 패터닝된다.
그리고, 게이트(22)와 하부전극(도시안함)을 포함하는 기판의 전면에 제 1 산화막(23)-질화막(24)-제 2 산화막(25)으로 이루어진 유전막(23,24,25)을 화학기상증착으로 차례로 증착하여 형성한다.
도 1b를 참조하면, 유전막(23,24,25)을 캐패시터 하부전극 표면에만 잔류시키기 위하여, 포토레지스트패턴(도시안함)을 유전막 형성부위를 덮도록 형성한 다음, 나머지 부위의 노출된 유전막을 건식식각 등으로 제거한 후, 포토레지스트패턴을 제거한다.
포토레지스트패턴 제거 후, 캐패시터의 잔류한 유전막을 덮는 상부전극을 형성할 수 있다.
그러나, 트랜지스터의 게이트(22) 측면에는 유전막 패터닝시 주로 질화막(240)과 제 1 산화막(230)이 측벽 형태로 잔류할 수 있다.
도 1c를 참조하면, 도면부호 'P'에서와 같이, 주로 질화막인 잔류한 유전막(240)은 상부전극 패터닝 공정 등에서 콤프레스 또는 텐사일 스트레스에 의하여 게이트(22) 외측으로 휘게 된다.
계속하여, 게이트(22)를 이온주입 마스크로 이용하는 제 2 도전형 저농도 불순물 이온주입(I1)을 기판 전면에 실시한다. 이때, 잔류한 질화막(240)은 정상적인 이온주입을 방해하게 된다.
도 1d를 참조하면, 게이트(22) 표면을 포함하는 기판의 전면에 저온 산화막을 두껍게 증착한 다음, 에치백공정을 실시하여 게이트(22) 측면에 잔류한 저온 산화막(27)으로 이루어진 측벽스페이서(27)를 형성한다. 이때, 잔류한 저온 산화막(27)의 게이트 측면에서의 두께는 잔류한 질화막(240) 때문에 두껍게 형성된다. 따라서, 소자설계시 예상되는 두께보다 두꺼운 측벽스페이서(27)의 두께(L1)가 형성되어 LDD구조의 저농도 도핑영역의 길이가 증가하게 되어 기생저항이 증가하게 되고, 측벽스페이서(27)로 채널영역(C1)으로부터의 핫-캐리어 주입이 증가하여 소자 특성을 열화시키는 원인이 된다.
그리고, 게이트(22)와 측벽스페이서(27)를 이온주입마스크로 이용하는 제 2 도전형 고농도 불순물 이온주입(I2)을 기판의 전면에 실시하여 고농도 불순물 이온매몰층을 형성한 다음, 어닐링 등의 확산공정을 실시하여 저농도 도핑영역(260)과 고농도 도핑영역(28)으로 이루어진 LDD 소스/드레인 졍션을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 캐패시터 유전막패터닝시 수직 프로파일을 갖는 게이트 측면에 측벽 형태로 유전막 일부가 잔류하여 저농도 불순물 이온주입을 방해하고 이후 형성되는 측벽스페이서의 두께를 증가시켜 기생저항을 높이므로 소스/드레인영역에서의 전류구동능력이 저하되며, 또한, 측벽 스페이서로부터 핫-캐리어 주입이 활발하게 되어 그에 따른 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 게이트 측면을 경사지게 형성하므로서 유전막 패터닝시 게이트 측면에 유전막을 완전히 제거하여 저농도 도핑영역 형성을 원활하게 하고 소자의 전류구동능력을 개선하며 핫-캐리어의 발생을 억제하여 소자의 신뢰성을 향상시키도록 한 반도체장치의 트랜지스터 제조방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 영역과 제 2 영역이 정의된 제 1 도전형 반도체 기판상 상기 제 1 영역에 하부에 게이트절연막을 개재하고 측면 프로파일이 경사진 게이트를 형성하고, 동시에, 상기 제 2 영역에 캐패시터 하부전극을 형성하는 제 1 단계와, 상기 게이트와 상기 하부전극을 포함하는 상기 기판상에 산화막-질화막-산화막으로 이루어진 유전막을 형성하는 제 2 단계와, 상기 유전막을 상기 하부전극 표면에만 잔류시키는 제 3 단계와, 상기 게이트 측면 하단의 상기 제 1 영역에 저농도 도핑영역을 형성하는 제 4 단계와, 상기 게이트 측면에 측벽스페이서를 형성하는 제 5 단계와, 상기 게이트와 상기 측벽스페이서로 보호되지 않는 상기 제 2 영역에 고농도 도핑영역을 상기 저농도 도핑영역과 일부 중첩되도록 형성하는 제 6 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 공정단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 공정단면도
본 발명은, 종래 기술에서 ONO막 식각시 발생하는 게이트 측면에 ONO막을 잔류시키지 않기 위하여, 게이트형성용 폴리실리콘층 형성 후 폴리실리콘층의 식각속도를 증가시키기 위하여 비소(As) 등으로 이온주입을 실시하여 폴리실리콘을 비정질화(amophous)시킨 다음, 이방성식각을 실시하여 패터닝되는 폴리실리콘층의 프로파일을 경사지게 한다.
따라서, 경사진 게이트의 측면에 증착되는 ONO막은 패터닝시 식각이 원활하게 진행되어 측벽 형태로 잔류하지 않고 완전히 제거된다.
이때, 본 발명의 실시예에서는 약 300-500Å 두께로 형성된 폴리실리콘층에 도핑프로파일이 최대치를 이룰 수 있도록 이온주입 파라메타를 결정하며, 게이트의 측면 프로파일이 양의 값을 갖는 기울기를 갖도록 형성되므로 고농도 도핑영역을 형성하기 위한 측벽스페이서 형성용 저온산화막의 두께를 적절하게 결정한다.
따라서, 본 발명은 저농도 도핑영역의 기생저항 증가로 인한 트랜지스터의 전류구동능력 저하를 해결하고, 저농도 도핑영역의 측벽스페이서로의 핫-캐리어 주입으로저농도 도핑영역의 공핍층이 확장되어 이 영역의 저항이 증가되어 발생되는 소자열화를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 활성영역과 필드영역을 정의하는 LOCOS 또는 STI(shallow trench isolation)형 필드산화막(도시안함)이 형성된 제 1 도전형 반도체기판인 실리콘기판(30)상에 게이트절연막(31)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층(32)을 증착하여 형성한다.
그리고, 식각속도를 증가시키기 위하여 비소(As) 등으로 이온주입을 노출된 폴리실리콘층에 실시하여 폴리실리콘을 비정질화(amophous)시킨 다음, 건식식각 등의 이방성식각을 사용하는 포토리쏘그래피로 폴리실리콘층을 패터닝하여 프로파일(S)이 경사지도록 잔류한 폴리실리콘층(32)으로 이루어진 게이트(33)를 형성한다.
이때, 본 발명의 실시예에서는 약 300-500Å 두께로 폴리실리콘층을 형성하고, 비정질화를 위한 도핑프로파일이 최대치를 이룰 수 있도록 이온주입 파라메타를 결정한다.
계속하여, 게이트절연막(31)을 패터닝하여 게이트절연막(31)을 하부에 개재한 게이트(33)를 형성한다.
이때, 도시되지는 않았지만, 기판상의 소정 부위에 게이트(33) 패터닝시 캐패시터의 하부전극이 동시에 패터닝된다.
도 2b를 참조하면, 경사진 측면을 갖는 게이트와 하부전극(도시안함)을 포함하는 기판의 전면에 제 1 산화막(34)-질화막(35)-제 2 산화막(36)으로 이루어진 유전막(34,35,36)을 화학기상증착으로 차례로 증착하여 형성한다.
도 2c를 참조하면, 유전막(34,35,36)을 캐패시터 하부전극 표면에만 잔류시키기 위하여, 포토레지스트패턴(도시안함)을 유전막 형성부위를 덮도록 형성한 다음, 나머지 부위의 노출된 유전막을 건식식각 등으로 제거한 후, 포토레지스트패턴을 제거한다.
포토레지스트패턴 제거 후, 캐패시터의 잔류한 유전막을 덮는 상부전극을 형성할 수 있다.
따라서, 본 발명에서는 트랜지스터의 경사진 게이트(33) 측면에는 유전막 패터닝시 유전막이 완전히 제거된다.
그리고, 게이트(33)를 이온주입 마스크로 이용하는 제 2 도전형 저농도 불순물 이온주입을 기판 전면에 실시하여 기판의 노출된 활성영역에 저농도 불순물 이온매몰층을 형성한다.
그 다음, 게이트(33) 표면을 포함하는 기판의 전면에 저온 산화막을 두껍게 증착한 다음, 에치백공정을 실시하여 게이트(33) 측면에 잔류한 저온 산화막으로 이루어진 측벽스페이서(37)를 형성한다. 이때, 측벽스페이서(37)의 두께(L2)는 게이트 측면에 유전막이 잔류하지 않으므로 종래 보다 얇게 형성되어 기생저항과 채널영역(C2)으로부터의 핫-캐리어 주입을 감소시킨다.
그리고, 게이트(33)와 측벽스페이서(37)를 이온주입마스크로 이용하는 제 2 도전형 고농도 불순물 이온주입을 기판의 전면에 실시하여 고농도 불순물 이온매몰층을 형성한 다음, 어닐링 등의 확산공정을 실시하여 저농도 도핑영역(38)과 고농도 도핑영역(39)으로 이루어진 LDD 소스/드레인 졍션을 형성한다.
따라서, 본 발명은 게이트 측면을 경사지게 형성하므로서 유전막 패터닝시 게이트 측면에 유전막을 완전히 제거하여 저농도 도핑영역 형성을 원활하게 하고 소자의 전류구동능력을 개선하며 핫-캐리어의 발생을 억제하여 소자의 신뢰성을 향상시키는 장점이 있다.
Claims (5)
- 제 1 영역과 제 2 영역이 정의된 제 1 도전형 반도체 기판상 상기 제 1 영역에 하부에 게이트절연막을 개재하고 측면 프로파일이 경사진 게이트를 형성하고, 동시에, 상기 제 2 영역에 캐패시터 하부전극을 형성하는 제 1 단계와,상기 게이트와 상기 하부전극을 포함하는 상기 기판상에 산화막-질화막-산화막으로 이루어진 유전막을 형성하는 제 2 단계와,상기 유전막을 상기 하부전극 표면에만 잔류시키는 제 3 단계와,상기 게이트 측면 하단의 상기 제 1 영역에 저농도 도핑영역을 형성하는 제 4 단계와,상기 게이트 측면에 측벽스페이서를 형성하는 제 5 단계와,상기 게이트와 상기 측벽스페이서로 보호되지 않는 상기 제 2 영역에 고농도 도핑영역을 상기 저농도 도핑영역과 일부 중첩되도록 형성하는 제 6 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 제 1 단계는,상기 기판상에 제 1 절연막과 도전층을 형성하는 단계와,상기 도전층에 이온주입을 실시하여 상기 도전층을 비정질화시키는 단계와,상기 도전층을 이방성식각으로 패터닝하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
- 삭제
- 청구항 2에 있어서,상기 도전층은 폴리실리콘으로 형성하고 상기 이온주입은 비소(As)이온으로 실시하는 것이 특징인 반도체장치의 제조방법.
- 청구항 2에 있어서,상기 이온주입은 상기 도전층의 비정질화를 위한 도핑프로파일이 최대치를 이룰 수 있도록 이온주입 파라메타를 결정하여 실시하는 것이 특징인 반도체장치의 제조방법.
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2000
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