KR100449256B1

KR100449256B1 - 디램 메모리 셀의 제조방법

Info

Publication number: KR100449256B1
Application number: KR10-2002-0074891A
Authority: KR
Inventors: 박정구
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-11-28
Filing date: 2002-11-28
Publication date: 2004-09-18
Also published as: KR20040046853A

Abstract

본 발명은 디램 메모리 셀의 제조방법에 관한 것으로, 특히 트랜지스터에 바로 인접하여 모스 커패시터가 배치되어있는 구조에 있어서, 트랜지스터의 게이트산화막 형성 영역에 플루오르 이온을 주입한 다음, 결과물 전체에 습식 옥시데이션 및 인-시튜로 N₂O 어닐링 공정을 진행하여 질화막과 산화막으로 이루어진 트랜지스터의 게이트산화막과 모스 커패시터의 유전체막을 동시에 형성함으로써, 상기 트랜지스터의 게이트산화막과 모스 커패시터의 유전체막 형성을 위한 열 공정 단계를 줄일 수 있으며, 이에 따라, 열 스트레스가 억제할 수 있을 뿐만 아니라 모스 커패시터의 유전체막이 질화막과 산화막 즉, 2중막으로 형성되어 반도체소자의 특성 및 신뢰성을 향상시키도록 하는 디램 메모리 셀 제조방법에 관한 것이다.

Description

디램 메모리 셀의 제조방법{Method for forming the DRAM memory cell}

본 발명은 디램 메모리 셀의 제조방법에 관한 것으로, 보다 상세하게는 트랜지스터에 바로 인접하여 모스 커패시터가 배치되어있는 구조에 있어서, 모스 커패시터의 유전체막과 트랜지스터의 게이트산화막을 동시에 형성함으로써, 상기 디램 메모리 셀 형성을 위한 공정 단계를 줄일 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있을 뿐만 아니라 반도체소자의 제조 수율을 향상시킬 수 있도록 하는 디램 메모리 셀의 제조방법에 관한 것이다.

일반적으로 MOS(Metal-Oxide-Semiconductor, 이하 MOS 이라 칭함)형 DRAM(Dynamic Random Access Memory, 이하 DRAM 이라 칭함)은 하나의 MOS 트랜지스터 및 하나의 커패시터로 이루어진 메모리 셀(Memory Cell)을 갖는다.

최근 반도체 집적회로 공정 기술이 발달함에 따라 반도체 기판 상에 제조되는 소자의 최소 선폭 길이는 더욱 미세화되고, 단위 면적당 집적도는 증가하고 있다. 한편, 메모리 셀의 집적도가 증가함에 따라서 전하 저장용 셀 커패시터가 점유 할 수 있는 공간은 더욱 좁아지게 되므로, 단위 면적당 정전 용량이 증대된 셀 커패시터의 개발이 필수적이다.

이에 따라, 종래에는 셀 면적을 줄이기 위해 트랜지스터에 바로 인접하여 모스 커패시터가 배치되어있는 구조의 디램 메모리 셀을 구현함에 있어서, 습식 옥시데이션 공정에 의해 트랜지스터의 게이트산화막을 형성한 다음, 마스킹 공정을 적용하여 커패시터의 유전체막을 형성하는 즉, 두 번에 걸친 각각의 열공정에 의해 트랜지스터의 게이트산화막와 커패시터의 유전체막을 형성함으로써, 상기 빈번한 열공정에 의한 열 스트레스를 받아 반도체소자의 특성이 바뀌는 문제점이 발생되게 된다.

특히, 반도체의 집적도가 높아짐에 따라 회로선폭이 작아지게되어 상기 습식 옥시데이션에 의한 트랜지스터의 게이트산화막 형성 시, 게이트산화막의 두께가 약 30Å이하의 두께로 점점 얇게 형성되며, 그 결과, 다이렉트 터널링(direct tunneling)이 발생하게 되며, 또한, p+ 또는 n+ 폴리실리콘으로 형성된 게이트전극으로부터 기판으로의 도펀트 침투현상 및 도펀트 분포 변동에 의한 문턱전압이 변화되는 문제점이 발생되게 된다.

이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술에 의한 디램 메모리 셀 제조방법에서 나타나는 문제점을 더욱 상세히 설명하기로 한다.

도 1a 내지 도 1f는 종래 기술에 의한 디램 메모리 셀 제조방법을 순차적으로 나타낸 공정 단면도이다.

상기 종래 기술에 의한 디램 메모리 셀 제조방법에 따르면, 우선, 도 1a에 도시된 바와 같이, 커패시터 형성영역과 트랜지스터 형성영역이 정의된 실리콘기판(10) 내에 STI(Shallow Trench Isolation)공정에 의해, 소자분리막(20)을 형성한 후, 트랜지스터의 형성을 위한 웰(well)(30)을 형성하게 된다. 이어서, 상기 소자분리막(20) 및 웰(30)이 형성된 실리콘기판(10) 전면에 제 1습식 옥시데이션 공정에 의해 트랜지스터의 특성에 맞도록 두꺼운 두께의 제1게이트산화막(40)을 성장시킨 다음, 감광막(45)을 이용한 사진식각 공정 및 커패시터 형성영역에 형성된 제 1게이트산화막(40)을 습식제거함으로써, 트랜지스터 형성영역 상부만에 트랜지스터용 게이트산화막에 해당하는 두꺼운 두께의 제 1게이트산화막(40)을 형성한다.

상기 제 1게이트산화막(40)을 형성하는 공정을 진행하고 나서, 도 1b에 도시된 바와 같이, 결과물 전면에 커패시터의 특성에 맞도록, 제 2습식 옥시데이션 공정을 진행하여 얇은 두께의 제 2게이트산화막(50)을 성장시키면, 상기 제 1게이트산화막(40) 상부에는 커패시터 형성영역의 실리콘기판(10) 상부보다 얇게 제 2게이트산화막(50)이 성장된다. 이때, 상기 제 2습식 옥시데이션 공정에 의해 제 2게이트산화막(50)을 형성하는 것은 커패시터의 전하저장용량을 증가시키기 위해서이나, 최근 반도체의 집적도가 높아짐에 따라 회로선폭이 작아지게되어, 상기 제 2습식 옥시데이션 공정에 의한 제 2게이트산화막(50) 형성 시에, 게이트산화막(50)의 두께가 박막화되어 즉, 약 30Å이하의 두께로 점점 얇게 형성된다. 이에 따라, 상기 박막화된 제 2게이트산화막(50)에 의해 다이렉트 터널링(direct tunneling) 현상이 발생하여 소자의 특성이 저하되며, 또한, 추후, 게이트전극을 형성하기 위해 폴리실리콘에 도핑되는 P+ 또는 N+ 의 도펀트들이 실리콘기판으로 침투되는 현상 및 도펀트 분포 변동에 의한 문턱전압이 변화등의 문제점이 발생하게 된다. 또한, 상기 제 1 습식 옥시데이션과 제 2 습식 옥시데이션 즉, 두 번의 열공정에 의해 각각의 게이트산화막(40, 50)을 형성하게 됨에 따라, 상기 빈번한 열공정에 의한 열 스트레스가 소자에 가해져 소자가 불량해지는 문제점이 발생하게 된다.

이 후, 상기 제 2게이트산화막(50)이 성장된 결과물 상에 커패시터의 상부전극과 트랜지스터의 게이트전극을 형성하기 위한 폴리실리콘(60)을 증착한다.

이어서, 도 1c에 도시된 바와 같이, 상기 폴리실리콘(60)에 감광막을 도포하고, 노광 및 현상 공정을 진행하여 커패시터와 트랜지스터가 정의되도록 감광막 패턴(65)을 형성한 다음, 이를 식각마스크로 식각공정을 진행하여 커패시터(70)와 트랜지스터(80)를 형성한다.

상기 커패시터(70)와 트랜지스터(80)가 형성된 결과물 상에 도 1d에 도시된 바와 같이, HLD 산화막(미도시함)을 증착한 후, 건식 벌크 식각공정을 진행하여 커패시터(70)와 트랜지스터(80) 사이에만 HLD 산화막을 잔류시켜 추후 살리사이드화 공정 시, 커패시터(70)와 트랜지스터(80) 사이의 LDD 영역(미도시함)이 살리사이드 되는 것을 방지하는 블로킹막(90)을 형성한다. 그 후, 상기 결과물 상에 LDD 형성 이온을 주입하여 커패시터(70)와 트랜지스터(80) 사이의 실리콘기판(10) 및 트랜지스터(80)의 다른 한 측면의 실리콘기판(10) 내에 LDD 영역(100)을 형성한다.

그리고, 상기 LDD 영역(100)을 형성하는 공정을 진행하고 나서, 도 1e에 도시된 바와 같이, 상기 결과물 전체에 절연막(미도시함)을 증착한 다음, 건식 벌크 식각 공정을 진행하여 트랜지스터(80)의 다른 한 측벽에 트랜지스터(80)를 보호하기 위해 절연 스페이서(95)를 형성한다. 이 후, 상기 절연 스페이서(95)와 트랜지스터(80) 및 커패시터(70)를 이온주입 마스크로 소오스/드레인 형성이온을 주입하여 소오스/드레인 영역(105)을 형성한다.

상기 소오스/드레인 영역(105)이 형성된 결과물 상에 도 1f에 도시된 바와같이, 코발트(미도시함)를 증착하고, 상기 코발트가 증착된 결과물에 대해 다시 한번 고온 열 공정을 진행함으로써, 블로킹막(90)과 절연 스페이서(95)가 형성된 영역을 제외한 커패시터(70) 상부와 트랜지스터(80) 상부 및 소오스/드레인 영역(105) 상부에 코발트 실리사이드(110))를 성장시켜 정션 저항을 낮춰주게 된다.

즉, 상기 종래 기술에 의한 트랜지스터 게이트 제조방법에 따르면, 반도체의 집적도가 높아짐에 따라 회로선폭이 작아져 습식 옥시데이션 공정에 의해 형성된 게이트산화막의 두께가 약 30Å이하의 두께로 점점 얇게 형성되어, 다이렉트 터널링(direct tunneling)이 발생되는 문제점이 있었으며, 또한, 상기 트랜지스터용 게이트산화막과 커패시터용 게이트산화막이 각각의 공정에 의해 따로 형성되며, 이때, 공정마다 가해지는 열에 의한 스트레스를 소자에 가하게 되어 소자의 특성 및 신뢰성이 저하되는 문제점이 발생하였다.

본 발명은 상기와 같은 문제점을 해결하기 위하여, 트랜지스터용 게이트산화막과 커패시터용 유전체막을 질화막과 산화막으로 이루어진 2중막으로 동시에 형성함으로써, 최근 반도체의 집적도가 높아져 회로선폭이 작아짐에 따라, 게이트산화막이 박막화되어 발생되는 다이렉트 터널링을 방지하고, 공정의 단계를 최소화하며, 이에 따라, 여러 단계의 공정으로 인한 스트레스를 감소시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 디램 메모리 셀 제조방법을 제공하는데목적이 있다.

도 1a 내지 도 1f는 종래 기술에 의한 디램 메모리 셀의 제조방법을 순차적으로 나타낸 공정 단면도이다.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 디램 메모리 셀의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

200 : 실리콘기판 210 : 소자분리막

220 : 버퍼산화막 230 : 플루오르 이온

235 : 플루오르(fluorine) 이온 영역

240 : 2중막 260 : 폴리실리콘

280 : 커패시터 290 : 트랜지스터

300 : 블로킹막 310 : LDD 영역

315 : 소오스/드레인 영역 320 : 절연 스페이서

상기 목적을 달성하기 위하여, 본 발명은 커패시터 형성영역과 트랜지스터 형성영역이 정의된 실리콘기판 상에 버퍼산화막을 형성하는 단계와; 상기 커패시터 형성영역 상부의 버퍼산화막을 감광막으로 차단하는 단계와; 상기 트랜지스터 형성영역의 버퍼산화막과 실리콘기판 계면에 플루오르 이온을 주입하는 단계와; 상기 실리콘기판 전면에 습식 옥시데이션 공정을 진행하고, 인-시튜로 N₂O 어닐링 공정을 진행하여 커패시터의 유전체막과 트랜지스터의 게이트산화막 역할을 하는 질화막과 산화막이 순차적으로 적층된 구조의 2중막을 형성하는 단계와; 상기 2중막 상부에 폴리실리콘을 증착한 후, 식각공정을 진행하여 커패시터와 트랜지스터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 디램 메모리 셀 제조방법을 제공한다.

즉, 상기 본 발명에 의한 디램 메모리 셀 제조방법에 의하면, 상기 트랜지스터 형성영역의 버퍼산화막과 실리콘기판 계면에 플루오르 이온을 주입한 다음, 실리콘기판 전체에 습식 옥시데이션 공정을 진행하고 인-시튜로 N₂O 어닐링 공정을 진행하여 질화막과 산화막으로 형성된 2중구조의 막을 형성함으로써, 반도체의 집적도가 높아져 회로선폭이 작아짐에 따라, 게이트산화막이 박막화되어 발생되는 다이렉트 터널링을 방지하고, 공정 단계를 최소화할 수 있어, 복잡한 공정으로 인한 스트레스를 완화할 수 있게 되는 것이다.

상기 본 발명에 의한 디램 메모리 셀 제조방법에 있어서, 상기 버퍼산화막은 50 ~ 100Å의 두께로 증착하여 형성하게 됨으로써, 추후 플루오르 이온주입 시, 이온주입에 의한 스트레스를 완화시켜 줄 수 있다.

또한, 상기 본 발명에 의한 디램 메모리 셀 제조방법에 있어서, 상기 트랜지스터 형성영역의 버퍼산화막과 실리콘기판 계면에 플루오르 이온을 주입하는 단계는 버퍼산화막이 형성된 트랜지스터 형성영역의 실리콘기판 상에 플루오르 이온을 1E15㎤~2E15㎤의 도즈량을 주입하게 된다. 이에 따라, 추후 실리콘기판 전면에 습식 옥시데이션 공정을 진행 시에, 트랜지스터 형성영역의 실리콘기판 상부에는 주입된 플루오르 이온에 의해 커패시터 형성영역의 실리콘기판 상부보다 산화막이 더 두껍게 형성되어, 한번의 습식 옥시데이션 공정에 의해 커패시터 형성영역과 트랜지스터 형성영역에 두께가 다른 듀얼 산화막을 동시에 형성하여 공정의 단계를 최소화시켜 소자의 특성과 신뢰성 향상 및 제조 수율을 향상시킬 수 있게 되는 것이다.

이하, 첨부한 도면을 참고로, 본 발명에 의한 디램 메모리 셀 제조방법의 일 실시예에 대해 상세히 설명하고자 한다. 다만, 본 발명의 권리 범위가 이에 한하여 정해지는 것은 아니며, 하나의 예시로 제시된 것이다.

도 2a 내지 도 2g는 본 발명에 의한 디램 메모리 셀 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

상기 본 발명에 의한 제조방법에 따르면, 종래 기술과 마찬가지 방법으로, 우선, 커패시터 형성영역과 트랜지스터 형성영역이 정의된 실리콘기판(200) 내에 소자분리막(210)을 형성한 후, 트랜지스터의 형성을 위한 웰(well)(215)을 형성하게 된다.

이어서, 상기 소자분리막(210) 및 웰(215)이 형성된 실리콘기판(200) 전면에 습식 옥시데이션 공정을 진행하여 50 ~ 100Å의 두께로 버퍼산화막(220)을 형성한다. 이때, 상기 버퍼산화막(220)은 추후 공정인, 플루오르 이온주입 공정 시, 이온주입에 대한 기판의 스트레스를 완화시켜 주게 되어, 소자의 특성이 저하되는 것을 방지하게 된다.

상기 버퍼산화막(220) 형성 공정을 진행하고 나서, 도 2b에 도시된 바와 같이, 상기 버퍼산화막(220)의 커패시터 형성영역 상부에 사진식각 공정에 의해 마스크(225)를 형성하여, 커패시터 형성영역을 차단한 다음, 개방된 트랜지스터 형성영역에 약 30KeV의 에너지로 약 1E15㎤~2E15㎤의 플루오르(fluorine) 이온(230)을 주입하여 버퍼산화막(220)과 실리콘기판(200) 계면에 플루오르 이온 영역(235)을 형성하게 된다. 이에 따라, 후속 트랜지스터 형성영역의 게이트산화막을 형성하기 위한 습식 옥시데이션 공정 시, 상기 트랜지스터 형성영역의 버퍼산화막(220)과 실리콘기판(200) 계면에 형성된 플루오르 이온 영역(235)에 의해 산화막 성장률이 향상되게 된다.

이어서, 도 2c에 도시된 바와 같이, 상기 커패시터 형성영역을 차단한 마스크(225)를 제거하고, 불산용액인 HF 용액에 의해 버퍼산화막(220)을 제거한 다음,결과물 전체에 습식 옥시데이션 공정을 진행하고, 인-시튜로 N₂O 어닐링 공정을 진행하여 커패시터의 유전체막과 트랜지스터의 게이트산화막 역할을 하는 질화막(243)과 산화막(246)이 순차적으로 적층된 구조의 2중막(240)을 형성한다. 이때, 상기 트랜지스터의 게이트산화막 역할을 하는 산화막(246)은 트랜지스터 형성영역의 실리콘기판(200) 표면에 형성된 플루오르 이온 영역에 의해 커패시터의 유전체막 역할을 하는 산화막(246)보다 더 두껍게 형성되어, 한번의 습식 옥시데이션 공정에 의해 커패시터 형성영역과 트랜지스터 형성영역에 두께가 다른 듀얼 산화막이 형성되는 바, 즉, 트랜지스터의 게이트산화막 역할을 하는 산화막과 커패시터의 유전체막 역할을 하는 산화막을 동시에 형성되며, 커패시터의 유전체막이 얇게 형성되어 전하저장용량을 증가시킬 수 있게 된다. 또한, 상기 습식 옥시데이션 공정과 인-시튜로 진행된 N₂O 어닐링 공정에 의해 최근 반도체의 집적도가 높아져 회로선폭이 작아짐에 따라, 박막화 되는 산화막(246) 하부에 질화막(243)을 형성하여 산화막(246)의 두께를 보상하여 다이렉트 터널링을 방지하게 된다.

그리고, 도 2d에 도시된 바와 같이, 상기 질화막(243)과 산화막(246)으로 이루어진 2 중막(240) 즉, 커패시터의 유전체막과 트랜지스터의 게이트산화막이 형성된 결과물 상에 커패시터의 상부전극과 트랜지스터의 게이트전극을 형성하기 위한 폴리실리콘(260)을 증착하고, 폴리실리콘(260) 상부에 감광막(미도시함)을 도포하고, 노광 및 현상 공정을 진행하여 커패시터와 트랜지스터가 정의되도록 감광막 패턴(270)을 형성한 다음, 이를 식각마스크로 식각공정을 진행하여 커패시터(280)와트랜지스터(290)를 형성한다.

상기 커패시터(280)와 트랜지스터(290)가 형성된 결과물 상에 도 2e에 도시된 바와 같이, HLD 산화막(미도시함)을 증착한 후, 건식 벌크 식각공정을 진행하여 커패시터(280)와 트랜지스터(290) 사이에만 HLD 산화막을 잔류시켜 추후 살리사이드화 공정 시, 커패시터(280)와 트랜지스터(290) 사이의 LDD 영역(미도시함)이 살리사이드 되는 것을 방지하는 블로킹막(300)을 형성한다. 그 후, 상기 결과물 상에 LDD 형성 이온을 주입하여 커패시터(280)와 트랜지스터(290) 사이의 실리콘기판(200) 및 트랜지스터(290)의 다른 한 측면의 실리콘기판(200) 내에 LDD 영역(310)을 형성한다.

그리고, 상기 LDD 영역(310)을 형성하는 공정을 진행하고 나서, 도 2f에 도시된 바와 같이, 상기 결과물 전체에 절연막(미도시함)을 증착한 다음, 건식 벌크 식각 공정을 진행하여 트랜지스터(290)의 다른 한 측벽에 트랜지스터(290)를 보호하기 위해 절연 스페이서(320)를 형성한다. 이 후, 상기 절연 스페이서(320)와 트랜지스터(290) 및 커패시터(280)를 이온주입 마스크로 소오스/드레인 형성이온을 주입하여 소오스/드레인 영역(315)을 형성한다.

상기 소오스/드레인 영역(315)이 형성된 결과물 상에 도 2g에 도시된 바와 같이, 코발트(미도시함)를 증착하고, 상기 코발트가 증착된 결과물에 대해 다시 한번 고온 열 공정을 진행함으로써, 블로킹막(300)과 절연 스페이서(320)가 형성된 영역을 제외한 커패시터(280) 상부와 트랜지스터(290) 상부 및 소오스/드레인 영역(315) 상부에 코발트 실리사이드(330)를 성장시켜 정션 저항을 낮춰주게 된다.

따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 게이트 제조방법을 이용하게 되면, 트랜지스터용 게이트산화막과 커패시터용 유전체막을 질화막과 산화막으로 이루어진 2중막으로 동시에 형성함으로써, 최근 반도체의 집적도가 높아져 회로선폭이 작아짐에 따라, 게이트산화막이 박막화되어 발생되는 다이렉트 터널링을 방지하고, 공정의 단계를 최소화하며, 이에 따라, 여러 단계의 공정으로 인한 스트레스를 감소시켜 반도체소자의 특성과 신뢰성 및 제조수율을 향상시키도록 하는 효과가 있다.

Claims

커패시터 형성영역과 트랜지스터 형성영역이 정의된 실리콘기판 상에 버퍼산화막을 형성하는 단계와;

상기 커패시터 형성영역 상부의 버퍼산화막을 감광막으로 차단하는 단계와;

상기 트랜지스터 형성영역의 버퍼산화막과 실리콘기판 계면에 플루오르 이온을 주입하는 단계와;

상기 실리콘기판 전면에 습식 옥시데이션 공정을 진행하고, 인-시튜로 N₂O 어닐링 공정을 진행하여 커패시터의 유전체막과 트랜지스터의 게이트산화막 역할을 하는 질화막과 산화막이 순차적으로 적층된 구조의 2중막을 형성하는 단계와;

상기 2중막 상부에 폴리실리콘을 증착한 후, 식각공정을 진행하여 커패시터와 트랜지스터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 디램 메모리 셀 제조방법.
제 1항에 있어서, 상기 버퍼산화막은 50 ~ 100Å의 두께로 증착하여 형성하게 됨을 특징으로 하는 디램 메모리 셀 제조방법.
제 1항에 있어서, 상기 트랜지스터 형성영역의 버퍼산화막과 실리콘기판 계면에 플루오르 이온을 주입하는 단계는 버퍼산화막이 형성된 트랜지스터 형성영역의 실리콘기판 상에 플루오르 이온을 1E15㎤~2E15㎤의 도즈량을 주입하게 됨을 특징으로 하는 디램 메모리 셀 제조방법.