JPH0982896A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0982896A JPH0982896A JP7239564A JP23956495A JPH0982896A JP H0982896 A JPH0982896 A JP H0982896A JP 7239564 A JP7239564 A JP 7239564A JP 23956495 A JP23956495 A JP 23956495A JP H0982896 A JPH0982896 A JP H0982896A
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Abstract
(57)【要約】
【課題】 トランジスタ，容量素子，抵抗素子等を混載
した半導体装置において、占有面積を小さく抑制し、か
つ製造コストを安価に抑える。 【解決手段】 ＭＯＳトランジスタは、ゲート酸化膜３
と、第１の導電膜４と第２の導電膜７とを積層したゲー
ト電極９と備えている。容量素子は、第１の導電膜４か
ら形成された下部容量電極４ｂと、ゲート酸化膜３とは
異なる絶縁膜５から形成された容量膜５ａと、容量膜５
ａ上の第２の導電膜７から形成された上部容量電極７ｂ
と、第２の導電膜７から形成された下部容量電極の引き
出し電極７ｃとを備えている。ゲート酸化膜とは異なる
窒化膜等からなる容量膜５ａを介在させながら、ゲート
酸化膜を容量膜とする時と同じ工程数で形成することが
できる。従って、単位面積当りの容量値が大きい容量膜
を用いて占有面積を低減でき、かつ製造コストの増大を
抑制しうる。
した半導体装置において、占有面積を小さく抑制し、か
つ製造コストを安価に抑える。 【解決手段】 ＭＯＳトランジスタは、ゲート酸化膜３
と、第１の導電膜４と第２の導電膜７とを積層したゲー
ト電極９と備えている。容量素子は、第１の導電膜４か
ら形成された下部容量電極４ｂと、ゲート酸化膜３とは
異なる絶縁膜５から形成された容量膜５ａと、容量膜５
ａ上の第２の導電膜７から形成された上部容量電極７ｂ
と、第２の導電膜７から形成された下部容量電極の引き
出し電極７ｃとを備えている。ゲート酸化膜とは異なる
窒化膜等からなる容量膜５ａを介在させながら、ゲート
酸化膜を容量膜とする時と同じ工程数で形成することが
できる。従って、単位面積当りの容量値が大きい容量膜
を用いて占有面積を低減でき、かつ製造コストの増大を
抑制しうる。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積化・低コス
トが要求される容量・抵抗・トランジスタ混載の半導体
装置に関するものである。
トが要求される容量・抵抗・トランジスタ混載の半導体
装置に関するものである。
【０００２】
【従来の技術】従来より、ＭＯＳ型トランジスタに加え
て容量素子や抵抗素子が混載された半導体装置（アナロ
グディジタル混載）においては、通常のＭＯＳ型トラン
ジスタを形成するための製造工程（ディジタル）に、容
量素子や抵抗素子（アナログ）の製造工程を付加する形
の製造工程で実現される。その場合、容量素子の占める
面積を低減するために、単位面積当たりの容量値が大き
い容量素子を形成することが望ましい。
て容量素子や抵抗素子が混載された半導体装置（アナロ
グディジタル混載）においては、通常のＭＯＳ型トラン
ジスタを形成するための製造工程（ディジタル）に、容
量素子や抵抗素子（アナログ）の製造工程を付加する形
の製造工程で実現される。その場合、容量素子の占める
面積を低減するために、単位面積当たりの容量値が大き
い容量素子を形成することが望ましい。
【０００３】ここで、従来のＭＯＳトランジスタと２層
ポリシリコン型容量素子とを混載した半導体装置の構造
および製造工程について説明する。図８ａ〜図８ｃは、
ｎチャネル型ＭＯＳトランジスタ及び２層ポリシリコン
型容量素子を搭載した半導体装置の製造工程を示す断面
図である。
ポリシリコン型容量素子とを混載した半導体装置の構造
および製造工程について説明する。図８ａ〜図８ｃは、
ｎチャネル型ＭＯＳトランジスタ及び２層ポリシリコン
型容量素子を搭載した半導体装置の製造工程を示す断面
図である。
【０００４】まず、図８ａに示すように、シリコン基板
のｐウエル１０１の一部にＬＯＣＯＳ分離１０２を形成
する。このｐウエル１０１の表面が露出している領域が
トランジスタ形成領域Ｒtra であり、ＬＯＣＯＳ分離１
０２の上が容量素子形成領域Ｒcap である。
のｐウエル１０１の一部にＬＯＣＯＳ分離１０２を形成
する。このｐウエル１０１の表面が露出している領域が
トランジスタ形成領域Ｒtra であり、ＬＯＣＯＳ分離１
０２の上が容量素子形成領域Ｒcap である。
【０００５】さらに、図８ｂに示すように、例えばポリ
シリコン膜を２００ｎｍの厚みで堆積してＰＯＣｌ3 拡
散法等によって不純物を導入した第１の導電膜１０３
（図示せず）を堆積し、所望のパターンを有する第１の
レジスト膜１０４を形成した後、ドライエッチング法に
より第１の導電膜１０３をパターニングして、下部容量
電極１０３ａを形成する。
シリコン膜を２００ｎｍの厚みで堆積してＰＯＣｌ3 拡
散法等によって不純物を導入した第１の導電膜１０３
（図示せず）を堆積し、所望のパターンを有する第１の
レジスト膜１０４を形成した後、ドライエッチング法に
より第１の導電膜１０３をパターニングして、下部容量
電極１０３ａを形成する。
【０００６】さらに、図８ｃに示すように、ゲート酸化
膜１０５をパイロ酸化により例えば１０ｎｍ形成する。
このとき、下部容量電極１０３ａの上に約２０ｎｍの酸
化膜が同時に形成されこれが容量膜１０６となる（単結
晶シリコンよりもポリシリコンの方が酸化されやすいた
めゲート酸化膜１０５よりも膜厚が厚くなる）。その
後、ＬＯＣＯＳ分離１０２，ゲート酸化膜１０５及び容
量膜１０６の上に、第１の導電膜１０３と同程度の厚み
を有するポリシリコン膜からなる第２の導電膜１０７
（図示せず）を形成し、第２の導電膜１０７の上に所望
のパターンを有する第２のレジスト膜１０９を形成す
る。そして、トランジスタ形成領域Ｒtra の一部及び容
量素子形成領域Ｒcao の第１の導電膜１０３ａの一部を
覆う第２のレジスト膜１０９を用いて、ドライエッチン
グ法により第２の導電膜１０７をパターニングして、ト
ランジスタ形成領域Ｒtra にはゲート電極１０７ａを、
容量素子形成領域Ｒcap の容量膜１０６の上には上部容
量電極１０７ｂをそれぞれ形成する。
膜１０５をパイロ酸化により例えば１０ｎｍ形成する。
このとき、下部容量電極１０３ａの上に約２０ｎｍの酸
化膜が同時に形成されこれが容量膜１０６となる（単結
晶シリコンよりもポリシリコンの方が酸化されやすいた
めゲート酸化膜１０５よりも膜厚が厚くなる）。その
後、ＬＯＣＯＳ分離１０２，ゲート酸化膜１０５及び容
量膜１０６の上に、第１の導電膜１０３と同程度の厚み
を有するポリシリコン膜からなる第２の導電膜１０７
（図示せず）を形成し、第２の導電膜１０７の上に所望
のパターンを有する第２のレジスト膜１０９を形成す
る。そして、トランジスタ形成領域Ｒtra の一部及び容
量素子形成領域Ｒcao の第１の導電膜１０３ａの一部を
覆う第２のレジスト膜１０９を用いて、ドライエッチン
グ法により第２の導電膜１０７をパターニングして、ト
ランジスタ形成領域Ｒtra にはゲート電極１０７ａを、
容量素子形成領域Ｒcap の容量膜１０６の上には上部容
量電極１０７ｂをそれぞれ形成する。
【０００７】さらに、図８ｄに示すように、ｐウエル１
０１内にｎ型不純物を導入してなるソース・ドレイン領
域を形成し、層間絶縁膜１１３と、コンタクトホール１
１４と、金属配線層１１５とを逐次形成して、ｎチャネ
ルトランジスタと２層ポリシリコン型容量素子とを混載
した半導体装置が形成される。
０１内にｎ型不純物を導入してなるソース・ドレイン領
域を形成し、層間絶縁膜１１３と、コンタクトホール１
１４と、金属配線層１１５とを逐次形成して、ｎチャネ
ルトランジスタと２層ポリシリコン型容量素子とを混載
した半導体装置が形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記図
８ａ〜図８ｄに示す工程で形成される容量素子の容量膜
はＭＯＳトランジスタのゲート酸化膜と同時に形成され
るので、単位面積当たりの容量値は、ゲート酸化膜の材
質や膜厚によって規定される。しかし、シリコン酸化膜
の単位面積当りの容量値は小さいので、容量素子の容量
膜の単位面積当りの容量値のみを大きくすることは困難
である。しかも、この容量膜はポリシリコンの酸化によ
って形成されるが、ポリシリコンの酸化速度はシリコン
単結晶の酸化速度よりも大きいので、容量膜の膜厚はゲ
ート酸化膜に比べかなり厚くなる。従って、容量膜の単
位面積当たりの容量値はどうしても小さくなり、占有面
積の低減を図ることは困難である。
８ａ〜図８ｄに示す工程で形成される容量素子の容量膜
はＭＯＳトランジスタのゲート酸化膜と同時に形成され
るので、単位面積当たりの容量値は、ゲート酸化膜の材
質や膜厚によって規定される。しかし、シリコン酸化膜
の単位面積当りの容量値は小さいので、容量素子の容量
膜の単位面積当りの容量値のみを大きくすることは困難
である。しかも、この容量膜はポリシリコンの酸化によ
って形成されるが、ポリシリコンの酸化速度はシリコン
単結晶の酸化速度よりも大きいので、容量膜の膜厚はゲ
ート酸化膜に比べかなり厚くなる。従って、容量膜の単
位面積当たりの容量値はどうしても小さくなり、占有面
積の低減を図ることは困難である。
【０００９】一方、２層ポリシリコンを用いる場合で
も、上記図８ａ〜図８ｄに示す方法とは異なる方法とし
て、ゲート酸化膜と容量素子の容量膜とを異なる材質の
絶縁膜で形成する方法もありうる。その場合には、上記
図８ｃに示す状態で酸化膜の代わりに別途堆積したシリ
コン窒化膜をパターニングして容量膜１０６とする方法
がとられる。この場合、単位面積当たりの容量値は、ゲ
ート酸化膜の材質や膜厚によって規定されないために、
占有面積を低減することは可能である。しかし、別途シ
リコン窒化膜をパターニングするためのエッチングマス
クを形成する工程が必要となり、製造工程数が増加する
ために、総合的な製造コストが上昇せざるを得ない。
も、上記図８ａ〜図８ｄに示す方法とは異なる方法とし
て、ゲート酸化膜と容量素子の容量膜とを異なる材質の
絶縁膜で形成する方法もありうる。その場合には、上記
図８ｃに示す状態で酸化膜の代わりに別途堆積したシリ
コン窒化膜をパターニングして容量膜１０６とする方法
がとられる。この場合、単位面積当たりの容量値は、ゲ
ート酸化膜の材質や膜厚によって規定されないために、
占有面積を低減することは可能である。しかし、別途シ
リコン窒化膜をパターニングするためのエッチングマス
クを形成する工程が必要となり、製造工程数が増加する
ために、総合的な製造コストが上昇せざるを得ない。
【００１０】また、上述の方法の変形として、ゲート酸
化膜を形成した後、トランジスタのゲート電極及び容量
素子の下部容量電極となる導電膜を堆積し、この上にシ
リコン窒化膜等を形成する方法もある。しかし、ゲート
電極には低抵抗の材料であるシリサイド膜が上部に積層
された導電膜が使われるが、このシリサイド膜などを容
量下部電極に用いた場合は、その上面に形成される容量
膜の耐圧性や信頼性が劣化するという問題がある。な
お、上記図８ｂに示す状態で第１の導電膜１０３ａの上
にシリコン窒化膜等を先に堆積しておくことも考えられ
るが、そのようにすると、ゲート酸化膜を形成する際に
シリコン窒化膜が酸化されて容量膜の単位面積当りの容
量値が結局小さくなる。
化膜を形成した後、トランジスタのゲート電極及び容量
素子の下部容量電極となる導電膜を堆積し、この上にシ
リコン窒化膜等を形成する方法もある。しかし、ゲート
電極には低抵抗の材料であるシリサイド膜が上部に積層
された導電膜が使われるが、このシリサイド膜などを容
量下部電極に用いた場合は、その上面に形成される容量
膜の耐圧性や信頼性が劣化するという問題がある。な
お、上記図８ｂに示す状態で第１の導電膜１０３ａの上
にシリコン窒化膜等を先に堆積しておくことも考えられ
るが、そのようにすると、ゲート酸化膜を形成する際に
シリコン窒化膜が酸化されて容量膜の単位面積当りの容
量値が結局小さくなる。
【００１１】また、ＭＯＳトランジスタのウエルのゲー
ト酸化膜近傍の表面濃度を制御してデプレッション型Ｍ
ＯＳトランジスタを形成し、同時にゲート酸化膜を容量
とする容量素子を形成する方法も知られている。この方
法では、製造工程数の増加は比較的少ないが、単位面積
当たりの容量値は比較的小さいので、容量素子の占有面
積が大きくなり、高集積化しにくい。また、容量値の電
圧依存性が大きくなるので、アナログ回路に使用できる
程度の精度が得られていない。
ト酸化膜近傍の表面濃度を制御してデプレッション型Ｍ
ＯＳトランジスタを形成し、同時にゲート酸化膜を容量
とする容量素子を形成する方法も知られている。この方
法では、製造工程数の増加は比較的少ないが、単位面積
当たりの容量値は比較的小さいので、容量素子の占有面
積が大きくなり、高集積化しにくい。また、容量値の電
圧依存性が大きくなるので、アナログ回路に使用できる
程度の精度が得られていない。
【００１２】以上のように、いずれのタイプにおいても
一長一短があり、品質，省面積化，製造コストという総
合的な要求を満足できるものは現在のところ実用化され
ていない。今後、アナログデジタル混載型ＬＳＩにおい
ても、いっそうの微細化と高集積化とが要望されている
が、アナログ部に関しては、省面積化と製造工程数の低
減を同時に有効に果たし得るプロセスが提案されていな
いために、アナログデジタル混載型ＬＳＩの集積化を実
現する上で大きな課題となっている。
一長一短があり、品質，省面積化，製造コストという総
合的な要求を満足できるものは現在のところ実用化され
ていない。今後、アナログデジタル混載型ＬＳＩにおい
ても、いっそうの微細化と高集積化とが要望されている
が、アナログ部に関しては、省面積化と製造工程数の低
減を同時に有効に果たし得るプロセスが提案されていな
いために、アナログデジタル混載型ＬＳＩの集積化を実
現する上で大きな課題となっている。
【００１３】一方、抵抗素子に関しては、従来、例えば
ポリシリコンにＰＯＣｌ3 拡散法やイオン注入法によっ
て不純物が導入された導電膜（シート抵抗３０〜１００
Ω／□）で形成されるが、ゲート電極としては局所的な
配線としても使えるようにポリシリコンとシリサイドが
積層されたポリサイドのような低抵抗な導電膜（シート
抵抗５〜１０Ω／□）が使われるようになってきてい
る。しかし、抵抗素子においてある抵抗値を得る場合、
抵抗素子の面積を低減するためには、抵抗膜として比較
的高抵抗値を有する導電膜を使用する必要がある。この
ため、工程数を増大することなく、ゲート電極に用いる
導電膜は低抵抗で、抵抗素子に用いる導電膜は比較的高
抵抗の材料で形成することが課題となっている。
ポリシリコンにＰＯＣｌ3 拡散法やイオン注入法によっ
て不純物が導入された導電膜（シート抵抗３０〜１００
Ω／□）で形成されるが、ゲート電極としては局所的な
配線としても使えるようにポリシリコンとシリサイドが
積層されたポリサイドのような低抵抗な導電膜（シート
抵抗５〜１０Ω／□）が使われるようになってきてい
る。しかし、抵抗素子においてある抵抗値を得る場合、
抵抗素子の面積を低減するためには、抵抗膜として比較
的高抵抗値を有する導電膜を使用する必要がある。この
ため、工程数を増大することなく、ゲート電極に用いる
導電膜は低抵抗で、抵抗素子に用いる導電膜は比較的高
抵抗の材料で形成することが課題となっている。
【００１４】本発明の目的は、トランジスタと容量素子
と抵抗素子とのいずれか２つを混載した半導体装置にお
いて、容量素子や抵抗素子の占有面積の低減を図りつ
つ、製造工程数増加によるコストの増大を抑制すること
にある。
と抵抗素子とのいずれか２つを混載した半導体装置にお
いて、容量素子や抵抗素子の占有面積の低減を図りつ
つ、製造工程数増加によるコストの増大を抑制すること
にある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜８に記載される半導体装置
に係る手段と、請求項９〜１４に記載される半導体装置
の製造方法に係る手段とを講じている。
に、本発明では、請求項１〜８に記載される半導体装置
に係る手段と、請求項９〜１４に記載される半導体装置
の製造方法に係る手段とを講じている。
【００１６】本発明の第１の半導体装置は、請求項１に
記載されるように、半導体基板上に少なくともＭＩＳト
ランジスタと容量素子とを搭載した半導体装置を前提と
する。上記ＭＩＳトランジスタは、上記半導体基板上に
形成されたゲート絶縁膜と、上記ゲート絶縁膜上に積層
された第１の導電膜と第２の導電膜とからなるゲート電
極とを少なくとも備えている。上記容量素子は、上記第
１の導電膜からなる下部容量電極と、上記下部容量電極
の上に形成され上記ゲート絶縁膜とは材質が異なる絶縁
膜からなる容量膜と、上記容量膜の上に形成され上記第
２の導電膜からなる上部容量電極とを備えている。
記載されるように、半導体基板上に少なくともＭＩＳト
ランジスタと容量素子とを搭載した半導体装置を前提と
する。上記ＭＩＳトランジスタは、上記半導体基板上に
形成されたゲート絶縁膜と、上記ゲート絶縁膜上に積層
された第１の導電膜と第２の導電膜とからなるゲート電
極とを少なくとも備えている。上記容量素子は、上記第
１の導電膜からなる下部容量電極と、上記下部容量電極
の上に形成され上記ゲート絶縁膜とは材質が異なる絶縁
膜からなる容量膜と、上記容量膜の上に形成され上記第
２の導電膜からなる上部容量電極とを備えている。
【００１７】この構成により、ＭＩＳトランジスタのゲ
ート電極を構成する第１，第２の導電膜によって容量素
子の下部容量電極，上部容量電極が構成されているの
で、第１，第２の導電膜をパターニングすることで、Ｍ
ＩＳトランジスタのゲート電極と容量素子の各電極とが
同時に形成可能な構造となる。すなわち、ＭＩＳトラン
ジスタのみを搭載した半導体装置と比較して、容量膜を
形成するためのマスク工程を追加するだけで済む。ま
た、容量素子の容量膜がＭＩＳトランジスタのゲート絶
縁膜とは異なる材質を有する絶縁膜で構成されているの
で、単位面積当りの容量値の高い材質で構成することが
可能となり、容量素子の占有面積の低減が可能となる。
したがって、２層ポリシリコンプロセスを用いて、ＭＩ
Ｓトランジスタと占有面積の小さい容量素子とを混載し
た半導体装置が低コストで得られることになる。
ート電極を構成する第１，第２の導電膜によって容量素
子の下部容量電極，上部容量電極が構成されているの
で、第１，第２の導電膜をパターニングすることで、Ｍ
ＩＳトランジスタのゲート電極と容量素子の各電極とが
同時に形成可能な構造となる。すなわち、ＭＩＳトラン
ジスタのみを搭載した半導体装置と比較して、容量膜を
形成するためのマスク工程を追加するだけで済む。ま
た、容量素子の容量膜がＭＩＳトランジスタのゲート絶
縁膜とは異なる材質を有する絶縁膜で構成されているの
で、単位面積当りの容量値の高い材質で構成することが
可能となり、容量素子の占有面積の低減が可能となる。
したがって、２層ポリシリコンプロセスを用いて、ＭＩ
Ｓトランジスタと占有面積の小さい容量素子とを混載し
た半導体装置が低コストで得られることになる。
【００１８】本発明の第２の半導体装置は、請求項２に
記載されるように、半導体基板上に少なくともＭＩＳト
ランジスタと抵抗素子とを搭載した半導体装置を前提と
する。上記ＭＩＳトランジスタは、上記半導体基板上に
形成されたゲート絶縁膜と、上記ゲート絶縁膜上に積層
された第１の導電膜と第２の導電膜とからなるゲート電
極とを少なくとも備えている。上記抵抗素子は、上記第
１の導電膜からなる抵抗膜と、上記抵抗膜の両端を除く
領域上に形成され上記ゲート絶縁膜とは材質が異なる絶
縁膜からなるエッチング保護膜と、上記エッチング保護
膜の両端部からその外方の抵抗膜に跨って形成され上記
第２の導電膜からなる２つの引き出し電極とを備えてい
る。
記載されるように、半導体基板上に少なくともＭＩＳト
ランジスタと抵抗素子とを搭載した半導体装置を前提と
する。上記ＭＩＳトランジスタは、上記半導体基板上に
形成されたゲート絶縁膜と、上記ゲート絶縁膜上に積層
された第１の導電膜と第２の導電膜とからなるゲート電
極とを少なくとも備えている。上記抵抗素子は、上記第
１の導電膜からなる抵抗膜と、上記抵抗膜の両端を除く
領域上に形成され上記ゲート絶縁膜とは材質が異なる絶
縁膜からなるエッチング保護膜と、上記エッチング保護
膜の両端部からその外方の抵抗膜に跨って形成され上記
第２の導電膜からなる２つの引き出し電極とを備えてい
る。
【００１９】この構成により、抵抗素子の抵抗膜上にエ
ッチング保護膜が形成されているので、抵抗膜の両端の
引き出し電極と抵抗膜の抵抗膜を同時にエッチングする
ことが可能となる。しかも、ＭＩＳトランジスタのゲー
ト電極を構成する第１，第２の導電膜が抵抗素子の抵抗
膜，引き出し電極とそれぞれ共通の導電膜で構成されて
いるので、第１，第２の導電膜をパターニングすること
で、ＭＩＳトランジスタのゲート電極と抵抗素子の抵抗
膜，引き出し電極とが同時に形成可能な構造となる。す
なわち、ＭＩＳトランジスタのみを搭載した半導体装置
と比較して、エッチング保護膜を形成するためのマスク
工程を追加するだけで済む。また、トランジスタのゲー
ト電極が２層構造を有しているので、上層の第２の導電
膜の抵抗値を低くすれば下層の第１の導電膜の抵抗値を
高くしてもよいので、第１の導電膜で構成される抵抗素
子の抵抗率を高くすることができ、抵抗素子の占有面積
の低減が可能となる。したがって、２層ポリシリコンプ
ロセスを用いて、ＭＩＳトランジスタと占有面積の小さ
い抵抗素子とを混載した半導体装置が低コストで得られ
ることになる。
ッチング保護膜が形成されているので、抵抗膜の両端の
引き出し電極と抵抗膜の抵抗膜を同時にエッチングする
ことが可能となる。しかも、ＭＩＳトランジスタのゲー
ト電極を構成する第１，第２の導電膜が抵抗素子の抵抗
膜，引き出し電極とそれぞれ共通の導電膜で構成されて
いるので、第１，第２の導電膜をパターニングすること
で、ＭＩＳトランジスタのゲート電極と抵抗素子の抵抗
膜，引き出し電極とが同時に形成可能な構造となる。す
なわち、ＭＩＳトランジスタのみを搭載した半導体装置
と比較して、エッチング保護膜を形成するためのマスク
工程を追加するだけで済む。また、トランジスタのゲー
ト電極が２層構造を有しているので、上層の第２の導電
膜の抵抗値を低くすれば下層の第１の導電膜の抵抗値を
高くしてもよいので、第１の導電膜で構成される抵抗素
子の抵抗率を高くすることができ、抵抗素子の占有面積
の低減が可能となる。したがって、２層ポリシリコンプ
ロセスを用いて、ＭＩＳトランジスタと占有面積の小さ
い抵抗素子とを混載した半導体装置が低コストで得られ
ることになる。
【００２０】本発明の第３の半導体装置は、請求項３に
記載されるように、半導体基板上に少なくとも容量素子
と抵抗素子とを搭載した半導体装置を前提とする。上記
容量素子は、上記半導体基板上に形成された第１の導電
膜からなる下部容量電極と、上記下部容量電極の上に形
成された絶縁膜からなる容量膜と、上記容量膜の上に形
成された第２の導電膜からなる上部容量電極とを備えて
いる。上記抵抗素子は、上記第１の導電膜からなる抵抗
膜と、上記抵抗膜の上に形成され上記容量素子の容量膜
と共通の絶縁膜からなるエッチング保護膜と、上記エッ
チング保護膜の両端部からその外方の抵抗膜に跨って形
成され上記第２の導電膜からなる２つの引き出し電極と
を備えている。
記載されるように、半導体基板上に少なくとも容量素子
と抵抗素子とを搭載した半導体装置を前提とする。上記
容量素子は、上記半導体基板上に形成された第１の導電
膜からなる下部容量電極と、上記下部容量電極の上に形
成された絶縁膜からなる容量膜と、上記容量膜の上に形
成された第２の導電膜からなる上部容量電極とを備えて
いる。上記抵抗素子は、上記第１の導電膜からなる抵抗
膜と、上記抵抗膜の上に形成され上記容量素子の容量膜
と共通の絶縁膜からなるエッチング保護膜と、上記エッ
チング保護膜の両端部からその外方の抵抗膜に跨って形
成され上記第２の導電膜からなる２つの引き出し電極と
を備えている。
【００２１】この構成により、容量素子の容量膜と共通
の絶縁膜により、抵抗素子の抵抗膜上のエッチング保護
膜が形成されているので、抵抗膜の両端の引き出し電極
と抵抗膜の抵抗膜を同時にエッチングすることが可能と
なる。しかも、容量素子の上部容量電極と下部容量電極
とを同時に形成可能な構造となっているので、必要な工
程数が低減される。しかも、上述の作用によって、容量
素子と抵抗素子の占有面積の低減が可能となる。したが
って、占有面積の小さい容量素子と抵抗素子とを混載し
た半導体装置が低コストで得られることになる。
の絶縁膜により、抵抗素子の抵抗膜上のエッチング保護
膜が形成されているので、抵抗膜の両端の引き出し電極
と抵抗膜の抵抗膜を同時にエッチングすることが可能と
なる。しかも、容量素子の上部容量電極と下部容量電極
とを同時に形成可能な構造となっているので、必要な工
程数が低減される。しかも、上述の作用によって、容量
素子と抵抗素子の占有面積の低減が可能となる。したが
って、占有面積の小さい容量素子と抵抗素子とを混載し
た半導体装置が低コストで得られることになる。
【００２２】また、本発明の第４の半導体装置は、請求
項４に記載されるように、上記第１の半導体装置におい
て、上記第１の導電膜からなる抵抗膜と、上記抵抗膜の
上に形成された上記容量素子の容量膜と共通の絶縁膜か
らなる保護膜と、上記エッチング保護膜の両端部からそ
の外方の抵抗膜に跨って形成され上記第２の導電膜から
なる２つの引き出し電極とを有する抵抗素子をさらに備
えている。
項４に記載されるように、上記第１の半導体装置におい
て、上記第１の導電膜からなる抵抗膜と、上記抵抗膜の
上に形成された上記容量素子の容量膜と共通の絶縁膜か
らなる保護膜と、上記エッチング保護膜の両端部からそ
の外方の抵抗膜に跨って形成され上記第２の導電膜から
なる２つの引き出し電極とを有する抵抗素子をさらに備
えている。
【００２３】この構成により、上記各請求項の作用が併
せて得られ、ＭＩＳトランジスタと容量素子と抵抗素子
とを混載した半導体装置が低コストで得られる。
せて得られ、ＭＩＳトランジスタと容量素子と抵抗素子
とを混載した半導体装置が低コストで得られる。
【００２４】上記第１〜第４の半導体装置において、請
求項５に記載されるように、上記第１の導電膜をポリシ
リコン膜で構成することが好ましい。
求項５に記載されるように、上記第１の導電膜をポリシ
リコン膜で構成することが好ましい。
【００２５】上記第１〜第４の半導体装置において、請
求項６に記載されるように、上記絶縁膜をシリコン窒化
膜，ＰＺＴ及びタンタル酸化膜のうちの少なくともいず
れか１つで構成することが好ましい。
求項６に記載されるように、上記絶縁膜をシリコン窒化
膜，ＰＺＴ及びタンタル酸化膜のうちの少なくともいず
れか１つで構成することが好ましい。
【００２６】この構成により、単位面積当りの容量値が
高い容量膜と、第１，第２の導電膜のエッチングストッ
パとしての機能の高いエッチング保護膜とが得られるこ
とになる。
高い容量膜と、第１，第２の導電膜のエッチングストッ
パとしての機能の高いエッチング保護膜とが得られるこ
とになる。
【００２７】上記第１〜第４の半導体装置において、請
求項７に記載されるように、上記第２の導電膜をポリシ
リコン，チタンシリサイド及びタングステンシリサイド
のうちの少なくともいずれか１つで構成することが好ま
しい。
求項７に記載されるように、上記第２の導電膜をポリシ
リコン，チタンシリサイド及びタングステンシリサイド
のうちの少なくともいずれか１つで構成することが好ま
しい。
【００２８】この構成により、トランジスタのゲート電
極、容量素子の上部容量電極、容量素子及び抵抗素子の
引き出し電極の抵抗値が低減されて、無駄な消費電力が
低減される。しかも、抵抗素子の抵抗膜の抵抗値は高く
維持しうる。
極、容量素子の上部容量電極、容量素子及び抵抗素子の
引き出し電極の抵抗値が低減されて、無駄な消費電力が
低減される。しかも、抵抗素子の抵抗膜の抵抗値は高く
維持しうる。
【００２９】上記第１〜第４の半導体装置において、請
求項８に記載されるように、上記第１の導電膜からなる
フローティングゲート電極と、上記絶縁膜からなるフロ
ーティングゲート上絶縁膜と、上記フローティングゲー
ト上絶縁膜の上に形成され上記第２の導電膜からなる制
御ゲート電極とを有するＥＥＰＲＯＭのメモリセルをさ
らに備えることができる。
求項８に記載されるように、上記第１の導電膜からなる
フローティングゲート電極と、上記絶縁膜からなるフロ
ーティングゲート上絶縁膜と、上記フローティングゲー
ト上絶縁膜の上に形成され上記第２の導電膜からなる制
御ゲート電極とを有するＥＥＰＲＯＭのメモリセルをさ
らに備えることができる。
【００３０】この構成により、半導体装置の適用範囲が
拡大され、機能性の高い半導体装置が得られる。
拡大され、機能性の高い半導体装置が得られる。
【００３１】本発明の半導体装置の第１の製造方法は、
請求項９に記載されるように、半導体基板上に容量素子
を搭載した半導体装置の製造方法を前提とし、半導体基
板の上に絶縁部材を介して第１の導電膜を堆積する工程
と、上記第１の導電膜の上に絶縁膜を堆積する工程と、
上記絶縁膜をパターニングして上記容量素子の容量膜を
形成する工程と、上記絶縁膜及び上記第１の導電膜の上
に第２の導電膜を堆積する工程と、上記容量膜の少なく
とも一部を含むエッチングマスクを用いて上記第１及び
第２の導電膜をパターニングして、上記第２の導電膜か
ら上記容量素子の上部容量電極を形成し、上記第１の導
電膜から上記容量素子の下部容量電極を形成する工程と
を備えている。
請求項９に記載されるように、半導体基板上に容量素子
を搭載した半導体装置の製造方法を前提とし、半導体基
板の上に絶縁部材を介して第１の導電膜を堆積する工程
と、上記第１の導電膜の上に絶縁膜を堆積する工程と、
上記絶縁膜をパターニングして上記容量素子の容量膜を
形成する工程と、上記絶縁膜及び上記第１の導電膜の上
に第２の導電膜を堆積する工程と、上記容量膜の少なく
とも一部を含むエッチングマスクを用いて上記第１及び
第２の導電膜をパターニングして、上記第２の導電膜か
ら上記容量素子の上部容量電極を形成し、上記第１の導
電膜から上記容量素子の下部容量電極を形成する工程と
を備えている。
【００３２】この方法により、同じエッチングマスクを
用いて第１，第２の導電膜からそれぞれ上部，下部容量
電極を同時に形成することが可能となる。そして、同じ
基板上にＭＩＳトランジスタを形成する際にも、第１，
第２導電膜を利用してゲート電極を形成できる。しか
も、第１導電膜上に容量膜が形成されるので、同じ基板
上にＭＩＳトランジスタを形成する際にも、容量膜を形
成する工程はゲート酸化工程とは独立して行われること
から、要求に応じて単位面積当りの容量値の高い材料で
容量膜を形成することが可能となる。したがって、ＭＩ
Ｓトランジスタを搭載した半導体装置の製造工程に対
し、わずかの工程の追加で容量素子を形成する工程を組
み込むことが可能となり、安価にかつ占有面積の小さい
容量素子を各種素子と混載するための基本的な容量素子
形成用プロセスとなる。
用いて第１，第２の導電膜からそれぞれ上部，下部容量
電極を同時に形成することが可能となる。そして、同じ
基板上にＭＩＳトランジスタを形成する際にも、第１，
第２導電膜を利用してゲート電極を形成できる。しか
も、第１導電膜上に容量膜が形成されるので、同じ基板
上にＭＩＳトランジスタを形成する際にも、容量膜を形
成する工程はゲート酸化工程とは独立して行われること
から、要求に応じて単位面積当りの容量値の高い材料で
容量膜を形成することが可能となる。したがって、ＭＩ
Ｓトランジスタを搭載した半導体装置の製造工程に対
し、わずかの工程の追加で容量素子を形成する工程を組
み込むことが可能となり、安価にかつ占有面積の小さい
容量素子を各種素子と混載するための基本的な容量素子
形成用プロセスとなる。
【００３３】上記半導体装置の第１の製造方法におい
て、請求項１０に記載されるように、上記上部容量電極
及び上記下部容量電極を形成する工程では、上記容量膜
の所定領域を覆う第１領域と上記容量膜の一端部から外
方に亘る領域を覆う第２領域とを少なくとも有するレジ
スト膜と上記容量膜とをエッチングマスクとして用いる
ことにより、上記第１領域の下方に残存する第２の導電
膜からなる上部容量電極を形成し、上記第２領域の下方
に残存する第２の導電膜からなる下部容量電極の引き出
し電極を形成し、上記容量膜及び上記レジスト膜のうち
少なくともいずれか一方で覆われる領域に亘って残存す
る第１の導電膜からなる下部容量電極を形成することが
できる。
て、請求項１０に記載されるように、上記上部容量電極
及び上記下部容量電極を形成する工程では、上記容量膜
の所定領域を覆う第１領域と上記容量膜の一端部から外
方に亘る領域を覆う第２領域とを少なくとも有するレジ
スト膜と上記容量膜とをエッチングマスクとして用いる
ことにより、上記第１領域の下方に残存する第２の導電
膜からなる上部容量電極を形成し、上記第２領域の下方
に残存する第２の導電膜からなる下部容量電極の引き出
し電極を形成し、上記容量膜及び上記レジスト膜のうち
少なくともいずれか一方で覆われる領域に亘って残存す
る第１の導電膜からなる下部容量電極を形成することが
できる。
【００３４】この方法により、レジスト膜と容量膜とを
エッチングマスクとして用いたエッチングによって、第
１，第２の導電膜から下部容量電極，上部容量電極及び
引き出し電極が同時に形成され、マスク工程の低減と占
有面積の小さい容量素子の形成とを極めて容易に実現す
ることができる。
エッチングマスクとして用いたエッチングによって、第
１，第２の導電膜から下部容量電極，上部容量電極及び
引き出し電極が同時に形成され、マスク工程の低減と占
有面積の小さい容量素子の形成とを極めて容易に実現す
ることができる。
【００３５】本発明の半導体装置の第２の製造方法は、
請求項１１に記載されるように、半導体基板上に抵抗素
子を搭載した半導体装置の製造方法を前提とし、半導体
基板の上に絶縁部材を介して第１の導電膜を堆積する工
程と、上記第１の導電膜の上に絶縁膜を堆積する工程
と、上記絶縁膜をパターニングしてエッチング保護膜を
形成する工程と、上記エッチング保護膜及び上記第１の
導電膜の上に第２の導電膜を堆積する工程と、上記第２
導電膜の上に上記エッチング保護膜の両端部から外方に
亘る領域を覆う２つの領域からなるレジスト膜及び上記
エッチング保護膜をエッチングマスクとして、上記エッ
チング保護膜及びレジスト膜のうちいずれか一方で覆わ
れた領域に亘って残存する第１導電膜からなる抵抗膜を
形成し、上記レジスト膜のみにより覆われた領域に残存
する第２導電膜からなる上記抵抗膜の引き出し電極を形
成する工程とを備えている。
請求項１１に記載されるように、半導体基板上に抵抗素
子を搭載した半導体装置の製造方法を前提とし、半導体
基板の上に絶縁部材を介して第１の導電膜を堆積する工
程と、上記第１の導電膜の上に絶縁膜を堆積する工程
と、上記絶縁膜をパターニングしてエッチング保護膜を
形成する工程と、上記エッチング保護膜及び上記第１の
導電膜の上に第２の導電膜を堆積する工程と、上記第２
導電膜の上に上記エッチング保護膜の両端部から外方に
亘る領域を覆う２つの領域からなるレジスト膜及び上記
エッチング保護膜をエッチングマスクとして、上記エッ
チング保護膜及びレジスト膜のうちいずれか一方で覆わ
れた領域に亘って残存する第１導電膜からなる抵抗膜を
形成し、上記レジスト膜のみにより覆われた領域に残存
する第２導電膜からなる上記抵抗膜の引き出し電極を形
成する工程とを備えている。
【００３６】この方法により、第１，第２の導電膜をエ
ッチングする工程で、抵抗素子の抵抗膜と引き出し電極
とが同時に形成され、少ない工程数で抵抗素子が形成さ
れる。しかも、抵抗素子を形成する際に、抵抗膜がエッ
チング保護膜で覆われているので、抵抗値のバラツキが
小さい抵抗膜が形成され、特性も向上する。したがっ
て、少ない工程数で特性の良好な抵抗素子を製造できる
とともにＭＩＳトランジスタ等のプロセスに適合した基
本的な抵抗素子製造プロセスとなる。
ッチングする工程で、抵抗素子の抵抗膜と引き出し電極
とが同時に形成され、少ない工程数で抵抗素子が形成さ
れる。しかも、抵抗素子を形成する際に、抵抗膜がエッ
チング保護膜で覆われているので、抵抗値のバラツキが
小さい抵抗膜が形成され、特性も向上する。したがっ
て、少ない工程数で特性の良好な抵抗素子を製造できる
とともにＭＩＳトランジスタ等のプロセスに適合した基
本的な抵抗素子製造プロセスとなる。
【００３７】上記半導体装置の第１又は第２の製造方法
において、請求項１２に記載されるように、上記第１の
導電膜を堆積する工程の前に半導体基板の活性領域上に
ゲート絶縁膜を形成する工程を設け、上記第１の導電膜
を堆積する工程では上記ゲート絶縁膜上にも第１の導電
膜を堆積し、上記絶縁膜をパターニングする工程では上
記活性領域上の絶縁膜を除去し、上記第２の導電膜を堆
積する工程では上記活性領域上で第１の導電膜の上に第
２の導電膜を積層し、上記第１及び第２の導電膜をパタ
ーニングする工程では上記活性領域上、第１の導電膜及
び第２の導電膜からなるゲート電極を形成することがで
きる。
において、請求項１２に記載されるように、上記第１の
導電膜を堆積する工程の前に半導体基板の活性領域上に
ゲート絶縁膜を形成する工程を設け、上記第１の導電膜
を堆積する工程では上記ゲート絶縁膜上にも第１の導電
膜を堆積し、上記絶縁膜をパターニングする工程では上
記活性領域上の絶縁膜を除去し、上記第２の導電膜を堆
積する工程では上記活性領域上で第１の導電膜の上に第
２の導電膜を積層し、上記第１及び第２の導電膜をパタ
ーニングする工程では上記活性領域上、第１の導電膜及
び第２の導電膜からなるゲート電極を形成することがで
きる。
【００３８】この方法により、ＭＩＳトランジスタ形成
のための工程数に対しわずかのマスク工程数の追加によ
って、上記各請求項の製造方法による容量素子や抵抗素
子とＭＩＳトランジスタとが同じ半導体基板上に搭載さ
れる。特に、抵抗素子の抵抗膜とＭＩＳトランジスタの
ゲート電極の下層を抵抗値の高い第１の導電膜で構成
し、抵抗素子の引き出し電極とＭＩＳトランジスタのゲ
ート電極の上層とを抵抗値の低い第２の導電膜で形成す
ることも可能となる。しかも、半導体基板全体が第１の
導電膜で覆われた状態で絶縁膜のパターニングのための
エッチングが行われるので、ＭＩＳトランジスタの活性
領域がエッチング工程によって汚染される虞れも極めて
少なくて済む。したがって、占有面積の小さい容量素子
や占有面積の小さい特性の高い抵抗素子と特性の良好な
ＭＩＳトランジスタとを混載した半導体装置が安価に製
造されることになる。
のための工程数に対しわずかのマスク工程数の追加によ
って、上記各請求項の製造方法による容量素子や抵抗素
子とＭＩＳトランジスタとが同じ半導体基板上に搭載さ
れる。特に、抵抗素子の抵抗膜とＭＩＳトランジスタの
ゲート電極の下層を抵抗値の高い第１の導電膜で構成
し、抵抗素子の引き出し電極とＭＩＳトランジスタのゲ
ート電極の上層とを抵抗値の低い第２の導電膜で形成す
ることも可能となる。しかも、半導体基板全体が第１の
導電膜で覆われた状態で絶縁膜のパターニングのための
エッチングが行われるので、ＭＩＳトランジスタの活性
領域がエッチング工程によって汚染される虞れも極めて
少なくて済む。したがって、占有面積の小さい容量素子
や占有面積の小さい特性の高い抵抗素子と特性の良好な
ＭＩＳトランジスタとを混載した半導体装置が安価に製
造されることになる。
【００３９】さらに、上記請求項１２の方法において、
請求項１３に記載されるように、上記絶縁膜をパターニ
ングする工程では一部の活性領域における上記絶縁膜の
一部をＥＥＰＲＯＭのフローティングゲート上絶縁膜と
して残し、上記第２の導電膜を堆積する工程では上記一
部の活性領域上で上記第１の導電膜及びフローティング
ゲート上絶縁膜の上に第２の導電膜を積層し、上記第１
及び第２の導電膜をパターニングする工程では上記一部
の活性領域上で上記フローティングゲート上絶縁膜の一
部を覆うレジスト膜を用いて上記レジスト膜の下方に残
存する第２の導電膜からなるＥＥＰＲＯＭの制御ゲート
電極を形成し、上記フローティングゲート上絶縁膜の下
方に残存する第１の導電膜からなるＥＥＰＲＯＭのフロ
ーティングゲート電極を形成することができる。
請求項１３に記載されるように、上記絶縁膜をパターニ
ングする工程では一部の活性領域における上記絶縁膜の
一部をＥＥＰＲＯＭのフローティングゲート上絶縁膜と
して残し、上記第２の導電膜を堆積する工程では上記一
部の活性領域上で上記第１の導電膜及びフローティング
ゲート上絶縁膜の上に第２の導電膜を積層し、上記第１
及び第２の導電膜をパターニングする工程では上記一部
の活性領域上で上記フローティングゲート上絶縁膜の一
部を覆うレジスト膜を用いて上記レジスト膜の下方に残
存する第２の導電膜からなるＥＥＰＲＯＭの制御ゲート
電極を形成し、上記フローティングゲート上絶縁膜の下
方に残存する第１の導電膜からなるＥＥＰＲＯＭのフロ
ーティングゲート電極を形成することができる。
【００４０】この方法により、ＥＥＰＲＯＭのメモリセ
ルがＭＩＳトランジスタ、容量素子，抵抗素子等と同時
に半導体装置に形成される。しかも、ＥＥＰＲＯＭのメ
モリセルの各要素を形成するための特別のマスク工程は
不要である。したがって、占有面積の小さい容量素子や
抵抗素子を混載したＥＥＰＲＯＭが低コストで製造でき
ることになる。
ルがＭＩＳトランジスタ、容量素子，抵抗素子等と同時
に半導体装置に形成される。しかも、ＥＥＰＲＯＭのメ
モリセルの各要素を形成するための特別のマスク工程は
不要である。したがって、占有面積の小さい容量素子や
抵抗素子を混載したＥＥＰＲＯＭが低コストで製造でき
ることになる。
【００４１】上記請求項９〜１２の方法において、請求
項１４に記載されるように、上記絶縁膜をパターニング
する工程の前に、素子分離を形成しようとする領域の上
記絶縁膜，上記第１の導電膜及び半導体基板を順次除去
して、素子分離溝を形成する工程と、上記素子分離溝内
を埋め込みかつ上記絶縁膜上を覆う素子分離用絶縁膜堆
積する工程と、上記絶縁膜をマスクとして、上記素子分
離用絶縁膜を平坦化する工程とを設けることができる。
項１４に記載されるように、上記絶縁膜をパターニング
する工程の前に、素子分離を形成しようとする領域の上
記絶縁膜，上記第１の導電膜及び半導体基板を順次除去
して、素子分離溝を形成する工程と、上記素子分離溝内
を埋め込みかつ上記絶縁膜上を覆う素子分離用絶縁膜堆
積する工程と、上記絶縁膜をマスクとして、上記素子分
離用絶縁膜を平坦化する工程とを設けることができる。
【００４２】この方法により、容量素子の容量膜や抵抗
素子の抵抗膜となる絶縁膜をエッチングストッパとして
利用して、トレンチ分離構造の素子分離溝が形成され
る。したがって、わずかの工程の追加だけで、容量素
子，抵抗素子，ＭＩＳトランジスタ，ＥＥＰＲＯＭのメ
モリセル等を搭載した半導体装置に素子分離機能の高い
トレンチ構造の素子分離が形成されることになる。
素子の抵抗膜となる絶縁膜をエッチングストッパとして
利用して、トレンチ分離構造の素子分離溝が形成され
る。したがって、わずかの工程の追加だけで、容量素
子，抵抗素子，ＭＩＳトランジスタ，ＥＥＰＲＯＭのメ
モリセル等を搭載した半導体装置に素子分離機能の高い
トレンチ構造の素子分離が形成されることになる。
【００４３】
（第１の実施形態）まず、第１の実施形態に係る半導体
装置びその製造方法について、図１ａ〜図１ｄ，図２ａ
及び図２ｂを参照しながら説明する。図１ａ〜図１ｄ，
図２ａ及び図２ｂは、ｎチャネルトランジスタと容量素
子とを搭載した半導体装置の製造工程を示す断面図であ
る。
装置びその製造方法について、図１ａ〜図１ｄ，図２ａ
及び図２ｂを参照しながら説明する。図１ａ〜図１ｄ，
図２ａ及び図２ｂは、ｎチャネルトランジスタと容量素
子とを搭載した半導体装置の製造工程を示す断面図であ
る。
【００４４】図１ａに示すように、シリコン基板のｐウ
エル１に例えばＬＯＣＯＳ法により形成したＬＯＣＯＳ
分離２を形成する。このＰウエル１がトランジスタ形成
領域Ｒtra であり、ＬＯＣＯＳ分離２上が容量素子形成
領域Ｒcap である。
エル１に例えばＬＯＣＯＳ法により形成したＬＯＣＯＳ
分離２を形成する。このＰウエル１がトランジスタ形成
領域Ｒtra であり、ＬＯＣＯＳ分離２上が容量素子形成
領域Ｒcap である。
【００４５】さらに、図１ｂに示すように、トランジス
タ形成領域Ｒtra のシリコン基板表面にゲート酸化膜３
をパイロ酸化により例えば１０ｎｍの厚みで形成した
後、例えばポリシリコンを２００ｎｍの厚みで堆積し、
ＰＯＣｌ3 拡散法によって不純物を導入した第１の導電
膜４を形成する。続いて、第１の導電膜４の上面に、酸
化シリコンより単位体積当たりの容量が大きい材料例え
ば窒化シリコンからなる絶縁膜である窒化膜５をＣＶＤ
法により１０ｎｍの厚みで堆積する。
タ形成領域Ｒtra のシリコン基板表面にゲート酸化膜３
をパイロ酸化により例えば１０ｎｍの厚みで形成した
後、例えばポリシリコンを２００ｎｍの厚みで堆積し、
ＰＯＣｌ3 拡散法によって不純物を導入した第１の導電
膜４を形成する。続いて、第１の導電膜４の上面に、酸
化シリコンより単位体積当たりの容量が大きい材料例え
ば窒化シリコンからなる絶縁膜である窒化膜５をＣＶＤ
法により１０ｎｍの厚みで堆積する。
【００４６】さらに、図１ｃに示すように、窒化膜５の
うち少なくとも容量膜として残したい部分を覆うレジス
ト膜６を形成し、これを用いて熱リン酸による窒化膜５
のエッチングを行い、一部が容量膜となる容量膜５ａを
形成する。このとき、第１のレジスト膜６は、トランジ
スタ形成領域Ｒtra の上では全て開口されているので、
トランジスタ形成領域Ｒtra の窒化膜５は全て除去され
る。この工程では、半導体基板の活性領域も第１の導電
膜４で覆われているので、窒化膜５のエッチングによる
半導体基板内の汚染を防止することができる。
うち少なくとも容量膜として残したい部分を覆うレジス
ト膜６を形成し、これを用いて熱リン酸による窒化膜５
のエッチングを行い、一部が容量膜となる容量膜５ａを
形成する。このとき、第１のレジスト膜６は、トランジ
スタ形成領域Ｒtra の上では全て開口されているので、
トランジスタ形成領域Ｒtra の窒化膜５は全て除去され
る。この工程では、半導体基板の活性領域も第１の導電
膜４で覆われているので、窒化膜５のエッチングによる
半導体基板内の汚染を防止することができる。
【００４７】さらに、図１ｄに示すように、ポリシリコ
ン膜で構成される第２の導電膜７を上記第１の導電膜４
及び容量膜５ａの上に第１の導電膜４と同じ程度の厚み
で堆積する。ただし、第２の導電膜７は低抵抗のポリサ
イドで構成してもよい。
ン膜で構成される第２の導電膜７を上記第１の導電膜４
及び容量膜５ａの上に第１の導電膜４と同じ程度の厚み
で堆積する。ただし、第２の導電膜７は低抵抗のポリサ
イドで構成してもよい。
【００４８】さらに、図２ａに示すように、第２の導電
膜７の上に、トランジスタ形成領域Ｒtra ではゲート電
極となる部分のみを、容量素子形成領域Ｒcap では上部
容量電極と下部容量電極からの引き出し電極となる部分
をそれぞれ覆う第２のレジスト膜８を形成する。このと
き、容量素子形成領域Ｒcap において、第２のレジスト
膜８は、容量膜５ａの大部分を覆う第１領域８ａと、容
量膜５ａの他端付近とその側方に露出する第１の導電膜
５とに亘る領域を覆う第２領域８ｂとに分割して形成さ
れている。そして、この第２のレジスト膜８と容量膜５
ａとをエッチングマスクとして用い、第１の導電膜４及
び第２の導電膜７のドライエッチングを行う。このドラ
イエッチングによって、第２の導電膜７及び第１の導電
膜４を逐次エッチングし、２層ポリシリコン型の下部容
量電極４ｂ、上部容量電極７ｂ及びゲート電極９を形成
する。
膜７の上に、トランジスタ形成領域Ｒtra ではゲート電
極となる部分のみを、容量素子形成領域Ｒcap では上部
容量電極と下部容量電極からの引き出し電極となる部分
をそれぞれ覆う第２のレジスト膜８を形成する。このと
き、容量素子形成領域Ｒcap において、第２のレジスト
膜８は、容量膜５ａの大部分を覆う第１領域８ａと、容
量膜５ａの他端付近とその側方に露出する第１の導電膜
５とに亘る領域を覆う第２領域８ｂとに分割して形成さ
れている。そして、この第２のレジスト膜８と容量膜５
ａとをエッチングマスクとして用い、第１の導電膜４及
び第２の導電膜７のドライエッチングを行う。このドラ
イエッチングによって、第２の導電膜７及び第１の導電
膜４を逐次エッチングし、２層ポリシリコン型の下部容
量電極４ｂ、上部容量電極７ｂ及びゲート電極９を形成
する。
【００４９】このとき、トランジスタ形成領域Ｒtra で
は、前の工程で窒化膜５が除去されているので、第２の
レジスト膜８のみがエッチングマスクとして機能し、第
２のレジストマスク８下方の第１の導電膜のゲート部４
ａと第２の導電膜のゲート部７ａが残置され、両者から
なるトランジスタのゲート電極９が形成される。一方、
容量素子形成領域Ｒcap では、第２のレジスト膜８の上
記第１領域８ａで覆われた第２の導電膜が残置されて上
部容量電極７ｂとなり、第２のレジスト膜８の上記第２
領域８ｂで覆われた第２の導電膜が残置されて引き出し
電極７ｃとなり、第２のレジスト膜８又は容量膜４ｂの
いずれかによって覆われた第１の導電膜４が残置されて
下部容量電極４ｂとなる。上記引き出し電極７ｃは、容
量膜５ａの外方となる部分で下部容量電極４ｂに接続さ
れている。
は、前の工程で窒化膜５が除去されているので、第２の
レジスト膜８のみがエッチングマスクとして機能し、第
２のレジストマスク８下方の第１の導電膜のゲート部４
ａと第２の導電膜のゲート部７ａが残置され、両者から
なるトランジスタのゲート電極９が形成される。一方、
容量素子形成領域Ｒcap では、第２のレジスト膜８の上
記第１領域８ａで覆われた第２の導電膜が残置されて上
部容量電極７ｂとなり、第２のレジスト膜８の上記第２
領域８ｂで覆われた第２の導電膜が残置されて引き出し
電極７ｃとなり、第２のレジスト膜８又は容量膜４ｂの
いずれかによって覆われた第１の導電膜４が残置されて
下部容量電極４ｂとなる。上記引き出し電極７ｃは、容
量膜５ａの外方となる部分で下部容量電極４ｂに接続さ
れている。
【００５０】すなわち、ドライエッチング工程におい
て、第２の導電膜７に対しては第２のレジスト膜８のみ
がマスクとして機能するので、第２のレジスト膜８のパ
ターンに対応した形状の上部容量電極７ｂと引き出し電
極７ｃとが形成される。一方、第１の導電膜４に対して
は、第２のレジスト膜８と容量膜５ａとがマスクとして
機能する。いいかえると、第２のレジスト膜８の開口部
では容量膜５ａはエッチングストッパとして機能する。
したがって、容量素子形成領域Ｒcap では、下部容量電
極４ｂの一方の端部は容量膜５ａの一方の端部に一致
し、下部容量膜４ｂの他方の端部は第２のレジスト膜８
の第２領域８ｂ１つの端部に一致する。
て、第２の導電膜７に対しては第２のレジスト膜８のみ
がマスクとして機能するので、第２のレジスト膜８のパ
ターンに対応した形状の上部容量電極７ｂと引き出し電
極７ｃとが形成される。一方、第１の導電膜４に対して
は、第２のレジスト膜８と容量膜５ａとがマスクとして
機能する。いいかえると、第２のレジスト膜８の開口部
では容量膜５ａはエッチングストッパとして機能する。
したがって、容量素子形成領域Ｒcap では、下部容量電
極４ｂの一方の端部は容量膜５ａの一方の端部に一致
し、下部容量膜４ｂの他方の端部は第２のレジスト膜８
の第２領域８ｂ１つの端部に一致する。
【００５１】次に、図２ｂに示すように、第２のレジス
ト膜８を除去した後、シリコン基板内及びポリシリコン
膜内に不純物イオンの注入を行って、ソース・ドレイン
領域１２を形成すると同時に、ゲート電極９，上部容量
電極７ｂ及び引き出し電極７ｃを低抵抗化する。その
後、全面上に層間絶縁膜１３を堆積し、層間絶縁膜１３
にソース・ドレイン領域１２，上部容量電極７ｂ及び引
き出し電極７ｃに到達するコンタクトホール１４を形成
した後、上方から金属膜を堆積してコンタクトホールを
埋め込むと共に金属配線層１５を形成する。
ト膜８を除去した後、シリコン基板内及びポリシリコン
膜内に不純物イオンの注入を行って、ソース・ドレイン
領域１２を形成すると同時に、ゲート電極９，上部容量
電極７ｂ及び引き出し電極７ｃを低抵抗化する。その
後、全面上に層間絶縁膜１３を堆積し、層間絶縁膜１３
にソース・ドレイン領域１２，上部容量電極７ｂ及び引
き出し電極７ｃに到達するコンタクトホール１４を形成
した後、上方から金属膜を堆積してコンタクトホールを
埋め込むと共に金属配線層１５を形成する。
【００５２】ここで、本実施例の製造工程で形成される
容量素子の容量膜５ａと従来の容量膜の構造とを比較す
ると、従来の容量膜は、ポリシリコン膜の熱酸化によっ
て形成されるためゲート酸化膜よりも厚い厚みが２０ｎ
ｍ程度の酸化膜である。それに対し、本発明の半導体装
置及びその製造方法を用いれば、例えば厚みが１０ｎｍ
の窒化膜の形成が可能となる。したがって、本実施例の
容量膜５ａは、窒化膜の誘電率が酸化膜の約２倍である
ことと、厚みがほぼ１／２に低減できることとによっ
て、従来の容量膜に比べ単位面積当たりの容量値を約４
倍に向上させることができる。すなわち、半導体装置に
おける容量素子の占有面積を従来の容量素子に比べて４
分の１に縮小することができる。
容量素子の容量膜５ａと従来の容量膜の構造とを比較す
ると、従来の容量膜は、ポリシリコン膜の熱酸化によっ
て形成されるためゲート酸化膜よりも厚い厚みが２０ｎ
ｍ程度の酸化膜である。それに対し、本発明の半導体装
置及びその製造方法を用いれば、例えば厚みが１０ｎｍ
の窒化膜の形成が可能となる。したがって、本実施例の
容量膜５ａは、窒化膜の誘電率が酸化膜の約２倍である
ことと、厚みがほぼ１／２に低減できることとによっ
て、従来の容量膜に比べ単位面積当たりの容量値を約４
倍に向上させることができる。すなわち、半導体装置に
おける容量素子の占有面積を従来の容量素子に比べて４
分の１に縮小することができる。
【００５３】下記表１は、従来の２層ポリシリコンプロ
セスによる方式でゲート酸化膜と同時に容量膜（酸化膜
使用）を形成する場合と、従来の２層ポリシリコンプロ
セスによる方式でゲート酸化膜とは異なる材質の容量膜
（窒化膜使用）を形成した場合と、本実施形態の２層ポ
リシリコンプロセスを用いて容量膜（窒化膜使用）を形
成する場合とで、基本的なトランジスタのみの製造工程
に必要なマスク工程に対して追加すべきマスク工程の数
と厚みが同じとしたときの容量素子の容量密度（Ｆ／ｃ
ｍ2 ）とを比較した結果を示すものであり、上述の効果
が明確に示されている。
セスによる方式でゲート酸化膜と同時に容量膜（酸化膜
使用）を形成する場合と、従来の２層ポリシリコンプロ
セスによる方式でゲート酸化膜とは異なる材質の容量膜
（窒化膜使用）を形成した場合と、本実施形態の２層ポ
リシリコンプロセスを用いて容量膜（窒化膜使用）を形
成する場合とで、基本的なトランジスタのみの製造工程
に必要なマスク工程に対して追加すべきマスク工程の数
と厚みが同じとしたときの容量素子の容量密度（Ｆ／ｃ
ｍ2 ）とを比較した結果を示すものであり、上述の効果
が明確に示されている。
【００５４】
【表１】 なお、第１の実施形態では、容量膜として窒化膜を使用
した場合について説明したが、ゲート酸化膜の膜厚より
も薄い酸化膜や他の高誘電膜材料を適用しても同様の効
果が期待できる。
した場合について説明したが、ゲート酸化膜の膜厚より
も薄い酸化膜や他の高誘電膜材料を適用しても同様の効
果が期待できる。
【００５５】（第２の実施形態）次に、第２の実施形態
に係る半導体装置の製造方法について、図３ａ〜図３ｄ
及び図４ａ〜図４ｄを参照しながら説明する。図３ａ〜
図３ｄ及び図４ａ〜図４ｄは、本実施例に係るｎチャネ
ルトランジスタと容量素子とを搭載した半導体装置の製
造工程を示す断面図である。本実施形態では、容量素子
の容量膜をトレンチ分離形成時のエッチングストッパと
して用いている。
に係る半導体装置の製造方法について、図３ａ〜図３ｄ
及び図４ａ〜図４ｄを参照しながら説明する。図３ａ〜
図３ｄ及び図４ａ〜図４ｄは、本実施例に係るｎチャネ
ルトランジスタと容量素子とを搭載した半導体装置の製
造工程を示す断面図である。本実施形態では、容量素子
の容量膜をトレンチ分離形成時のエッチングストッパと
して用いている。
【００５６】まず、図３ａに示すように、シリコン基板
のｐウエル２１上に、ゲート酸化膜等となる酸化膜２２
をパイロ酸化により例えば１０ｎｍの厚みで形成した
後、ポリシリコン膜を２００ｎｍの厚みで堆積した後Ｐ
ＯＣｌ3 拡散法によって不純物を導入した第１の導電膜
２３を形成する。次に、第１の導電膜２３の表面部分を
例えばパイロ酸化して、厚みが１０ｎｍ程度のシリコン
酸化膜２４を形成した後、アンモニアガス中の急速加熱
（ＲＴＡ）によってシリコン酸化膜２４の表面部分を窒
化して、厚みが５ｎｍ程度のシリコン窒化膜２５を形成
する。
のｐウエル２１上に、ゲート酸化膜等となる酸化膜２２
をパイロ酸化により例えば１０ｎｍの厚みで形成した
後、ポリシリコン膜を２００ｎｍの厚みで堆積した後Ｐ
ＯＣｌ3 拡散法によって不純物を導入した第１の導電膜
２３を形成する。次に、第１の導電膜２３の表面部分を
例えばパイロ酸化して、厚みが１０ｎｍ程度のシリコン
酸化膜２４を形成した後、アンモニアガス中の急速加熱
（ＲＴＡ）によってシリコン酸化膜２４の表面部分を窒
化して、厚みが５ｎｍ程度のシリコン窒化膜２５を形成
する。
【００５７】さらに、図３ｂに示すように、所望のパタ
ーンを有する第１のレジスト膜２６を用いて、ドライエ
ッチング法により、シリコン窒化膜２５、シリコン酸化
膜２４、ゲート酸化膜２２及びｐウエル２１の一部を除
去して、素子分離溝２７を形成する。この素子分離溝２
７により、図３ｂに示すトランジスタ形成領域Ｒtraと
容量素子形成領域Ｒcap とが分離される。すなわち、酸
化膜２２，第１の導電膜２３，シリコン酸化膜２４及び
シリコン窒化膜２５がそれぞれ２つの酸化膜２２ａ，２
２ｂと、２つの第１の導電膜２３ａ，２３ｂと、２つの
シリコン酸化膜２４ａ，２４ｂと、２つのシリコン窒化
膜２５ａ，２５ｂとに分離される。
ーンを有する第１のレジスト膜２６を用いて、ドライエ
ッチング法により、シリコン窒化膜２５、シリコン酸化
膜２４、ゲート酸化膜２２及びｐウエル２１の一部を除
去して、素子分離溝２７を形成する。この素子分離溝２
７により、図３ｂに示すトランジスタ形成領域Ｒtraと
容量素子形成領域Ｒcap とが分離される。すなわち、酸
化膜２２，第１の導電膜２３，シリコン酸化膜２４及び
シリコン窒化膜２５がそれぞれ２つの酸化膜２２ａ，２
２ｂと、２つの第１の導電膜２３ａ，２３ｂと、２つの
シリコン酸化膜２４ａ，２４ｂと、２つのシリコン窒化
膜２５ａ，２５ｂとに分離される。
【００５８】さらに、図３ｃに示すように、第１のレジ
スト膜２６を除去した後、素子分離溝２７の中及びシリ
コン窒化膜２５ａ，２５ｂの上に酸化膜からなる素子分
離用絶縁膜２８を例えば５００ｎｍ程度の厚みで堆積す
る。このとき、素子分離溝２７には酸化膜が埋め込まれ
た状態となり、それ以外の領域は素子分離用絶縁膜２８
が５００ｎｍ程度の厚みで堆積された状態となる。
スト膜２６を除去した後、素子分離溝２７の中及びシリ
コン窒化膜２５ａ，２５ｂの上に酸化膜からなる素子分
離用絶縁膜２８を例えば５００ｎｍ程度の厚みで堆積す
る。このとき、素子分離溝２７には酸化膜が埋め込まれ
た状態となり、それ以外の領域は素子分離用絶縁膜２８
が５００ｎｍ程度の厚みで堆積された状態となる。
【００５９】さらに、図３ｄに示すように、例えばエッ
チバック法により、素子分離用絶縁膜２８を最終的にシ
リコン窒化膜２５ａ，２５ｂの表面と同じ高さになるま
で除去する。このとき、シリコン窒化膜２５ａ，２５ｂ
のような酸化膜に対するエッチング選択比の高い材料か
らなる膜を形成しておくことによって、第１の導電膜２
３ａ，２３ｂがエッチングされることなく所定の膜厚を
維持することができる。ただし、シリコン窒化膜２５
ａ，２５ｂが若干エッチングされている場合があるの
で、シリコン酸化膜２４ａ，２４ｂの表面部分を再度窒
化しておくとより安定した容量が形成できる。この工程
によって、半導体基板上を複数の活性領域に区画するト
レンチ分離２８ａが形成される。
チバック法により、素子分離用絶縁膜２８を最終的にシ
リコン窒化膜２５ａ，２５ｂの表面と同じ高さになるま
で除去する。このとき、シリコン窒化膜２５ａ，２５ｂ
のような酸化膜に対するエッチング選択比の高い材料か
らなる膜を形成しておくことによって、第１の導電膜２
３ａ，２３ｂがエッチングされることなく所定の膜厚を
維持することができる。ただし、シリコン窒化膜２５
ａ，２５ｂが若干エッチングされている場合があるの
で、シリコン酸化膜２４ａ，２４ｂの表面部分を再度窒
化しておくとより安定した容量が形成できる。この工程
によって、半導体基板上を複数の活性領域に区画するト
レンチ分離２８ａが形成される。
【００６０】さらに、図４ａに示すように、所望のパタ
ーンを有する第２のレジスト膜３０を形成する。この第
２のレジスト膜３０は、トランジスタ形成領域Ｒtra の
上方で開口され、容量素子形成領域Ｒcap の一部のみを
覆うパターンを有する。そして、この第２のレジスト膜
３０を用いて、例えば熱リン酸によって窒化膜からなる
シリコン窒化膜２５ａ，２５ｂを選択的に除去し、引き
続きフッ酸（ＨＦ：Ｈ２Ｏ＝１：２０）の２０秒ウエッ
トエッチによりシリコン酸化膜２４ａ，２４ｂを選択的
に除去する。この工程によって、トランジスタ形成領域
Ｒtra においてはシリコン窒化膜２５ａ及びシリコン酸
化膜２４ａが全て除去され、容量素子形成領域Ｒcap に
おいてはシリコン窒化膜２５ｂ及びシリコン酸化膜２４
ｂの一部が残置されて第１の容量膜２４ｃ及び第２の容
量膜２５ｃが形成される。このとき、同時にトレンチ分
離２８ａも第１の導電膜２３ａ，２３ｂとほぼ同じ高さ
まで除去される。
ーンを有する第２のレジスト膜３０を形成する。この第
２のレジスト膜３０は、トランジスタ形成領域Ｒtra の
上方で開口され、容量素子形成領域Ｒcap の一部のみを
覆うパターンを有する。そして、この第２のレジスト膜
３０を用いて、例えば熱リン酸によって窒化膜からなる
シリコン窒化膜２５ａ，２５ｂを選択的に除去し、引き
続きフッ酸（ＨＦ：Ｈ２Ｏ＝１：２０）の２０秒ウエッ
トエッチによりシリコン酸化膜２４ａ，２４ｂを選択的
に除去する。この工程によって、トランジスタ形成領域
Ｒtra においてはシリコン窒化膜２５ａ及びシリコン酸
化膜２４ａが全て除去され、容量素子形成領域Ｒcap に
おいてはシリコン窒化膜２５ｂ及びシリコン酸化膜２４
ｂの一部が残置されて第１の容量膜２４ｃ及び第２の容
量膜２５ｃが形成される。このとき、同時にトレンチ分
離２８ａも第１の導電膜２３ａ，２３ｂとほぼ同じ高さ
まで除去される。
【００６１】さらに、図４ｂに示すように、第２のレジ
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同程度の厚みのポリシリコンからなる第
２の導電膜３１を堆積する。このとき、第２の導電膜と
しては低抵抗のポリサイドを用いてもよい。
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同程度の厚みのポリシリコンからなる第
２の導電膜３１を堆積する。このとき、第２の導電膜と
しては低抵抗のポリサイドを用いてもよい。
【００６２】さらに、図４ｃに示すように、所望のパタ
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は上記第１の実施形態におけ
る第２のレジスト膜６の形状と基本的に同じである。す
なわち、第３のレジスト膜３２，第２の容量膜２５ｃ及
び第１の容量膜２４ｃをマスクとして、ドライエッチン
グ法により、第２の導電膜３１及び第１の導電膜２３
ａ，２３ｂを逐次エッチングする。この工程により、ト
ランジスタ形成領域Ｒtra においては、第１の導電膜２
３ａ及び第２の導電膜３１の一部２３ｃ，３１ａが残置
されて両者からなるゲート電極３３が形成される。一
方、容量素子形成領域Ｒcap においては、第１の導電膜
２３ｂ全体が下部容量電極となり、酸化膜２２ｂが下部
容量電極２３ｂの下敷き膜となって、下部容量電極２３
ｂ上の第１，第２容量膜２４ｃ，２５ｃの上に第２の導
電膜３１からパターニングされた上部容量電極３１ｂが
形成され、下部容量電極２３ｂと第１，第２の容量膜２
４ｃ，２５ｃとの上に跨がって第２の導電膜３１からパ
ターニングされた引き出し電極３１ｃが形成される。こ
のとき、第１，第２の容量膜２４ｃ，２５ｃがエッチン
グマスク（エッチングストッパ）として機能し、下部容
量電極２３ｂの一部が除去されるのを有効に防止してい
る。
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は上記第１の実施形態におけ
る第２のレジスト膜６の形状と基本的に同じである。す
なわち、第３のレジスト膜３２，第２の容量膜２５ｃ及
び第１の容量膜２４ｃをマスクとして、ドライエッチン
グ法により、第２の導電膜３１及び第１の導電膜２３
ａ，２３ｂを逐次エッチングする。この工程により、ト
ランジスタ形成領域Ｒtra においては、第１の導電膜２
３ａ及び第２の導電膜３１の一部２３ｃ，３１ａが残置
されて両者からなるゲート電極３３が形成される。一
方、容量素子形成領域Ｒcap においては、第１の導電膜
２３ｂ全体が下部容量電極となり、酸化膜２２ｂが下部
容量電極２３ｂの下敷き膜となって、下部容量電極２３
ｂ上の第１，第２容量膜２４ｃ，２５ｃの上に第２の導
電膜３１からパターニングされた上部容量電極３１ｂが
形成され、下部容量電極２３ｂと第１，第２の容量膜２
４ｃ，２５ｃとの上に跨がって第２の導電膜３１からパ
ターニングされた引き出し電極３１ｃが形成される。こ
のとき、第１，第２の容量膜２４ｃ，２５ｃがエッチン
グマスク（エッチングストッパ）として機能し、下部容
量電極２３ｂの一部が除去されるのを有効に防止してい
る。
【００６３】次に、図４ｄに示すように、上記第１の実
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
【００６４】本実施例では、分離機能の高いトレンチ分
離構造を採りながら、図３ｄに示すエッチバック工程に
おいて、シリコン窒化膜２５ａ，２５ｂがエッチングス
トッパとして機能することで、第１の導電膜２３ａ，２
３ｂがエッチングされることなく所定の膜厚を維持する
ことができるので、ゲート電極３３の膜厚がばらつくこ
とによる信頼性の劣化や、ゲート配線の抵抗ばらつきを
抑制できる。そして、一般的なトレンチ分離の形成方法
では、このシリコン窒化膜２５ａ，２５ｂは全て除去さ
れるが、本実施例では、容量素子形成領域Ｒcap におけ
るシリコン窒化膜２５ｂをさらにパターニングして容量
素子の第２容量膜２５ｃとして利用することができ、工
程の増大を有効に防止することができる。
離構造を採りながら、図３ｄに示すエッチバック工程に
おいて、シリコン窒化膜２５ａ，２５ｂがエッチングス
トッパとして機能することで、第１の導電膜２３ａ，２
３ｂがエッチングされることなく所定の膜厚を維持する
ことができるので、ゲート電極３３の膜厚がばらつくこ
とによる信頼性の劣化や、ゲート配線の抵抗ばらつきを
抑制できる。そして、一般的なトレンチ分離の形成方法
では、このシリコン窒化膜２５ａ，２５ｂは全て除去さ
れるが、本実施例では、容量素子形成領域Ｒcap におけ
るシリコン窒化膜２５ｂをさらにパターニングして容量
素子の第２容量膜２５ｃとして利用することができ、工
程の増大を有効に防止することができる。
【００６５】（第３の実施形態）次に、ＭＯＳトランジ
スタと容量素子に加えて、ＥＥＰＲＯＭのセルを形成し
た例である第３の実施形態について説明する。図５ａ〜
図５ｄ及び図６ａ〜図６ｄは、本実施形態に係る半導体
装置の製造工程を示す断面図である。
スタと容量素子に加えて、ＥＥＰＲＯＭのセルを形成し
た例である第３の実施形態について説明する。図５ａ〜
図５ｄ及び図６ａ〜図６ｄは、本実施形態に係る半導体
装置の製造工程を示す断面図である。
【００６６】まず、図５ａに示すように、上記第２実施
形態における図３ａと同様の処理を行って、シリコン基
板のｐウエル２１上に酸化膜２２，第１の導電膜２３，
シリコン酸化膜２４及びシリコン窒化膜２５を順次形成
した後、図５ｂに示すように、所望のパターンを有する
第１のレジスト膜２６を用いて、素子分離溝２７を形成
する。このとき、本実施形態では、上記第２の実施形態
とは異なり、素子分離溝２７によって、ｐウエル１をト
ランジスタ形成領域Ｒtra と容量素子形成領域Ｒcap と
ＥＥＰＲＯＭ形成領域Ｒepr とに区画する。
形態における図３ａと同様の処理を行って、シリコン基
板のｐウエル２１上に酸化膜２２，第１の導電膜２３，
シリコン酸化膜２４及びシリコン窒化膜２５を順次形成
した後、図５ｂに示すように、所望のパターンを有する
第１のレジスト膜２６を用いて、素子分離溝２７を形成
する。このとき、本実施形態では、上記第２の実施形態
とは異なり、素子分離溝２７によって、ｐウエル１をト
ランジスタ形成領域Ｒtra と容量素子形成領域Ｒcap と
ＥＥＰＲＯＭ形成領域Ｒepr とに区画する。
【００６７】ここで、図５ｃ，図５ｄ及び図６ａ〜図６
ｄに示す工程において、トランジスタ形成領域Ｒtra 及
び容量素子形成領域Ｒcap における処理は、上記第２実
施形態で説明したとおりである。したがって、以下の説
明では、ＥＥＰＲＯＭ形成領域Ｒepr における処理を中
心として説明する。
ｄに示す工程において、トランジスタ形成領域Ｒtra 及
び容量素子形成領域Ｒcap における処理は、上記第２実
施形態で説明したとおりである。したがって、以下の説
明では、ＥＥＰＲＯＭ形成領域Ｒepr における処理を中
心として説明する。
【００６８】図５ｂに示す工程では、素子分離溝２７に
よって、酸化膜２２，第１の導電膜２３，シリコン酸化
膜２４及びシリコン窒化膜２５がそれぞれ３つの酸化膜
２２ａ，２２ｂ，２２ｄと、３つの第１の導電膜２３
ａ，２３ｂ，２３ｄと、３つのシリコン酸化膜２４ａ，
２４ｂ，２４ｄと、３つのシリコン窒化膜２５ａ，２５
ｂ，２５ｄとに分離される。
よって、酸化膜２２，第１の導電膜２３，シリコン酸化
膜２４及びシリコン窒化膜２５がそれぞれ３つの酸化膜
２２ａ，２２ｂ，２２ｄと、３つの第１の導電膜２３
ａ，２３ｂ，２３ｄと、３つのシリコン酸化膜２４ａ，
２４ｂ，２４ｄと、３つのシリコン窒化膜２５ａ，２５
ｂ，２５ｄとに分離される。
【００６９】さらに、図５ｃに示すように、第１のレジ
スト膜２６を除去した後、素子分離溝２７の中及びシリ
コン窒化膜２５ａ，２５ｂ、２５ｄの上に酸化膜からな
る素子分離用絶縁膜２８を例えば５００ｎｍ程度の厚み
で堆積する。このとき、素子分離溝２７には酸化膜が埋
め込まれた状態となり、それ以外の領域は素子分離用絶
縁膜２８が５００ｎｍ程度の厚みで堆積された状態とな
る。
スト膜２６を除去した後、素子分離溝２７の中及びシリ
コン窒化膜２５ａ，２５ｂ、２５ｄの上に酸化膜からな
る素子分離用絶縁膜２８を例えば５００ｎｍ程度の厚み
で堆積する。このとき、素子分離溝２７には酸化膜が埋
め込まれた状態となり、それ以外の領域は素子分離用絶
縁膜２８が５００ｎｍ程度の厚みで堆積された状態とな
る。
【００７０】さらに、図５ｄに示すように、エッチバッ
ク法により、素子分離用絶縁膜２８を最終的にシリコン
窒化膜２５ａ，２５ｂ、２５ｄの表面と同じ高さになる
まで除去する。この工程によって、互いに孤立したトレ
ンチ分離２８ａが形成される。
ク法により、素子分離用絶縁膜２８を最終的にシリコン
窒化膜２５ａ，２５ｂ、２５ｄの表面と同じ高さになる
まで除去する。この工程によって、互いに孤立したトレ
ンチ分離２８ａが形成される。
【００７１】さらに、図６ａに示すように、所望のパタ
ーンを有する第２のレジスト膜３０を形成する。この第
２のレジスト膜３０は、トランジスタ形成領域Ｒtra の
上方で開口され、容量素子形成領域Ｒcap 及びＥＥＰＲ
ＯＭ形成領域Ｒepr の一部のみを覆うパターンを有す
る。そして、この第２のレジスト膜３０を用いて、上記
第２実施形態と同様のエッチングを行うことにより、ト
ランジスタ形成領域Ｒtra においてはシリコン窒化膜２
５ａ及びシリコン酸化膜２４ａが全て除去され、容量素
子形成領域Ｒcap においてはシリコン窒化膜２５ｂ及び
シリコン酸化膜２４ｂの一部が残置されて第１の容量膜
２４ｃ及び第２の容量膜２５ｃとなり、ＥＥＰＲＯＭ形
成領域では、シリコン酸化膜２４ｄ及びシリコン窒化膜
２５ｄから第１，第２のゲート上絶縁膜２４ｅ，２５ｅ
がパターニングされる。
ーンを有する第２のレジスト膜３０を形成する。この第
２のレジスト膜３０は、トランジスタ形成領域Ｒtra の
上方で開口され、容量素子形成領域Ｒcap 及びＥＥＰＲ
ＯＭ形成領域Ｒepr の一部のみを覆うパターンを有す
る。そして、この第２のレジスト膜３０を用いて、上記
第２実施形態と同様のエッチングを行うことにより、ト
ランジスタ形成領域Ｒtra においてはシリコン窒化膜２
５ａ及びシリコン酸化膜２４ａが全て除去され、容量素
子形成領域Ｒcap においてはシリコン窒化膜２５ｂ及び
シリコン酸化膜２４ｂの一部が残置されて第１の容量膜
２４ｃ及び第２の容量膜２５ｃとなり、ＥＥＰＲＯＭ形
成領域では、シリコン酸化膜２４ｄ及びシリコン窒化膜
２５ｄから第１，第２のゲート上絶縁膜２４ｅ，２５ｅ
がパターニングされる。
【００７２】さらに、図６ｂに示すように、第２のレジ
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同じ厚み及び同じ材質（ポリシリコン）
からなる第２の導電膜３１を堆積する。
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同じ厚み及び同じ材質（ポリシリコン）
からなる第２の導電膜３１を堆積する。
【００７３】さらに、図６ｃに示すように、所望のパタ
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は、トランジスタ形成領域Ｒ
traと容量素子形成領域Ｒcap とにおいては、上記第２
の実施形態における第２のレジスト膜６の形状と同じ形
状を有する。一方、ＥＥＰＲＯＭ形成領域Ｒepr におい
ては、第１，第２のゲート上絶縁膜の一部を覆うように
形成されている。この第３のレジスト膜３０を用いてド
ライエッチングを行うことにより、トランジスタ形成領
域Ｒtra においては、上記第２の実施形態と同様にゲー
ト電極３３が形成され、容量素子形成領域Ｒcap におい
ては、上記第２の実施形態と同様に、下部容量電極２３
ｂと、下敷き膜２２ｂと、上部容量電極３１ｂと、引き
出し電極３１ｃとが形成される。ＥＥＰＲＯＭ形成領域
Ｒepr では第１の導電膜２４ｄからパターニングされた
フローティングゲート電極２３ｅと、シリコン酸化膜２
４ｄ及びシリコン窒化膜２５ｄからパターニングされた
第１，第２のゲート上絶縁膜２４ｅ，２５ｅと、第２の
導電膜３１からパターニングされた制御ゲート電極３１
ｄとが形成される。なお、酸化膜２２ｄはＥＥＰＲＯＭ
のセルトランジスタのゲート酸化膜として機能する。こ
のとき、第１，第２の容量膜２４ｃ，２５ｃがフローテ
ィングゲート電極２３ｅを形成する際のエッチングマス
クとして機能している。
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は、トランジスタ形成領域Ｒ
traと容量素子形成領域Ｒcap とにおいては、上記第２
の実施形態における第２のレジスト膜６の形状と同じ形
状を有する。一方、ＥＥＰＲＯＭ形成領域Ｒepr におい
ては、第１，第２のゲート上絶縁膜の一部を覆うように
形成されている。この第３のレジスト膜３０を用いてド
ライエッチングを行うことにより、トランジスタ形成領
域Ｒtra においては、上記第２の実施形態と同様にゲー
ト電極３３が形成され、容量素子形成領域Ｒcap におい
ては、上記第２の実施形態と同様に、下部容量電極２３
ｂと、下敷き膜２２ｂと、上部容量電極３１ｂと、引き
出し電極３１ｃとが形成される。ＥＥＰＲＯＭ形成領域
Ｒepr では第１の導電膜２４ｄからパターニングされた
フローティングゲート電極２３ｅと、シリコン酸化膜２
４ｄ及びシリコン窒化膜２５ｄからパターニングされた
第１，第２のゲート上絶縁膜２４ｅ，２５ｅと、第２の
導電膜３１からパターニングされた制御ゲート電極３１
ｄとが形成される。なお、酸化膜２２ｄはＥＥＰＲＯＭ
のセルトランジスタのゲート酸化膜として機能する。こ
のとき、第１，第２の容量膜２４ｃ，２５ｃがフローテ
ィングゲート電極２３ｅを形成する際のエッチングマス
クとして機能している。
【００７４】次に、図６ｄに示すように、上記第１の実
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
【００７５】本実施例では、上記第２の実施形態と同様
の効果に加え、ＥＥＰＲＯＭをも同時に形成できる利点
がある。
の効果に加え、ＥＥＰＲＯＭをも同時に形成できる利点
がある。
【００７６】（第４の実施形態）次に、トランジスタと
抵抗素子とを同時に搭載した例に係る第４の実施形態に
ついて説明する。図７ａ〜図７ｄは、本実施例に係る半
導体装置の製造工程を示す断面図である。本実施形態
は、上記第２実施形態における第１の導電膜を抵抗膜と
して用いるものである。
抵抗素子とを同時に搭載した例に係る第４の実施形態に
ついて説明する。図７ａ〜図７ｄは、本実施例に係る半
導体装置の製造工程を示す断面図である。本実施形態
は、上記第２実施形態における第１の導電膜を抵抗膜と
して用いるものである。
【００７７】本実施形態においても、説明は省略する
が、上記第２の実施形態における図３ａ〜図３ｄに示す
工程をまったく同じ工程を行っており、その後、図７ａ
に示す工程を行う。
が、上記第２の実施形態における図３ａ〜図３ｄに示す
工程をまったく同じ工程を行っており、その後、図７ａ
に示す工程を行う。
【００７８】図７ａに示す工程では、所望のパターンを
有する第２のレジスト膜３０をマスクとして、例えば熱
リン酸によってシリコン窒化膜及びシリコン酸化膜の選
択的エッチングを行う（エッチング条件は、上記第２の
実施形態と同様である）。本実施例では、第２のレジス
ト膜３０は、抵抗素子形成領域Ｒres の一部のみを覆っ
ており、トランジスタ形成領域Ｒtra におけるシリコン
酸化膜２４ａ及びシリコン窒化膜２５ａは全て除去され
る一方、抵抗素子形成領域Ｒres において、２つの第
１，第２の保護膜２４ｆ，２５ｆが形成される。その
際、各保護膜２４ｆ，２５ｆの両側には、第１の導電膜
２３ｂの表面が十分なスペースを持って露出している。
有する第２のレジスト膜３０をマスクとして、例えば熱
リン酸によってシリコン窒化膜及びシリコン酸化膜の選
択的エッチングを行う（エッチング条件は、上記第２の
実施形態と同様である）。本実施例では、第２のレジス
ト膜３０は、抵抗素子形成領域Ｒres の一部のみを覆っ
ており、トランジスタ形成領域Ｒtra におけるシリコン
酸化膜２４ａ及びシリコン窒化膜２５ａは全て除去され
る一方、抵抗素子形成領域Ｒres において、２つの第
１，第２の保護膜２４ｆ，２５ｆが形成される。その
際、各保護膜２４ｆ，２５ｆの両側には、第１の導電膜
２３ｂの表面が十分なスペースを持って露出している。
【００７９】さらに、図７ｂに示すように、第２のレジ
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同じ厚み及び同じ材質（ポリシリコン）
からなる第２の導電膜３１を堆積する。第２の導電膜３
１を第１の導電膜２３と同様に堆積する。このとき第２
の導電膜３１としては低抵抗のポリサイドを用いてもよ
い。
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同じ厚み及び同じ材質（ポリシリコン）
からなる第２の導電膜３１を堆積する。第２の導電膜３
１を第１の導電膜２３と同様に堆積する。このとき第２
の導電膜３１としては低抵抗のポリサイドを用いてもよ
い。
【００８０】さらに、図７ｃに示すように、所望のパタ
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は、トランジスタ形成領域Ｒ
traにおいては上記第２の実施形態における形状と同じ
であるが、抵抗素子形成領域Ｒres においては上記第２
の実施形態における形状とは異なる。すなわち、抵抗素
子形成領域Ｒres においては、各保護膜２４ｆ，２５ｆ
の両端部とその側方の第１の導電膜２３ｂとに亘る領域
をそれぞれ覆う２つの部分に分割して形成されている。
そして、第３のレジスト膜３２と、２つの保護膜２４
ｆ，２５ｆをマスクとして、ドライエッチング法によ
り、第２の導電膜３１及び第１の導電膜２３ａを逐次エ
ッチングする。この工程により、トランジスタ形成領域
Ｒtra においては、第１の導電膜２３ａ及び第２の導電
膜３１の一部２３ｃ，３１ａが残置されて両者からなる
ゲート電極３３が形成される。一方、容量素子形成領域
Ｒcapにおいては、第１の導電膜２３ｆ全体が比較的高
抵抗の抵抗膜となり、酸化膜２２ｂが抵抗膜２３ｆの下
敷き膜となる。また、抵抗膜２３ｆ及び第１，第２の保
護膜２４ｆ，２５ｆの上に、第２の導電膜３１からパタ
ーニングされた２つの引き出し電極３１ｆ，３１ｇが形
成される。このとき、第１，第２の保護膜２４ｆ，２５
ｆがエッチングマスク（エッチングストッパ）として機
能し、抵抗膜２３ｆの一部が除去されるのを有効に防止
している。
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は、トランジスタ形成領域Ｒ
traにおいては上記第２の実施形態における形状と同じ
であるが、抵抗素子形成領域Ｒres においては上記第２
の実施形態における形状とは異なる。すなわち、抵抗素
子形成領域Ｒres においては、各保護膜２４ｆ，２５ｆ
の両端部とその側方の第１の導電膜２３ｂとに亘る領域
をそれぞれ覆う２つの部分に分割して形成されている。
そして、第３のレジスト膜３２と、２つの保護膜２４
ｆ，２５ｆをマスクとして、ドライエッチング法によ
り、第２の導電膜３１及び第１の導電膜２３ａを逐次エ
ッチングする。この工程により、トランジスタ形成領域
Ｒtra においては、第１の導電膜２３ａ及び第２の導電
膜３１の一部２３ｃ，３１ａが残置されて両者からなる
ゲート電極３３が形成される。一方、容量素子形成領域
Ｒcapにおいては、第１の導電膜２３ｆ全体が比較的高
抵抗の抵抗膜となり、酸化膜２２ｂが抵抗膜２３ｆの下
敷き膜となる。また、抵抗膜２３ｆ及び第１，第２の保
護膜２４ｆ，２５ｆの上に、第２の導電膜３１からパタ
ーニングされた２つの引き出し電極３１ｆ，３１ｇが形
成される。このとき、第１，第２の保護膜２４ｆ，２５
ｆがエッチングマスク（エッチングストッパ）として機
能し、抵抗膜２３ｆの一部が除去されるのを有効に防止
している。
【００８１】次に、図７ｄに示すように、上記第１の実
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
【００８２】本実施形態においては、抵抗素子の抵抗膜
２３ｆがＭＯＳトランジスタのゲート電極３３の下層２
３ｃと共通のポリシリコン膜で構成されている。その場
合、ゲート電極３３には上層３１ａが積層されているの
で、上層３１ａが低抵抗であれば下層２３ｃは高抵抗と
できる。従って、抵抗素子の抵抗膜２３ｆを比較的高抵
抗名材料で構成することが可能となり、抵抗素子の占有
面積の低減を図ることができるのである。
２３ｆがＭＯＳトランジスタのゲート電極３３の下層２
３ｃと共通のポリシリコン膜で構成されている。その場
合、ゲート電極３３には上層３１ａが積層されているの
で、上層３１ａが低抵抗であれば下層２３ｃは高抵抗と
できる。従って、抵抗素子の抵抗膜２３ｆを比較的高抵
抗名材料で構成することが可能となり、抵抗素子の占有
面積の低減を図ることができるのである。
【００８３】また、第２の実施形態と同様に、分離機能
の高いトレンチ分離構造を採りながら、エッチバック工
程において、シリコン窒化膜がエッチングストッパとし
て機能することで第１の導電膜がエッチングされること
なく所定の膜厚を維持することができるので、ゲート電
極３３の膜厚がばらつくことによる信頼性の劣化や、ゲ
ート配線の抵抗ばらつきを抑制できる。そして、一般的
なトレンチ分離の形成方法では、このシリコン窒化膜は
全て除去されるが、本実施例では、抵抗素子形成領域Ｒ
res におけるシリコン窒化膜２５ｆを引き出し電極３１
ｆ，３１ｇのパターニング時における抵抗膜２３ｆに対
するエッチングストッパとして利用することができ、工
程の増大を有効に防止することができる。
の高いトレンチ分離構造を採りながら、エッチバック工
程において、シリコン窒化膜がエッチングストッパとし
て機能することで第１の導電膜がエッチングされること
なく所定の膜厚を維持することができるので、ゲート電
極３３の膜厚がばらつくことによる信頼性の劣化や、ゲ
ート配線の抵抗ばらつきを抑制できる。そして、一般的
なトレンチ分離の形成方法では、このシリコン窒化膜は
全て除去されるが、本実施例では、抵抗素子形成領域Ｒ
res におけるシリコン窒化膜２５ｆを引き出し電極３１
ｆ，３１ｇのパターニング時における抵抗膜２３ｆに対
するエッチングストッパとして利用することができ、工
程の増大を有効に防止することができる。
【００８４】なお、ゲート電極３３は、２つの導電膜２
３，３１の積層構造となっているので、上層である第２
の導電膜３１を局所的な配線としても使えるようにポリ
シリコンとシリサイドが積層されたポリサイドのような
低抵抗な導電膜（シート抵抗５〜１０Ω／□）を用いて
もよい。この場合、抵抗素子はポリシリコンにＰＯＣｌ
3 拡散法やイオン注入法によって不純物が導入された導
電膜（シート抵抗３０〜１００Ω／□）で形成される第
１の導電膜２３を用いているので、抵抗素子の面積が大
きくなることはない。
３，３１の積層構造となっているので、上層である第２
の導電膜３１を局所的な配線としても使えるようにポリ
シリコンとシリサイドが積層されたポリサイドのような
低抵抗な導電膜（シート抵抗５〜１０Ω／□）を用いて
もよい。この場合、抵抗素子はポリシリコンにＰＯＣｌ
3 拡散法やイオン注入法によって不純物が導入された導
電膜（シート抵抗３０〜１００Ω／□）で形成される第
１の導電膜２３を用いているので、抵抗素子の面積が大
きくなることはない。
【００８５】（その他の実施形態）上記第２，第３，第
４の実施形態では、容量膜や保護膜をシリコン窒化膜と
シリコン酸化膜との積層構造で構成したが、ゲート酸化
膜の窒化膜単層や他の高誘電膜材料を適用しても同様の
効果が期待できる。
４の実施形態では、容量膜や保護膜をシリコン窒化膜と
シリコン酸化膜との積層構造で構成したが、ゲート酸化
膜の窒化膜単層や他の高誘電膜材料を適用しても同様の
効果が期待できる。
【００８６】また、上記各実施形態では、トランジスタ
形成領域Ｒtra にはｎチャネルトランジスタを形成した
が、ｎチャネルトランジスタ，ｐチャネルトランジスタ
を共に形成することもでき、あるいはバイポーラトラン
ジスタを形成してもよいことはいうまでもない。
形成領域Ｒtra にはｎチャネルトランジスタを形成した
が、ｎチャネルトランジスタ，ｐチャネルトランジスタ
を共に形成することもでき、あるいはバイポーラトラン
ジスタを形成してもよいことはいうまでもない。
【００８７】さらに、上記各実施形態と同様の工程を用
いて、容量素子と抵抗素子とを共に搭載し、あるいはト
ランジスタ，容量素子及び抵抗素子を共に搭載した半導
体装置を形成することもできる。
いて、容量素子と抵抗素子とを共に搭載し、あるいはト
ランジスタ，容量素子及び抵抗素子を共に搭載した半導
体装置を形成することもできる。
【００８８】
【発明の効果】請求項１によれば、ＭＩＳトランジスタ
と容量素子とを混載した半導体装置において、ＭＩＳト
ランジスタをゲート絶縁膜と第１，第２の導電膜からな
るゲート電極とで構成し、容量素子を第１の導電膜から
なる下部容量電極とゲート絶縁膜とは材質が異なる容量
膜と第２の導電膜からなる上部容量電極とで構成したの
で、工程数の増大を抑制しながら、容量素子の容量膜の
占有面積を低減することが可能となり、ＭＩＳトランジ
スタと占有面積の小さい容量素子とを混載した安価な半
導体装置の提供を図ることができる。
と容量素子とを混載した半導体装置において、ＭＩＳト
ランジスタをゲート絶縁膜と第１，第２の導電膜からな
るゲート電極とで構成し、容量素子を第１の導電膜から
なる下部容量電極とゲート絶縁膜とは材質が異なる容量
膜と第２の導電膜からなる上部容量電極とで構成したの
で、工程数の増大を抑制しながら、容量素子の容量膜の
占有面積を低減することが可能となり、ＭＩＳトランジ
スタと占有面積の小さい容量素子とを混載した安価な半
導体装置の提供を図ることができる。
【００８９】請求項２によれば、ＭＩＳトランジスタと
抵抗素子とを混載した半導体装置において、ＭＩＳトラ
ンジスタをゲート絶縁膜と第１，第２の導電膜からなる
ゲート電極とで構成し、抵抗素子を第１の導電膜からな
る抵抗膜とゲート絶縁膜とは材質が異なる絶縁膜からな
るエッチング保護膜と第２の導電膜からなる２つの引き
出し電極とで構成したので、工程数の増大を抑制しなが
ら、抵抗値の高い抵抗膜を有する抵抗素子を設けること
ができ、ＭＩＳトランジスタと占有面積の小さい抵抗素
子とを混載した安価な半導体装置の提供を図ることがで
きる。
抵抗素子とを混載した半導体装置において、ＭＩＳトラ
ンジスタをゲート絶縁膜と第１，第２の導電膜からなる
ゲート電極とで構成し、抵抗素子を第１の導電膜からな
る抵抗膜とゲート絶縁膜とは材質が異なる絶縁膜からな
るエッチング保護膜と第２の導電膜からなる２つの引き
出し電極とで構成したので、工程数の増大を抑制しなが
ら、抵抗値の高い抵抗膜を有する抵抗素子を設けること
ができ、ＭＩＳトランジスタと占有面積の小さい抵抗素
子とを混載した安価な半導体装置の提供を図ることがで
きる。
【００９０】請求項３によれば、容量素子と抵抗素子と
を混載した半導体装置として、容量素子を第１の導電膜
からなる下部容量電極と絶縁膜からなる容量膜と第２の
導電膜からなる上部容量電極とで構成し、抵抗素子を第
１の導電膜からなる抵抗膜と容量素子の容量膜と共通の
絶縁膜からなるエッチング保護膜と第２の導電膜からな
る２つの引き出し電極とで構成したので、工程数の低減
と容量素子及び抵抗素子の占有面積の低減が可能とな
り、占有面積の小さい容量素子及び抵抗素子を混載した
安価な半導体装置の提供を図ることができる。
を混載した半導体装置として、容量素子を第１の導電膜
からなる下部容量電極と絶縁膜からなる容量膜と第２の
導電膜からなる上部容量電極とで構成し、抵抗素子を第
１の導電膜からなる抵抗膜と容量素子の容量膜と共通の
絶縁膜からなるエッチング保護膜と第２の導電膜からな
る２つの引き出し電極とで構成したので、工程数の低減
と容量素子及び抵抗素子の占有面積の低減が可能とな
り、占有面積の小さい容量素子及び抵抗素子を混載した
安価な半導体装置の提供を図ることができる。
【００９１】請求項４によれば、上記構成を有するＭＩ
Ｓトランジスタ，容量素子及び抵抗素子を混載した半導
体装置を構成したので、上記各請求項の効果を併せて発
揮することができる。
Ｓトランジスタ，容量素子及び抵抗素子を混載した半導
体装置を構成したので、上記各請求項の効果を併せて発
揮することができる。
【００９２】請求項５〜７によれば、上記各請求項にお
ける各要素を各要素の機能を最大限発揮しうる材料で構
成したので、著効を発揮することができる。
ける各要素を各要素の機能を最大限発揮しうる材料で構
成したので、著効を発揮することができる。
【００９３】請求項８によれば、上記各請求項におい
て、第１，第２の導電膜及び絶縁膜で構成されフローテ
ィングゲート電極、フローティングゲート上絶縁膜及び
制御ゲート電極を備えたＥＥＰＲＯＭのメモリセルをさ
らに混載するようにしたので、半導体装置の応用分野の
拡大を図り、機能性の高い半導体装置の提供を図ること
ができる。
て、第１，第２の導電膜及び絶縁膜で構成されフローテ
ィングゲート電極、フローティングゲート上絶縁膜及び
制御ゲート電極を備えたＥＥＰＲＯＭのメモリセルをさ
らに混載するようにしたので、半導体装置の応用分野の
拡大を図り、機能性の高い半導体装置の提供を図ること
ができる。
【００９４】請求項９によれば、半導体基板上に容量素
子を搭載した半導体装置の製造方法として、第１の導電
膜の上に絶縁膜を堆積し、絶縁膜をパターニングして容
量素子の容量膜を形成してから、第２の導電膜を堆積
し、容量膜の少なくとも一部を含むエッチングマスクを
用いて第１及び第２の導電膜をパターニングして第２の
導電膜から上部容量電極を、第１の導電膜から下部容量
電極をそれぞれ形成するようにしたので、少ない工程数
で単位面積当りの容量値の高い材料で容量膜を形成する
ことが可能となり、安価にかつ占有面積の小さい容量素
子を各種素子と混載するための基本的な容量素子形成用
プロセスの提供を図ることができる。
子を搭載した半導体装置の製造方法として、第１の導電
膜の上に絶縁膜を堆積し、絶縁膜をパターニングして容
量素子の容量膜を形成してから、第２の導電膜を堆積
し、容量膜の少なくとも一部を含むエッチングマスクを
用いて第１及び第２の導電膜をパターニングして第２の
導電膜から上部容量電極を、第１の導電膜から下部容量
電極をそれぞれ形成するようにしたので、少ない工程数
で単位面積当りの容量値の高い材料で容量膜を形成する
ことが可能となり、安価にかつ占有面積の小さい容量素
子を各種素子と混載するための基本的な容量素子形成用
プロセスの提供を図ることができる。
【００９５】請求項１０によれば、請求項９において、
上部容量電極及び下部容量電極を形成する工程では、レ
ジスト膜と容量膜とをエッチングマスクとして用い、レ
ジスト膜のパターンに応じた上部容量電極と下部容量電
極の引き出し電極とを形成する一方、レジスト膜及び容
量膜のパターンに応じた下部容量電極を形成するように
したので、第１，第２の導電膜から下部容量電極，上部
容量電極及び引き出し電極が同時に形成され、マスク工
程の低減と占有面積の小さい容量素子の形成とを極めて
容易に実現することができる。
上部容量電極及び下部容量電極を形成する工程では、レ
ジスト膜と容量膜とをエッチングマスクとして用い、レ
ジスト膜のパターンに応じた上部容量電極と下部容量電
極の引き出し電極とを形成する一方、レジスト膜及び容
量膜のパターンに応じた下部容量電極を形成するように
したので、第１，第２の導電膜から下部容量電極，上部
容量電極及び引き出し電極が同時に形成され、マスク工
程の低減と占有面積の小さい容量素子の形成とを極めて
容易に実現することができる。
【００９６】請求項１１によれば、半導体基板上に抵抗
素子を搭載した半導体装置の製造方法として、第１の導
電膜，絶縁膜を順次堆積してから絶縁膜をパターニング
してエッチング保護膜を形成し、エッチング保護膜及び
第１の導電膜の上に第２の導電膜を堆積した後、エッチ
ング保護膜の両端部から外方に亘る領域を覆う２つの領
域からなるレジスト膜及びエッチング保護膜をエッチン
グマスクとして用い、第１，第２導電膜をパターニング
して、エッチング保護膜及びレジスト膜のパターンから
第１導電膜で抵抗膜を形成する一方、レジスト膜のパタ
ーンから第２導電膜で抵抗膜の２つの引き出し電極を形
成するようにしたので、抵抗素子の抵抗膜と引き出し電
極とを同時にかつ抵抗値のバラツキを抑制しながら形成
することができ、少ない工程数で特性の良好な抵抗素子
を製造できるとともにＭＩＳトランジスタ等のプロセス
に適合した基本的な抵抗素子製造プロセスの提供を図る
ことができる。
素子を搭載した半導体装置の製造方法として、第１の導
電膜，絶縁膜を順次堆積してから絶縁膜をパターニング
してエッチング保護膜を形成し、エッチング保護膜及び
第１の導電膜の上に第２の導電膜を堆積した後、エッチ
ング保護膜の両端部から外方に亘る領域を覆う２つの領
域からなるレジスト膜及びエッチング保護膜をエッチン
グマスクとして用い、第１，第２導電膜をパターニング
して、エッチング保護膜及びレジスト膜のパターンから
第１導電膜で抵抗膜を形成する一方、レジスト膜のパタ
ーンから第２導電膜で抵抗膜の２つの引き出し電極を形
成するようにしたので、抵抗素子の抵抗膜と引き出し電
極とを同時にかつ抵抗値のバラツキを抑制しながら形成
することができ、少ない工程数で特性の良好な抵抗素子
を製造できるとともにＭＩＳトランジスタ等のプロセス
に適合した基本的な抵抗素子製造プロセスの提供を図る
ことができる。
【００９７】請求項１２によれば、請求項９又は１１に
おいて、容量素子や抵抗素子と同じ基板上に第１，第２
の導電膜をゲート電極とするＭＩＳトランジスタを同時
に形成するようにしたので、占有面積の小さい容量素子
や抵抗素子と特性の良好なＭＩＳトランジスタとを混載
した半導体装置が安価に製造されることになる。
おいて、容量素子や抵抗素子と同じ基板上に第１，第２
の導電膜をゲート電極とするＭＩＳトランジスタを同時
に形成するようにしたので、占有面積の小さい容量素子
や抵抗素子と特性の良好なＭＩＳトランジスタとを混載
した半導体装置が安価に製造されることになる。
【００９８】請求項１３によれば、請求項１２におい
て、半導体基板の一部の活性領域上では、第１，第２の
導電膜及び絶縁膜を利用して、ＥＥＰＲＯＭのメモリセ
ルを形成するようにしたので、新たなマスク工程を追加
することなくＥＥＰＲＯＭのメモリセルとＭＩＳトラン
ジスタとを容量素子や抵抗素子と同じ半導体基板上に搭
載することができ、占有面積の小さい容量素子や抵抗素
子を混載したＥＥＰＲＯＭを低コストで製造することが
できる。
て、半導体基板の一部の活性領域上では、第１，第２の
導電膜及び絶縁膜を利用して、ＥＥＰＲＯＭのメモリセ
ルを形成するようにしたので、新たなマスク工程を追加
することなくＥＥＰＲＯＭのメモリセルとＭＩＳトラン
ジスタとを容量素子や抵抗素子と同じ半導体基板上に搭
載することができ、占有面積の小さい容量素子や抵抗素
子を混載したＥＥＰＲＯＭを低コストで製造することが
できる。
【００９９】請求項１４によれば、請求項９〜１２にお
いて、絶縁膜をパターニングする工程の前に、第１の導
電膜及び絶縁膜をエッチングマスクとして用いた平坦化
工程を導入して、トレンチ構造の素子分離を形成するよ
うにしたので、わずかの工程の追加だけで、容量素子，
抵抗素子，ＭＩＳトランジスタ，ＥＥＰＲＯＭのメモリ
セル等を搭載した半導体装置に素子分離機能の高いトレ
ンチ構造の素子分離を形成しうるプロセスの提供を図る
ことができる。
いて、絶縁膜をパターニングする工程の前に、第１の導
電膜及び絶縁膜をエッチングマスクとして用いた平坦化
工程を導入して、トレンチ構造の素子分離を形成するよ
うにしたので、わずかの工程の追加だけで、容量素子，
抵抗素子，ＭＩＳトランジスタ，ＥＥＰＲＯＭのメモリ
セル等を搭載した半導体装置に素子分離機能の高いトレ
ンチ構造の素子分離を形成しうるプロセスの提供を図る
ことができる。
【図１】第１の実施形態に係るＭＯＳＦＥＴと容量素子
とを混載した半導体装置の製造工程のうち第２の導電膜
を堆積するまでの工程を示す半導体装置の断面図であ
る。
とを混載した半導体装置の製造工程のうち第２の導電膜
を堆積するまでの工程を示す半導体装置の断面図であ
る。
【図２】第１の実施形態に係る半導体装置の製造工程の
うち第１及び第２の導電膜をパターニングした後の工程
を示す半導体装置の断面図である。
うち第１及び第２の導電膜をパターニングした後の工程
を示す半導体装置の断面図である。
【図３】第２の実施形態に係るトレンチ分離構造を有し
ＭＯＳＦＥＴと容量素子とを混載した半導体装置の製造
工程のうちトレンチ分離を形成するまでの工程を示す半
導体装置の断面図である。
ＭＯＳＦＥＴと容量素子とを混載した半導体装置の製造
工程のうちトレンチ分離を形成するまでの工程を示す半
導体装置の断面図である。
【図４】第２の実施形態に係る半導体装置の製造工程の
うち絶縁膜から容量膜をパターニングした後の工程を示
す半導体装置の断面図である。
うち絶縁膜から容量膜をパターニングした後の工程を示
す半導体装置の断面図である。
【図５】第３の実施形態に係るＭＯＳＦＥＴとＥＥＰＲ
ＯＭのメモリセルセルと容量素子とを混載した半導体装
置の製造工程のうちトレンチ分離を形成するまでの工程
を示す半導体装置の断面図である。
ＯＭのメモリセルセルと容量素子とを混載した半導体装
置の製造工程のうちトレンチ分離を形成するまでの工程
を示す半導体装置の断面図である。
【図６】第３の実施形態に係る半導体装置の製造工程の
うち絶縁膜から容量膜をパターニングした後の工程を示
す半導体装置の断面図である。
うち絶縁膜から容量膜をパターニングした後の工程を示
す半導体装置の断面図である。
【図７】第４の実施例に係るトレンチ分離構造を有しＭ
ＯＳＦＥＴと抵抗素子とを混載した半導体装置の製造工
程のうちトレンチ分離を形成した後の工程を示す半導体
装置の断面図である。
ＯＳＦＥＴと抵抗素子とを混載した半導体装置の製造工
程のうちトレンチ分離を形成した後の工程を示す半導体
装置の断面図である。
【図８】従来のＭＯＳＦＥＴと容量素子とを混載した半
導体装置の製造工程を示す半導体装置の断面図である。
導体装置の製造工程を示す半導体装置の断面図である。
１ ｐウエル ２ ＬＯＣＯＳ分離 ３ ゲート酸化膜 ４ 第１の導電膜 ４ｂ 下部容量電極 ５ 窒化膜（絶縁膜） ５ａ 容量膜 ６ 第１のレジスト膜 ７ 第２の導電膜 ７ｂ 上部容量電極 ７ｃ 引き出し電極 ８ 第２のレジスト膜 ９ ゲート電極 １２ ソース・ドレイン領域 １５ 金属配線 ２１ ｐウエル ２２ 酸化膜 ２２ｂ ゲート酸化膜 ２３ 第１の導電膜 ２３ｂ 下部容量電極 ２３ｅ フローティングゲート電極 ２３ｆ 抵抗膜 ２４ シリコン酸化膜 ２５ シリコン窒化膜 ２６ 第１のレジスト膜 ２７ 素子分離溝 ２８ 素子分離用絶縁膜 ２８ａ トレンチ分離 ３０ 第２のレジスト膜 ３１ 第２の導電膜 ３１ｂ 上部容量電極 ３１ｃ 引き出し電極 ３１ｄ 制御ゲート電極 ３１ｆ，３１ｇ 引き出し電極 ３２ 第２のレジスト膜 ３７ 層間絶縁膜 ３９ 金属配線 Ｒtra トランジスタ形成領域 Ｒcap 容量素子形成領域 Ｒres 抵抗素子形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/78 ３０１Ｙ 29/78 ３７１ 21/336 21/8247 29/788 29/792 (72)発明者 中林 隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山下 恭司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 受田 高明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 荒井 雅利 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山田 隆順 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (14)
- 【請求項１】 半導体基板上に少なくともＭＩＳトラン
ジスタと容量素子とを搭載した半導体装置であって、 上記ＭＩＳトランジスタは、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に積層された第１の導電膜と第２の
導電膜とからなるゲート電極とを少なくとも備えてお
り、 上記容量素子は、 上記第１の導電膜からなる下部容量電極と、 上記下部容量電極の上に形成され上記ゲート絶縁膜とは
材質が異なる絶縁膜からなる容量膜と、 上記容量膜の上に形成され上記第２の導電膜からなる上
部容量電極とを備えていることを特徴とする半導体装
置。 - 【請求項２】 半導体基板上に少なくともＭＩＳトラン
ジスタと抵抗素子とを搭載した半導体装置であって、 上記ＭＩＳトランジスタは、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に積層された第１の導電膜と第２の
導電膜とからなるゲート電極とを少なくとも備えてお
り、 上記抵抗素子は、 上記第１の導電膜からなる抵抗膜と、 上記抵抗膜の両端を除く領域上に形成され上記ゲート絶
縁膜とは材質が異なる絶縁膜からなるエッチング保護膜
と、 上記エッチング保護膜の両端部からその外方の抵抗膜に
跨って形成され上記第２の導電膜からなる２つの引き出
し電極とを備えていることを特徴とする半導体装置。 - 【請求項３】 半導体基板上に少なくとも容量素子と抵
抗素子とを搭載した半導体装置であって、 上記容量素子は、 上記半導体基板上に形成された第１の導電膜からなる下
部容量電極と、 上記下部容量電極の上に形成された絶縁膜からなる容量
膜と、 上記容量膜の上に形成された第２の導電膜からなる上部
容量電極とを備えており、 上記抵抗素子は、 上記第１の導電膜からなる抵抗膜と、 上記抵抗膜の上に形成され上記容量素子の容量膜と共通
の絶縁膜からなるエッチング保護膜と、 上記エッチング保護膜の両端部からその外方の抵抗膜に
跨って形成され上記第２の導電膜からなる２つの引き出
し電極とを備えていることを特徴とする半導体装置。 - 【請求項４】 請求項１において、 上記第１の導電膜からなる抵抗膜と、 上記抵抗膜の上に形成された上記容量素子の容量膜と共
通の絶縁膜からなるエッチング保護膜と、 上記エッチング保護膜の両端部からその外方の抵抗膜に
跨って形成され上記第２の導電膜からなる２つの引き出
し電極とを有する抵抗素子をさらに備えていることを特
徴とする半導体装置。 - 【請求項５】 請求項１，２，３又は４記載の半導体装
置において、 上記第１の導電膜は、ポリシリコン膜で構成されている
ことを特徴とする半導体装置。 - 【請求項６】 請求項１，２，３又は４記載の半導体装
置において、 上記絶縁膜は、シリコン窒化膜，ＰＺＴ及びタンタル酸
化膜のうちの少なくともいずれか１つで構成されている
ことを特徴とする半導体装置。 - 【請求項７】 請求項１，２，３又は４記載の半導体装
置において、 上記第２の導電膜は、ポリシリコン，チタンシリサイド
及びタングステンシリサイドのうちの少なくともいずれ
１つで構成されていることを特徴とする半導体装置。 - 【請求項８】 請求項１，２，３又は４記載の半導体装
置において、 上記第１の導電膜からなるフローティングゲート電極
と、 上記絶縁膜からなるフローティングゲート上絶縁膜と、 上記フローティングゲート上絶縁膜の上に形成され上記
第２の導電膜からなる制御ゲート電極とを有するＥＥＰ
ＲＯＭのメモリセルをさらに備えていることを特徴とす
る半導体装置。 - 【請求項９】 半導体基板上に容量素子を搭載した半導
体装置の製造方法であって、 半導体基板の上に絶縁部材を介して第１の導電膜を堆積
する工程と、 上記第１の導電膜の上に絶縁膜を堆積する工程と、 上記絶縁膜をパターニングして上記容量素子の容量膜を
形成する工程と、 上記絶縁膜及び上記第１の導電膜の上に第２の導電膜を
堆積する工程と、 上記容量膜の少なくとも一部を含むエッチングマスクを
用いて上記第１及び第２の導電膜をパターニングして、
上記第２の導電膜から上記容量素子の上部容量電極を形
成し、上記第１の導電膜から上記容量素子の下部容量電
極を形成する工程とを備えていることを特徴とする半導
体装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 上記上部容量電極及び上記下部容量電極を形成する工程
では、上記容量膜の所定領域を覆う第１領域と上記容量
膜の一端部から外方に亘る領域を覆う第２領域とを少な
くとも有するレジスト膜と上記容量膜とをエッチングマ
スクとして用いることにより、上記第１領域の下方に残
存する第２の導電膜からなる上部容量電極を形成し、上
記第２領域の下方に残存する第２の導電膜からなる下部
容量電極の引き出し電極を形成し、上記容量膜及び上記
レジスト膜のうち少なくともいずれか一方で覆われる領
域に亘って残存する第１の導電膜からなる下部容量電極
を形成することを特徴とする半導体装置の製造方法。 - 【請求項１１】 半導体基板上に抵抗素子を搭載した半
導体装置の製造方法であって、 半導体基板の上に絶縁部材を介して第１の導電膜を堆積
する工程と、 上記第１の導電膜の上に絶縁膜を堆積する工程と、 上記絶縁膜をパターニングしてエッチング保護膜を形成
する工程と、 上記エッチング保護膜及び上記第１の導電膜の上に第２
の導電膜を堆積する工程と、 上記第２導電膜の上に上記エッチング保護膜の両端部か
ら外方に亘る領域を覆う２つの領域からなるレジスト膜
及び上記エッチング保護膜をエッチングマスクとして、
上記エッチング保護膜及びレジスト膜のうちいずれか一
方で覆われた領域に亘って残存する第１導電膜からなる
抵抗膜を形成し、上記レジスト膜のみにより覆われた領
域に残存する第２導電膜からなる上記抵抗膜の引き出し
電極を形成する工程とを備えていることを特徴とする半
導体装置の製造方法。 - 【請求項１２】 請求項９又は１１記載の半導体装置の
製造方法において、 上記第１の導電膜を堆積する工程の前に、半導体基板の
活性領域上にゲート絶縁膜を形成する工程を備え、 上記第１の導電膜を堆積する工程では、上記ゲート絶縁
膜上にも第１の導電膜を堆積し、 上記絶縁膜をパターニングする工程では、上記活性領域
上の絶縁膜を除去し、 上記第２の導電膜を堆積する工程では、上記活性領域上
で第１の導電膜の上に第２の導電膜を積層し、 上記第１及び第２の導電膜をパターニングする工程で
は、上記活性領域上で、第１の導電膜及び第２の導電膜
からなるゲート電極を形成することを特徴とする半導体
装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 上記絶縁膜をパターニングする工程では、一部の活性領
域における上記絶縁膜の一部をＥＥＰＲＯＭのフローテ
ィングゲート上絶縁膜として残し、 上記第２の導電膜を堆積する工程では、上記一部の活性
領域上で上記第１の導電膜及びフローティングゲート上
絶縁膜の上に第２の導電膜を積層し、 上記第１及び第２の導電膜をパターニングする工程で
は、上記一部の活性領域上で、上記フローティングゲー
ト上絶縁膜の一部を覆うレジスト膜を用いて、上記レジ
スト膜の下方に残存する第２の導電膜からなるＥＥＰＲ
ＯＭの制御ゲート電極を形成し、上記フローティングゲ
ート上絶縁膜の下方に残存する第１の導電膜からなるＥ
ＥＰＲＯＭのフローティングゲート電極を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項９，１０，１１，１２又は１３
記載の半導体装置の製造方法において、 上記絶縁膜をパターニングする工程の前に、 素子分離を形成しようとする領域の上記絶縁膜，上記第
１の導電膜及び半導体基板を順次除去して、素子分離溝
を形成する工程と、 上記素子分離溝内を埋め込みかつ上記絶縁膜上を覆う素
子分離用絶縁膜堆積する工程と、 上記絶縁膜をマスクとして、上記素子分離用絶縁膜を平
坦化する工程とを備えていることを特徴とする半導体装
置の製造方法。
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