JP3243151B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えば不揮発性メモ
リの周辺素子のように複数の電源によって動作する素子
が混在し、かつ、使用する電源毎にゲート酸化膜厚が異
なる複数の素子及び抵抗素子が同一基板上に混在する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置への高速化・高密度の
要求は益々高くなっている。これを満足するためには、
長く複雑な工程が必要であり、これに伴う歩留まりの低
下が避けられない。しかも、製造コストが高騰し、高い
信頼性を確保することが困難になっているのが現実であ
る。
【０００３】高速化・高密度の要求に応じるには、スケ
ーリング則に従った素子の微細化が有効であることは当
然である。しかしながら、周知のスケーリング則では電
界一定の考えから、電源電圧も小さくする必要がある。
しかし、半導体を組み込むシステム上ではオリジナルの
電源を使用することはできず、通常、５Ｖ電源が使われ
るのが普通である。この為、スケーリングには、電源電
圧が一定でデバイス寸法が縮小していくため、デバイス
内部の電界は高まる一方である。特に、信頼性を確保す
るためにはゲート酸化膜厚をある程度厚く確保すること
でゲート酸化膜に印加される電界を弱める必要があり、
ゲート酸化膜厚がスケーリングされないことが素子の高
性能化の妨げになっているのは周知の通りである。
【０００４】そこで、従来から、高い電源電圧が直接加
えられる素子と、前記電源電圧よりも小さい電圧で動作
させるその他の素子とを区別するものが有る。つまり、
高い電源電圧が直接加えられる素子（以下ＨＶ素子と記
す）には、厚いゲート絶縁膜を使用し、前記高い電源電
圧が印加されない素子（以下ＬＶ素子と記す）には、前
記厚いゲート絶縁膜より薄いゲート絶縁膜を使用する。
【０００５】２種類のゲート絶縁膜を形成するには、ま
ずシリコン基板をある程度酸化し、ＬＶ素子形成領域の
ＳｉＯ2 膜を取り除いた後に熱酸化することで２種類の
ゲート酸化膜を形成できる。しかし、重金属等の汚染物
質を含有するレジストパターンが直接塗布されたゲート
酸化膜が存在することとなる。この為、ゲート絶縁膜が
レジストパターンからの汚染により容易に破壊され、大
きな故障原因の１つになる。そこで、図５〜図７に示す
ごとく、レジストパターンからの汚染をポリシリコンで
ブロックするプロセス（以下、ポリバッファプロセスと
記す）を踏むのが一般的である。
【０００６】当然ながら、異なる電源を使用する素子が
混在するデバイスでは、回路構成上、外部から供給され
る電源（以下、外部電源と記す）を複数の電源に選り分
ける（以下この個々の電源を内部電源と記す）必要が生
じる。例えば図８に示す電源抵抗分割方式を採るのが一
般的である。ここで、Ｒ１、Ｒ２はそれぞれ抵抗素子３
０３、３０４の抵抗値である。外部電源端子３０１に現
われる外部電源電圧Ｖｏｕｔと内部電源端子３０２に現
われる内部電源電圧Ｖｉｎとの関係は式（１）に示すよ
うに表される。
【０００７】 Ｖｉｎ＝（Ｒ２／（Ｒ２＋Ｒ１））×Ｖｏｕｔ … （１） この場合、抵抗素子に要求される条件は、安定した複数
電源と低消費電力を同時に満足するためにＭ〜ＧΩクラ
スの高抵抗が必須となる。前記高抵抗素子として利用さ
れるものとしては、以下に示す理由で不純物を含んでい
ない（以下、ノンドープと記す）のポリシリコンまたは
低濃度にドーピングされたポリシリコン（以下低ドープ
ポリシリコンと記す）の使用が望ましい。抵抗素子とし
て利用されるものとしては、前記低ドープポリシリコン
の他、ゲート電極配線層、シリコン基板上に設ける拡散
層が有る。しかし、いずれもＭＯＳＦＥＴを構成するも
のであり、高抵抗のものとしてチューニングすることは
ＭＯＳＦＥＴの駆動能力を低下させることにつながり、
高速化の要求に逆行する。
【０００８】また、ＭＯＳＦＥＴの特性上、低抵抗が望
ましいゲート電極配線層もしくは、シリコン基板上に設
ける拡散層を所望の高抵抗なものとするには、膨大な面
積が必要となり、当然ながら膨大な寄生容量を生む。前
記寄生容量は、応答時間の増加につながるため、デバイ
スの高速動作を疎外することとなる。従って、低ドープ
ポリシリコンの使用が望ましい。そこで、従来から図５
〜７に示すごとく複数のゲート絶縁膜を使用したデバイ
スに低ドープポリシリコンを高抵抗素子として設計する
手法がある（特願平５ー１０５９７）。以下この手法に
ついて説明する。
【０００９】図５（ａ）に示すように、半導体基板２０
１上に素子分離絶縁膜２０２を形成し、前記素子分離絶
縁膜２０２を除く前記半導体基板２０１上にＨＶ素子用
のゲート酸化膜となるシリコン酸化膜２０３を形成す
る。その後、ポリシリコン２０４を形成し、前記ＨＶ素
子形成予定領域にレジストパターン２０５を形成する。
【００１０】その後、前記レジストパターン２０５をマ
スクとして前記ＨＶ素子形成予定領域を除く領域にある
前記ポリシリコン２０４及びシリコン酸化膜２０３をエ
ッチングして除去する。次に、図５（ｂ）に示すよう
に、ＬＶ素子用のゲート酸化膜となるシリコン酸化膜２
０６を形成した後、ポリシリコン２０７を形成し、前記
ＨＶ素子形成予定領域を除いた領域にレジストパターン
２０８を形成する。
【００１１】次に、前記レジストパターン２０８をマス
クに前記ＨＶ素子形成予定領域に有る前記ポリシリコン
２０７及びシリコン酸化膜２０６を例えばＲＩＥ法を用
いてエッチング除去する。次に、前記ポリシリコン２０
７もしくはポリシリコン２０４上のＳｉＯ2 膜２０９を
例えば全面（必ずしも全面でなくても良い）に堆積した
後、抵抗素子形成予定領域にレジストパターン２１０を
設ける。この段階のＳｉ基板の断面の様子を図６（ａ）
に示す。前記レジストパターン２１０をマスクとして前
記ＳｉＯ2 膜２０９をエッチング加工する。次に、図６
（ｂ）に示すように、エッチング加工された前記ＳｉＯ
2 膜２０９をマスクに、抵抗素子形成予定領域を除く領
域にあるポリシリコン膜を選択的にドーピングする。
【００１２】次に、図７（ａ）に示すように、ＷＳｉ膜
２１１を形成した後、ゲート電極配線パターンのレジス
ト２１２を形成する。次に、レジスト２１２をマスクと
して図７（ｂ）に示すように、ゲート電極配線をエッチ
ング加工すると同時に抵抗素子形成領域に有るＷＳｉ膜
２１１、及びＳｉＯ2 膜２０９をエッチング除去する。
その後、後酸化膜２１３、拡散層２１４を形成すると共
に、ゲート電極配線層はＷＳｉのポリサイド化で低抵抗
化される。
【００１３】このような手法で形成されたデバイスは、
ＭＯＳＦＥＴを構成するゲート電極配線層のみがＷＳｉ
のポリサイド化で低抵抗化され、抵抗素子となるポリシ
リコンはＳｉＯ2 膜２０９がＷＳｉ膜をブロックするこ
とでポリサイド化を防止し、所望の高抵抗素子が得られ
る。また、ＭＯＳＦＥＴを構成するゲート絶縁膜２０３
及び２０６には、重金属等の汚染物質を含有するレジス
トパターンが直接塗布される工程が一切ないため、信頼
性をも左右するゲート絶縁膜２０３および２０６は高品
質が保たれることは言うまでもない。
【００１４】しかしながら、上記のような構成では、抵
抗部分を形成する工程（図６（ａ）で示すような工程）
が増える。また、図６（ａ）や図６（ｂ）のスリット２
１５ができてしまうという問題がある。
【００１５】
【発明が解決しようとする課題】上記のように従来の、
図５〜７に示した方法で作成されたデバイスには次に述
べるような問題がある。ゲート電極配線層または、シリ
コン基板上に設けた拡散層をもって抵抗素子としたもの
と比べ、僅かな寄生容量で高抵抗なものを用意できる反
面、次に上げる新たな工程が増える。先ず、ポリシリコ
ンへのドーピングとＷＳｉ膜のポリサイド化をブロック
するためのＳｉＯ2 膜２０９堆積工程と、前記ＳｉＯ2
膜２０９をパターニングする際に用いるレジストパター
ン２１０形成工程と、前記レジストパターン２１０をマ
スクに前記ＳｉＯ2 膜２０９をパターニングする工程
（図６（ａ）に示す構成に加工する工程）と、前記レジ
ストパターン２１０を剥離する工程（図６（ｂ）に示す
構成に加工する工程）が新たな工程として生じる。その
ため、当然、製造コストを押し上げる結果を招く。
【００１６】また、次に上げるプロセス上の問題も上げ
られる。前記ＳｉＯ2 膜２０９をパターニングする際、
ＨＶ素子形成用のポリシリコン２０４とＬＶ素子形成用
のポリシリコン２０７の境界に存在するＳｉＯ2 ２０６
ａも同時にエッチングすることとなる。当然、前記ＨＶ
素子形成用のポリシリコン２０４とＬＶ素子形成用のポ
リシリコン２０７の境界の下地となるフィールド酸化膜
２０２も同じＳｉＯ2膜であり、かつ、段差部の垂直方
向の酸化膜２０９の厚さは、平坦部の酸化膜２０９の厚
さとスリット２１５の深さを足した値よりも長いことか
ら、ＲＩＥ法によるエッチング法によると、前記ＨＶ素
子形成用のポリシリコン２０４とＬＶ素子形成用のポリ
シリコン２０７の境界に存在するＳｉＯ2 膜２０６ａ及
び、前記ＨＶ素子形成用のポリシリコン２０４とＬＶ素
子形成用のポリシリコン２０７の境界の下地となるフィ
ールド酸化膜２０２のスリット２１５の底に当たる部分
も同時にエッチングされる。このために生じた開口面積
の非常に小さいスリット状の穴２１５には、図７（ａ）
に示すスリット２１５ａのように、その後に堆積される
ＷＳｉ２１０等が埋め込まれてしまい、エッチング除去
不能なものとして残留することが多発する。
【００１７】前記ＨＶ素子形成用のポリシリコン２０４
とＬＶ素子形成用のポリシリコン２０７の境界及び、直
下のフィールド酸化膜２０２に生じた穴２１５に生め込
まれたＷＳｉ２１０は、その後の熱工程でグレインが成
長することで生じた応力によって、フィールド酸化膜２
０２や下地のシリコン基板２０１にクラックを発生させ
る場合がある。この為、歩留まり低下は著しく、信頼性
低下は言うまでもない。これを防止するものとして、抵
抗素子形成用のＳｉＯ2 膜２０９を前記ＨＶ素子形成用
のポリシリコン２０４とＬＶ素子形成用のポリシリコン
２０７の境界に置くことも考えられる。しかし、当然な
がら、動作上無用なポリシリコン２０７が残留すること
となり、この無用な領域のためにチップ面積を増大させ
ることにつながる。
【００１８】なお、不揮発性メモリのように多層ゲート
型トランジスタを持つデバイスでは、フローティングゲ
ート電極を抵抗素子として代用することも考えられる。
しかし、フローティング電極には当然ながら不純物が導
入されるため、所望の抵抗値が得られない。
【００１９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、２つの異なった
ゲート酸化膜厚を有する素子と抵抗素子を同一基板上に
備えた半導体装置の製造法において、抵抗素子形成によ
る工程増を全く必要とせずに、所望の高抵抗ポリシリコ
ンを形成可能とし、高速動作・高密度化・低コスト化す
る技術を提供することにある。
【００２０】
【課題を解決するための手段】この発明は、２つの異な
ったゲート酸化膜厚を有する素子を同一基板上に備えた
半導体装置の製造方法として広く用いられているポリバ
ッファプロセスにおいて、それぞれ異なったゲート酸化
膜厚を有する素子を構成するどちらか一方のゲート電極
の一部を、内部電位コントロールに欠かすことのできな
い高抵抗素子として利用することで、工程を増やすこと
なく前記高抵抗素子を形成可能とすることを特徴として
いる。
【００２１】まず、半導体基板上に素子分離絶縁膜を形
成する。その後第１のＭＯＳ型トランジスタを構成する
ための第１のゲート絶縁膜を形成する。次に、将来、抵
抗素子及び前記第１のゲート電極の一部となる第１の多
結晶シリコンを堆積する。
【００２２】次に、前記第１のＭＯＳ型トランジスタの
形成予定領域をカバーしながら、前記抵抗素子形成パタ
ーン上に第１のレジストパターンを形成する。この第１
のレジストパターンをマスクとして第２のＭＯＳ型トラ
ンジスタの形成領域に存在する前記第１の多結晶シリコ
ンをエッチング除去する。これと同時に、抵抗素子とな
る前記第１の多結晶シリコンをパターニングする。
【００２３】続いて、前記第１のレジストパターンを除
去し、その後、熱酸化を施すことで前記第２のＭＯＳ型
トランジスタの形成領域に第２のゲート絶縁膜を形成す
る。この時、前記抵抗素子となる第１の多結晶シリコン
及び前記第１のＭＯＳ型トランジスタの形成予定領域に
前記有る第１の多結晶シリコンは、前記第２のＭＯＳ型
トランジスタの形成領域のシリコン基板同様に酸化され
る。前記酸化によってできる酸化膜は、前記抵抗素子と
なる第１の多結晶シリコン及び前記第１のＭＯＳ型トラ
ンジスタの形成予定領域に前記ある第１の多結晶シリコ
ン上にもある。
【００２４】次に、全面に、将来前記第２のＭＯＳ型ト
ランジスタの第２のゲート電極の一部となる第２の多結
晶シリコンを堆積する。続いて、前記第１のＭＯＳ型ト
ランジスタの形成領域に堆積された前記有る第２の多結
晶シリコン、及び前記第１のＭＯＳ型トランジスタ形成
領域に堆積された前記有る第２の多結晶シリコン膜上に
ある前記酸化膜を第２のレジストマスクを用いて選択的
に除去する。この時、前記抵抗素子となる第１の多結晶
シリコン膜上には、前記第２のＭＯＳ型トランジスタの
第２のゲート絶縁膜形成工程で前記形成された熱酸化膜
を介して、前記第２の多結晶シリコンが残存する。
【００２５】次に、前記第２のレジストマスクを除去し
た後、全面に高融点金属を堆積する。ここで、第２のレ
ジストマスクを除去した後、ＰＯＣｌ 3 法により不純物
を導入してもよい。さらに、不純物の導入後、ＮＨ 4 Ｆ
処理により、前記第１と第２の多結晶シリコン膜の境界
面に位置する前記素子分離絶縁膜上の一部に形成された
シリコン酸化膜を除去してもよい。次に、前記第１のＭ
ＯＳ型トランジスタ及び前記第２のＭＯＳ型トランジス
タのそれぞれのゲート電極配線パターン上に第３のレジ
ストパターンを形成する。この第３のレジストパターン
をマスクとして前記第１のＭＯＳ型トランジスタ及び前
記第２のＭＯＳ型トランジスタのそれぞれのゲート電極
配線パターンをエッチング加工する。これと同時に、前
記抵抗素子上に残存する前記第２の多結晶シリコン及び
前記高融点金属が除去される。
【００２６】
【作用】上記のような構成によれば、異なったゲート酸
化膜厚を有するＭＯＳＦＥＴを構成するどちらか一方の
ゲート電極の一部を抵抗素子とするため、特に工程増と
いったものはない。なお、それぞれ異なったゲート酸化
膜厚を有するＭＯＳＦＥＴを構成するゲート電極は、高
融点金属とのポリサイドとなるため、低抵抗化されるこ
とで高速動作が可能となる。
【００２７】一方、第２のＭＯＳ型トランジスタの第２
のゲート絶縁膜を形成する工程で、抵抗素子となる多結
晶シリコン上に高融点金属とのポリサイド化を防止する
ためのシリコン酸化膜が形成される。更に、第１のＭＯ
Ｓ型トラジスタ及び第２のＭＯＳ型トランジスタのゲー
ト電極配線のパターンの形成の際に、前記抵抗素子とな
る多結晶シリコン上に形成された前記シリコン酸化膜を
介して置かれる第２の多結晶シリコン及び高融点金属は
確実に除去される。また、第２のＭＯＳ型トランジスタ
の第２のゲート絶縁膜を形成する工程で形成される抵抗
素子（つまり第１の多結晶シリコン）上に形成されたシ
リコン酸化膜は、抵抗素子とそのシリコン酸化膜上に有
る第２の多結晶シリコン及び高融点金属を除去する際の
エッチングストッパとして機能する。
【００２８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１から図４に示されているこの実施例
をフラッシュ型ＥＥＰＲＯＭの周辺回路を例に説明す
る。
【００２９】このフラッシュ型ＥＥＰＲＯＭの周辺回路
では、複数の電源電圧で駆動する（従って、ゲート絶縁
膜厚が異なる）素子のうち、厚いゲート絶縁膜を有する
ＨＶ素子としてＨＶ系ＭＯＳＦＥＴと、薄いゲート絶縁
膜を有するＬＶ系素子としてＬＶ系ＭＯＳＦＥＴが混在
する。従って、前記のＬＶ系素子の動作可能な電源電圧
を設定するに使用される抵抗素子が同一基板上に存在す
る。
【００３０】まず、図１（ａ）に示すように、周知のＬ
ＯＣＯＳ（選択酸化）法により厚さ７００ｎｍの素子分
離膜１０２を形成したＰ型シリコン基板１０１の表面
に、厚さ１５ｎｍ程度の図示せぬシリコン酸化膜を形成
する。この後、しきい値電圧制御用の不純物として、Ｂ
（ボロン）イオンを前記Ｐ型シリコン酸化膜基板１０１
表面に加速エネルギー４５ｋｅＶ、ドーズ量３×１０12
／ｃｍ2 で打ち込む。次に、前記シリコン酸化膜をＮＨ
4 Ｆ処理により除去した後、９５０°Ｃのドライ酸化を
施すことでＨＶ系トランジスタのゲート絶縁膜となる厚
さ３０ｎｍのシリコン酸化膜１０３を前記Ｐ型シリコン
基板１０１上に形成する。
【００３１】続いて、前記ＨＶ系トランジスタのゲート
電極の一部となり、かつ、抵抗素子となる多結晶シリコ
ン膜１０４を周知のＬＰＣＶＤ（減圧気相成長）法によ
り厚さ１００ｎｍ形成する。
【００３２】次に、図１（ｂ）に示すように、周知のリ
ソグラフィ技術を用いて、ＨＶ系ＭＯＳＦＥＴ形成予定
領域及び抵抗素子パターン上にレジストパターン１０５
を形成した後、図１（ｃ）に示すように、前記レジスト
パターン１０５をマスクとして前記多結晶シリコン１０
４をエッチング加工し、抵抗素子のパターン１０４ａを
形成する。これと同時にＬＶ系ＭＯＳＦＥＴの形成予定
領域にある前記多結晶シリコン１０４及び前記シリコン
酸化膜１０３をエッチング除去する。
【００３３】次に、前記レジストパターン１０５を除去
した後、８００°Ｃのドライ酸化を施すことでＬＶ系ト
ランジスタのゲート絶縁膜となる厚さ９ｎｍのシリコン
酸化膜１０６を前記Ｐ型シリコン基板１０１上に形成す
る。この時、前記抵抗素子となる多結晶シリコンのパタ
ーン１０４ａも同時に酸化され、図２（ａ）に示すよう
にシリコン酸化膜１０６ａが形成される。同様にシリコ
ン酸化膜１０６ｃも形成される。
【００３４】次に、図２（ａ）に示すように、前記ＬＶ
系トランジスタのゲート電極の一部となる多結晶シリコ
ン膜１０７を周知のＬＰＣＶＤ法により厚さ１００ｎｍ
形成した後、前記ＨＶ系ＭＯＳＦＥＴの形成予定領域を
除く領域にレジストパターン１０８を形成する。続い
て、前記レジストパターン１０８をマスクにＨＶ系ＭＯ
ＳＦＥＴの形成予定領域にある前記多結晶シリコン１０
７及び酸化膜１０６ｃをエッチング除去する。
【００３５】次に、図２（ｂ）に示すように、前記多結
晶シリコン１０７及び、前記ＨＶ系ＭＯＳＦＥＴの形成
予定領域にありゲート電極の一部となる前記多結晶シリ
コン１０４にリンイオンを加速エネルギ３５ｅＶ、ドー
ズ量３×１０15／ｃｍ2 条件でドーピグする。この時、
抵抗素子となる多結晶シリコンのパターン１０４ａに
は、前記ＬＶ系ＭＯＳＦＥＴのゲート絶縁膜１０６を形
成する時に同時に作られるシリコン酸化膜１０６ａが不
純物としてのリンの侵入をブロックするため、前記抵抗
素子となる多結晶シリコン１０４ａは高抵抗に保たれ
る。
【００３６】次に、図３（ａ）に示すように、高融点金
属の１つであるＷＳｉ膜１０９を周知のスパッタリング
法により３００ｎｍ堆積した後、前記ＷＳｉ膜１０９上
に、前記ＬＶ系ＭＯＳＦＥＴ及びＨＶ系ＭＯＳＦＥＴの
ゲート電極配線パターンにレジストパターン１１０を形
成する。この時、前記レジストパターン１１０の下に
は、抵抗素子１０４ａは存在しない。
【００３７】次に、図３（ｂ）に示すように、前記レジ
ストパターン１１０をマスクとしてＨＶ系ＭＯＳＦＥＴ
のゲート電極配線パターンとなる前記ＷＳｉ膜１０９及
び、前記ＨＶ系ＭＯＳＦＥＴのゲート電極配線パターン
となる前記多結晶シリコン１０４、及びＬＶ系ＭＯＳＦ
ＥＴのゲート電極配線パターンとなる前記ＷＳｉ膜１０
９、及び前記ＬＶ系ＭＯＳＦＥＴのゲート電極配線パタ
ーンとなる前記多結晶シリコン１０７を残す。それ以外
の前記多結晶シリコン１０４、及び前記多結晶シリコン
１０７及び前記ＷＳｉ膜１０９を除去する。この時、前
記抵抗素子１０４ａ上に存在する前記ＷＳｉ膜１０９、
及び前記多結晶シリコン１０７が同時に除去される。こ
の時、前記抵抗素子１０４ａの直上に存在するシリコン
酸化膜１０６ａは、前記抵抗素子１０４ａ上に存在する
多結晶シリコン１０７を除去するの際のエッチングスト
ッパとして機能する。
【００３８】次に、前記レジストパターン１１０を除去
した後、図３（ｂ）に示すように、少なくとも抵抗素子
１０４ａ領域を含むようにレジストパターン１１１を形
成する。この前記レジストパターン１１１及びＷＳｉ膜
１０９をマスクとしてＭＯＳＦＥＴのソース・ドレイン
用の不純物としてＡｓイオンを加速エネルギ５０ｋｅ
Ｖ、ドーズ量６×１０15・ｃｍ2 の条件で前記シリコン
基板１０１に打ち込む。
【００３９】次に、図４（ａ）に示すように、前記レジ
ストパターン１１１を剥離する。その後、９５０°Ｃの
ドライ酸化を施すことで、厚さ３５ｎｍの後酸化膜１１
２を形成すると同時に、シリコン基板１０１に打ち込ま
れた前記Ａｓイオンは活性化されソース・ドレイン拡散
層１１３が形成される。これと同時に、前記ＨＶ系ＭＯ
ＳＦＥＴのゲート電極配線パターンとなる前記ＷＳｉ膜
１０９と多結晶シリコン１０４の積層と、ＬＶ系ＭＯＳ
ＦＥＴのゲート電極配線パターンとなる前記ＷＳｉ膜１
０９と前記多結晶シリコン１０７の積層は、ポリサイド
化されることでシート抵抗４Ω／□と非常に低いものと
なる。
【００４０】次に、図４（ｂ）に示すように、周知のＣ
ＶＤ法によってパッシベーション膜としてＢＰＳＧ膜１
１４を厚さ１．８μｍ形成する。次に、コンタクトホー
ルを形成した後、周知のバイアメタルであるＴｉ／Ｔｉ
Ｎの複合膜１１５及びＡｌＳｉ膜１１６をスパッタリン
グにより形成する。その後、エッチング加工してＡｌ配
線層を形成する。
【００４１】このようにして形成されたフラッシュ型Ｅ
ＥＰＲＯＭ及びその周辺回路において、抵抗素子１０４
ａはフラッシュ型ＥＥＰＲＯＭのフローディングゲート
と同一層の膜で形成されることとなる。
【００４２】以下周知のプロセスを経て、図示せぬフラ
ッシュ型ＥＥＰＲＯＭを製造する。なお、図８に示した
ような抵抗分割方式では抵抗値のバランスを重視し、十
分に高い抵抗であれば良く、ノンドープの多結晶シリコ
ンが好ましい。しかしながら、抵抗値そのものが要求さ
れる回路構成では次に示す方法で抵抗値を制御すること
ができる。まず、図１（ｂ）以降の工程において、多結
晶シリコン膜１０４の全面に必要に応じてリンイオン等
の不純物をドーピングする。この場合、ノンドープの多
結晶シリコンをそのまま抵抗素子として使用せず、僅か
にドーピングを施すことで、所望の安定した抵抗値が得
られる。
【００４３】次に、図２（ｂ）に示すようなＭＯＳＦＥ
Ｔのゲート電極の一部を構成する多結晶シリコン１０４
及び１０７へ不純物を導入する。しかし、これに限定さ
れるものではなく、多結晶シリコン１０４及び多結晶シ
リコン１０７に予め不純物を含んだポリシリコン（以下
ドープドポリと記す）を使用すれば、前記ＭＯＳＦＥＴ
のゲート電極の一部を構成する多結晶シリコン１０４及
び１０７への不純物を導入する工程を省くことができ
る。この場合、抵抗素子も前記ドープドポリを使用する
ことになるが、多結晶シリコン１０４の膜厚を薄いもの
としておけばよく、例えば、５０ｎｍ程度にすること
で、０．５ＭΩ／□程度の高抵抗値のものが得られる。
【００４４】また、図２（ｂ）に示すようなＭＯＳＦＥ
Ｔのゲート電極の一部を構成する多結晶シリコン１０４
及び１０７へのＰを導入する工程でイオン注入技術によ
りドーピングする。しかし、これに限定されるものでは
なく、周知のＰＯＣｌ3 法を用いてもよい。この場合、
ＨＶ系ＭＯＳＦＥＴ形成領域とＬＶ系ＭＯＳＦＥＴ形成
領域の境界に残存するシリコン酸化膜１０６ｂはＰＯＣ
ｌ3 法の後工程であるＮＨ4 Ｆ処理で消滅する。図２
（ｂ）で示したようなＭＯＳＦＥＴのゲート電極の一部
を構成する多結晶シリコン１０４及び１０７へのＰ導入
工程では、図３（ｂ）に示すように、ＨＶ系ＭＯＳＦＥ
Ｔ形成領域とＬＶ系ＭＯＳＦＥＴ形成領域の境界に残存
するシリコン酸化膜１０６ｂが無用な突起状の段差を生
む。この前記段差に起因するエッチングの残留物によっ
て、最悪の場合、歩留まり低下を招く場合もある。ＭＯ
ＳＦＥＴのゲート電極の一部を構成する多結晶シリコン
１０４及び１０７へのＰを導入する場合にＰＯＣｌ3 法
を用いることで、前記歩留まり低下を招く危険を孕む無
用なシリコン酸化膜１０６ｂの残留を未然に防止でき
る。
【００４５】また、図３ａの工程で、高融点金属の１つ
であるＷＳｉ膜１０９を形成したが、何もＷＳｉ膜であ
る必要はなく、ＭｏＳｉ、Ｔｉ、Ｎ等の他の金属を使用
しても良い。
【００４６】また、図３（ａ）の工程で、高融点金属の
１つであるＷＳｉ膜１０９ではなく、単純に第３の多結
晶シリコンを積層してもよい。この場合は、前記第３の
多結晶シリコン堆積後に不純物をドーピングするか、も
しくは、前記第３の多結晶シリコンに予めドーピングを
施した多結晶シリコンを用いる。
【００４７】この場合、多結晶シリコン膜を堆積したこ
とにより、体積が増加し当然低抵抗なゲート電極配線層
を形成することができる。多結晶シリコンは高融点金属
よりも熱的に安定であるため、前記第３の多結晶シリコ
ン積層後の熱工程が１１００°Ｃ程度の高温・長時間の
工程が使用できる。特に例えば、不揮発性メモリ等の製
造に本発明の方法を適用する場合、高温で作られた良質
な後酸化膜がデータ保持についての特性を向上させるこ
とから、信頼性改善に寄与する。
【００４８】また、図３（ａ）の工程で、高融点金属の
代わりに多結晶シリコン膜を用いた場合に、レジストマ
スク１１０を用いて、積層した多結晶シリコン膜をエッ
チング加工する際、当然ながら、同一材料（つまり多結
晶シリコンである）を積層しているため、最適化された
多結晶シリコンの条件でＲＩＥ加工すればよく、高融点
金属と多結晶シリコンの積層をエッチング加工する場合
に比べ容易になる。従って、コストの削減にもなる。
【００４９】また、図２（ｂ）の工程でＭＯＳＦＥＴの
ゲート電極の一部を構成する多結晶シリコン１０４及び
１０７へＰを導入する工程を省き、高融点金属のＷＳｉ
膜１０９ではなく、第３の多結晶シリコン膜を堆積して
もよい。この場合は、次に、ＰＯＣｌ3 法もしくは、イ
オン注入法等で、第３の多結晶シリコン膜と下層に有る
ＭＯＳＦＥＴのゲート電極の一部を構成する多結晶シリ
コン１０４及び１０７とに同時に不純物を導入する。こ
の場合、多結晶シリコンへのドーピング工程が只１回で
よい。
【００５０】一般に、多結晶シリコン１０４（抵抗素子
１０４ａの部分を除く）及び１０７に直接不純物を導入
すると、自然酸化膜が成長しやすく、その後に堆積する
第３の多結晶シリコンとの界面に自然酸化膜が残留する
ことが避けられない。通常は、第３の多結晶シリコンへ
のドーピング工程で前記自然酸化膜は破壊されるが、前
記自然酸化膜が厚くなるとこの限りではない。また、ロ
ーカル的に残留した自然酸化膜が、図３（ａ）に示すよ
うなレジストマスク１１０を用いて、積層した多結晶シ
リコン膜をエッチング加工する際、エッチングストッパ
の働きをし、加工を困難にする。従って、高融点金属の
代わりに第３の多結晶シリコン膜を用いた場合のよう
に、図３（ａ）の工程でＭＯＳＦＥＴのゲート電極の一
部を構成する多結晶シリコン１０４及び１０７へのＰを
導入する工程を省いて、第３の多結晶シリコン膜を堆積
し、次に、ＰＯＣｌ3 法もしくは、イオン注入等で、第
３の多結晶シリコン膜と下層に有るＭＯＳＦＥＴのゲー
ト電極の一部を構成する多結晶シリコン１０４及び１０
７と同時に不純物を導入する手法を採ることが望まし
い。 なお、前記第３の多結晶シリコン膜の上にさらに
高融点金属を堆積させ、第１または第２の多結晶シリコ
ン膜及び第３の多結晶シリコン膜及び高融点金属層によ
ってゲート電極を形成してもよい。このような構造にす
ることによって、高融点金属の後酸化時の局所的なスト
レスが回避され、異常酸化による剥がれが防止される。
【００５１】なお、詳しく説明していなかったが、図３
（ｂ）に示すように、ＮＭＯＳＦＥＴ用のソース・ドレ
インに不純物を導入する際、抵抗素子１０４ａをレジス
トによってカバーする必要がある。しかし、これは同一
基板上に存在するＰＭＯＳＦＥＴをカバーするものと兼
ねるので、抵抗素子のためだけに生じた工程増ではな
い。また、抵抗素子に要求される抵抗値がＭΩ／□のオ
ーダーより十分低い場合は、前記抵抗素子１０４ａをレ
ジスト１１１でカバーする必要はない。
【００５２】また、本発明の実施例では、前記ＨＶ系Ｍ
ＯＳＦＥＴのゲート絶縁膜１０３、及びＬＶ系ＭＯＳＦ
ＥＴのゲート絶縁膜１０６にシリコン熱酸化膜を用いて
いる。しかし、これに限定されるものではなく、例えば
ＬＰＣＶＤ法で堆積したＳｉＯ2 膜あるいはＳｉＮ膜、
またはＳｉＯ2 膜とＳｉＮ膜の複合膜でもよい。
【００５３】この場合、抵抗素子を取り囲む膜１０６ａ
も同時にＬＶ系ＭＯＳＦＥＴのゲート絶縁膜と同じ材質
の膜となる。しかし、前記膜１０６ａの働きであるＭＯ
ＳＦＥＴのゲート電極１０７及び１０４への不純物導入
の際の不純物侵入のブロック、及び抵抗素子１０４ａの
上方に存在する１０９及び１０７を剥離する際のエッチ
ングストッパ効果は十分である。また、この場合は熱工
程が低温化されるため、チャネル不純物の制御が容易と
なり、より微細なＭＯＳＦＥＴが必要とされるデバイス
に有効である。
【００５４】また当然ながら、前記ＨＶ系ＭＯＳＦＥＴ
のゲート絶縁膜１０３、及びＬＶ系ＭＯＳＦＥＴのゲー
ト絶縁膜１０６に使用しているシリコン熱酸化膜の代わ
りにシリコン熱酸化膜を熱窒化した膜や、あるいはＬＰ
ＣＶＤ法で堆積したＳｉＯ2膜を熱窒化した膜を使用し
てもよい。この場合、絶縁膜の緻密性が向上し、抵抗素
子を取り込む膜１０６ａの働き、すなわち不純物侵入の
ブロック及びエッチストッパの機能は増し、抵抗値の制
御性がさらに改善される。
【００５５】また、本発明の実施例では、抵抗素子１０
４ａとなる多結晶シリコン１０４がＨＶ系ＭＯＳＦＥＴ
のゲート電極の一部となす多結晶シリコンと同じものを
用いているが、何もこの限りではなく、ＬＶ系ＭＯＳＦ
ＥＴのゲート電極の一部となす多結晶シリコンを用いて
もよい。この場合は、ＨＶ系ＭＯＳＦＥＴのゲート絶縁
膜形成工程及びＨＶ系ＭＯＳＦＥＴのゲート電極用の多
結晶シリコン形成工程に先立って、ＬＶ系ＭＯＳＦＥＴ
のゲート絶縁膜形成工程及びＬＶ系ＭＯＳＦＥＴのゲー
ト電極用の多結晶シリコン形成工程を行うことになる。
【００５６】また、本発明の実施例として、これまでフ
ラッシュ型ＥＥＰＲＯＭにおける周辺回路形成に関して
示してきたが、むろん、この限りではなく、厚いゲート
絶縁膜を使用するＭＯＳＦＥＴと薄いゲート絶縁膜を使
用するＭＯＳＦＥＴ、及び抵抗素子が同一基板上に存在
するデバイスに応用可能である。例えば、図８に示すご
とく抵抗素子を抵抗分割回路に使用するものではなく、
ＳＲＡＭのようにメモリセルに用いるものでもよい。高
速動作の用途が強いＳＲＡＭでは、周辺回路部に厚いゲ
ート絶縁膜と薄いゲート絶縁膜を使用する場合が多く、
本発明は応用できる。
【００５７】なお、従来技術に示す図５（ａ）、図５
（ｂ）、図６（ｂ）、図７（ａ）、図７（ｂ）の工程が
本発明の実施例の図１（ｂ）、図２（ａ）、図２
（ｂ）、図３（ａ）、図４（ａ）の工程に相当する。従
来技術に示す図６（ａ）に相当する工程は本発明にはな
い。また、本発明の実施例の図１（ａ）、図１（ｃ）、
図３（ｂ）、図４（ｂ）の工程に相当する図は、従来技
術の例を示す図では省略している。
【００５８】
【発明の効果】以上のように、本発明によれば、抵抗素
子として、所望の高い抵抗の素子が工程を増やすことな
く得られたため、パターンの占有面積を小さくでき、高
密度化に貢献できる。また、寄生容量は十分小さくな
り、従来のシリコン基板上に設けた拡散層タイプのもの
に比べ、２〜３桁低減されたため、抵抗素子に関わる遅
延時間が改善され、高速化に貢献できる。さらに、本発
明と同様にノンドープのポリシリコンを使用した従来例
に比べ、抵抗素子形成に関わる工程数が少ないので、本
発明の方法によれば製造コストが低くなる。また、従来
例の欠点であるＨＶ素子とＬＶ素子の境界部に発生する
ことが避けられないスリットが、本発明による方法では
発生しないため、スリットの発生に伴う不良が消滅し、
安定した歩留まりが得られる。当然ながら、スリットの
発生を考慮して、ＨＶ素子とＬＶ素子の境界部を広い面
積の領域にする必要はなく、パターン面積も削減でき
る。
【図面の簡単な説明】
【図１】この本発明の一実施例を示すものであり、半導
体装置の製造方法を示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】従来の半導体装置の製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】高抵抗素子の応用例を示す回路図。
【符号の説明】
１０１、２０１…Ｐ型シリコン基板、１０２、２０２…
フィールド酸化膜、１０３、１０６、１０６ａ、１０６
ｂ、１０６ｃ、１１２、２０３、２０６、２１３、…シ
リコン酸化膜、１０５、１０８、１１０、１１１、２０
５、２０８、２１０、２１２…フォトレジスト、１１
３、２１４…Ｎ型不純物の拡散層、１１４…ＢＰＳＧ
膜、１１５…Ｔｉ／ＴｉＮ膜の複合膜、１１６…ＡｌＳ
ｉ膜、３０１…外部電源端子（電圧Ｖｏｕｔ）、３０２
…内部電源端子（電圧Ｖｉｎ）、３０３…抵抗Ｒ１、３
０４…抵抗Ｒ２。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４８１ 29/78 (56)参考文献 特開 平５−259388（ＪＰ，Ａ) 特開 昭63−229846（ＪＰ，Ａ) 特開 平７−211861（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/06 H01L 27/088 H01L 21/8234 H01L 27/10

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面にそれぞれ異なる膜厚
    のゲート絶縁膜を有する第１のＭＯＳ型トランジスタ、
    及び第２のＭＯＳ型トランジスタ、及び抵抗素子が同一
    基板上に混在してなる半導体装置の製造方法であって、 半導体基板上に素子分離絶縁膜及び第１のＭＯＳ型トラ
    ンジスタを構成するためのゲート絶縁膜を形成する工程
    と、 前記素子分離絶縁膜の上及び前記ゲート絶縁膜の上に前
    記抵抗素子及び前記ゲート電極の一部となる多結晶シリ
    コン膜をそれぞれ形成する工程と、 前記第１のＭＯＳ型トランジスタ形成予定領域及び前記
    抵抗素子の形成予定領域上にレジストパターンを形成す
    る工程と、 前記レジストパターンをマスクとして前記第２のＭＯＳ
    型トランジスタの形成領域に位置する前記多結晶シリコ
    ンを除去するとともに前記抵抗素子をパターンニングす
    る工程と、 を具備することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記ゲート絶縁膜がシリコン酸化膜を熱
    窒化した膜、またはＳｉＯ2膜、またはＳｉＮ膜、また
    はＳｉＯ2とＳｉＮの複合膜のいずれか１つであること
    を特徴とする請求項１の半導体装置の製造方法。
  3. 【請求項３】 前記多結晶シリコン膜を形成する際に、
    前記多結晶シリコンが予め不純物を含んだ多結晶シリコ
    ンであるか、または、前記多結晶シリコン膜を形成する
    工程と前記次のレジストパターンを形成する工程の間
    に、前記多結晶シリコン膜に不純物を導入する工程があ
    ることのいずれかであることを特徴とする請求項１また
    は請求項２の半導体装置の製造方法。
  4. 【請求項４】 半導体基板の表面にそれぞれ異なる膜厚
    のゲート絶縁膜を有する第１のＭＯＳ型トランジスタ
    と、第２のＭＯＳ型トランジスタと、抵抗素子が同一基
    板上に混在してなる半導体装置の製造方法であって、 半導体基板上に素子分離絶縁膜及び第１のＭＯＳ型トラ
    ンジスタを構成するため第１のゲート絶縁膜を形成する
    工程と、 前記素子分離領域の上及び前記ゲート絶縁膜の上に前記
    抵抗素子及び前記第１のゲート電極の一部となる第１の
    多結晶シリコン膜を形成する工程と、 前記第１のＭＯＳ型トランジスタの形成予定領域及び前
    記抵抗素子の形成予定領域上に第１のレジストパターン
    を形成する工程と、 前記第１のレジストパターンをマスクとして前記第２の
    ＭＯＳ型トランジスタ形成領域の前記第１の多結晶シリ
    コンを除去するとともに前記抵抗素子をパターンニング
    する工程と、 前記第１のレジストパターンを剥離した後、前記第２の
    ＭＯＳ型トランジスタの形成領域に前記第１のゲート絶
    縁膜と膜厚の異なる第２のゲート絶縁膜を形成すると同
    時に、前記抵抗素子及び前記第１のＭＯＳ型トランジス
    タの形成予定領域に有る第１の多結晶シリコン上に絶縁
    膜を形成した後、全面に前記第２のゲート電極の一部と
    なる第２の多結晶シリコン膜を形成する工程と、 前記第１のＭＯＳ型トランジスタ形成領域を除く第２の
    多結晶シリコン上に第２のレジストパターンを形成する
    工程と、 前記第２のレジストパターンをマスクに前記第１のＭＯ
    Ｓ型トランジスタの形成領域に有る前記第２の多結晶シ
    リコン及び、第１の多結晶シリコン上に有る絶縁膜を除
    去する工程と、 前記第２のレジストパターンを剥離した後、全面に高融
    点金属膜を形成する工程と、 前記第１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ
    型トランジスタのゲート電極形成領域に第３のレジスト
    パターンを形成し、この第３のレジストパターンをマス
    クとして前記高融点金属膜及び前記第２の多結晶シリコ
    ン及び前記第１の多結晶シリコンをエッチング加工する
    と同時に前記抵抗素子上に存在する前記高融点金属膜及
    び前記第２の多結晶シリコンを除去する工程と、 を具備することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 前記第２のレジストパターンを剥離する
    工程と前記高融点金属膜を形成する工程の間に、不純物
    を導入する工程が有り、その不純物導入の方法がＰＯＣ
    ｌ3法であることを特徴とする請求項４の半導体装置の
    製造方法。
  6. 【請求項６】 前記第１の多結晶シリコン膜を形成する
    工程と前記次の第１のレジストパターンを形成する工程
    の間に、前記第１の多結晶シリコン膜に不純物を導入す
    る工程があり、 前記第２のレジストパターンを剥離する工程と前記高融
    点金属膜を形成する工程の間に、不純物を導入する工程
    が有り、その不純物導入の方法がＰＯＣｌ3法であるこ
    とを特徴とする請求項４の半導体装置の製造方法。
  7. 【請求項７】 半導体基板の表面にそれぞれ異なる膜厚
    ゲート絶縁膜を有する第１のＭＯＳ型トランジスタと、
    第２のＭＯＳ型トランジスタと、抵抗素子が同一基板上
    に混在してなる半導体装置の製造方法であって、 半導体基板上に素子分離絶縁膜及び第１のＭＯＳ型トラ
    ンジスタを構成するための第１のゲート絶縁膜を形成す
    る工程と、 前記素子分離絶縁膜の上及び前記第１のゲート絶縁膜の
    上に、前記抵抗素子及び前記第１のゲート電極の一部と
    なる第１の多結晶シリコン膜をそれぞれ形成する工程
    と、 前記第１のＭＯＳ型トランジスタ形成予定領域及び前記
    抵抗素子の形成予定領域上に第１のレジストパターンを
    形成する工程と、 前記第１のレジストパターンをマスクとして前記第２の
    ＭＯＳ型トランジスタ形成領域の前記第１の多結晶シリ
    コン及び前記第１のゲート絶縁膜を除去するとともに抵
    抗素子をパターニングする工程と、 前記第１のレジストパターンを剥離した後、前記第２の
    ＭＯＳ型トランジスタの形成領域に前記第１のゲート絶
    縁膜と膜厚の異なる第２のゲート絶縁膜を形成すると同
    時に、前記抵抗素子及び前記第１のＭＯＳ型トランジス
    タ形成予定領域に有る第１の多結晶シリコン上に絶縁膜
    を形成した後、全面に前記第２のゲート電極の一部とな
    る第２の多結晶シリコン膜を形成する工程と、 前記第１のＭＯＳ型トランジスタ形成領域を除く第２の
    多結晶シリコン上に第２のレジストパターンを形成する
    工程と、 前記第２のレジストパターンをマスクに前記第１のＭＯ
    Ｓ型トランジスタの形成領域に有る前記第２の多結晶シ
    リコン、第１の多結晶シリコン上に有る絶縁膜を除去す
    る工程と、 前記第２のレジストパターンを剥離した後、全面に第３
    の多結晶シリコン膜を形成する工程と、 前記第１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ
    型トランジスタのゲート電極の形成領域に第３のレジス
    トパターンを形成し、この第３のレジストパターンをマ
    スクとして前記第３の多結晶シリコン膜及び前記第２の
    多結晶シリコン及び前記第１の多結晶シリコンをエッチ
    ング加工すると同時に前記抵抗素子上に存在する前記第
    ３の多結晶シリコン膜及び前記第２の多結晶シリコンを
    除去する工程と、 を具備することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記第２のレジストパターンを剥離した
    後の全面に第３の多結晶シリコン膜を形成する工程と、
    前記第１のＭＯＳ型トランジスタ及び前記第２のＭＯＳ
    型トランジスタのゲート電極の形成領域に第３のレジス
    トパターンを形成する工程との間に、前記第３の多結晶
    シリコン膜及び第１のＭＯＳ型トランジスタ形成領域に
    前記有る第１の多結晶シリコン及び第２のＭＯＳ型トラ
    ンジスタ形成領域に前記有る第２の多結晶シリコンに同
    時に不純物を導入する工程があることを特徴とする請求
    項７の半導体装置の製造方法。
  9. 【請求項９】 前記第１の多結晶シリコン膜を形成する
    工程と前記次の第１のレジストパターンを形成する工程
    の間に、前記第１の多結晶シリコン膜に不純物を導入す
    る工程があり、 前記第２のレジストパターンを剥離した後の全面に第３
    の多結晶シリコン膜を形成する工程と、前記第１のＭＯ
    Ｓ型トランジスタ及び前記第２のＭＯＳ型トランジスタ
    のゲート電極の形成領域に第３のレジストパターンを形
    成する工程との間に、前記第３の多結晶シリコン膜及び
    第１のＭＯＳ型トランジスタ形成領域に前記有る第１の
    多結晶シリコン及び第２のＭＯＳ型トランジスタ形成領
    域に前記有る第２の多結晶シリコンに同時に不純物を導
    入する工程があることを特徴とする請求項７の半導体装
    置の製造方法。
  10. 【請求項１０】 前記第１の多結晶シリコン膜を形成す
    る際に、前記第１の多結晶シリコンが予め不純物を含ん
    だ多結晶シリコンであるか、または、前記第１の多結晶
    シリコン膜を形成する工程と前記次の第１のレジストパ
    ターンを形成する工程の間に、前記第１の多結晶シリコ
    ン膜に不純物を導入する工程があるかのいずれかであ
    り、 前記第２の多結晶シリコン膜を形成する際に、前記第２
    の多結晶シリコンが予め不純物を含んだ多結晶シリコン
    である、 ことを特徴とする請求項４または請求項７の半導体装置
    の製造方法。
  11. 【請求項１１】 前記第１、第２のゲート絶縁膜、およ
    び前記絶縁膜がシリコン酸化膜を熱窒化した膜、または
    ＳｉＯ2膜、またはＳｉＮ膜、またはＳｉＯ2とＳｉＮの
    複合膜のいずれか１つであることを特徴とする請求項４
    または請求項７の半導体装置の製造方法。
  12. 【請求項１２】 前記ＰＯＣｌ 3 法を用いた工程後、Ｎ
    Ｈ 4 Ｆ処理により、前記第１と第２の多結晶シリコン膜
    の境界面に位置する前記素子分離絶縁膜上の一部に形成
    されたシリコン酸化膜を除去する工程をさらに含むこと
    を特徴とする請求項５記載の半導体装置の製造方法。
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