JP3449054B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、特にしきい値の異なるＭＯＳトランジス
タを集積形成し、更にこれらのＭＯＳトランジスタと共
に容量素子や抵抗素子を集積形成する半導体装置の製造
方法に関する。
造方法に係り、特にしきい値の異なるＭＯＳトランジス
タを集積形成し、更にこれらのＭＯＳトランジスタと共
に容量素子や抵抗素子を集積形成する半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年ＭＯＳトランジスタを集積した半導
体集積回路は、素子の微細化による大規模化と高速化が
ますます進んでいる。ディジタル回路とアナログ回路を
１チップに混載する集積回路技術も種々提案されてい
る。しかし、通常ＭＯＳトランジスタのみで構成される
ディジタル回路と、ＭＯＳトランジスタの他に抵抗素子
や容量素子を必要とするアナログ回路とでは、製造プロ
セスが大きく異なり、これらを１チップに集積形成する
ためには一般に複雑なプロセスが必要となる。
体集積回路は、素子の微細化による大規模化と高速化が
ますます進んでいる。ディジタル回路とアナログ回路を
１チップに混載する集積回路技術も種々提案されてい
る。しかし、通常ＭＯＳトランジスタのみで構成される
ディジタル回路と、ＭＯＳトランジスタの他に抵抗素子
や容量素子を必要とするアナログ回路とでは、製造プロ
セスが大きく異なり、これらを１チップに集積形成する
ためには一般に複雑なプロセスが必要となる。
【０００３】マスクＲＯＭにおいては通常、エンハンス
メント（Ｅ）型ＭＯＳトランジスタとデプレション
（Ｄ）型ＭＯＳトランジスタの組み合わせ、あるいはし
きい値の異なるＥ型ＭＯＳトランジスタの組み合わせに
よりデータ記憶を行う。従ってマスクＲＯＭでは、ＭＯ
Ｓトランジスタのしきい値を制御するチャネルイオン注
入工程が必要である。この様なしきい値制御を必要とす
るマスクＲＯＭと、そのデータを処理するためのディジ
タル回路やアナログ回路とを１チップ化しようとする
と、更にプロセスは複雑になる。
メント（Ｅ）型ＭＯＳトランジスタとデプレション
（Ｄ）型ＭＯＳトランジスタの組み合わせ、あるいはし
きい値の異なるＥ型ＭＯＳトランジスタの組み合わせに
よりデータ記憶を行う。従ってマスクＲＯＭでは、ＭＯ
Ｓトランジスタのしきい値を制御するチャネルイオン注
入工程が必要である。この様なしきい値制御を必要とす
るマスクＲＯＭと、そのデータを処理するためのディジ
タル回路やアナログ回路とを１チップ化しようとする
と、更にプロセスは複雑になる。
【０００４】
【発明が解決しようとする課題】集積回路製造プロセス
が余りに複雑になれば、歩留まりは低下し、コストも高
くなる。従って実際には、コストの面から異種回路につ
いては別チップとすることが多いのが現状である。本出
願人は先に、ＭＯＳトランジスタと共に、抵抗素子や容
量素子を比較的簡単なプロセスで集積形成する方法を提
案している（特開平６−６１４２３号）。しかしこの先
願においては、しきい値の異なるＭＯＳトランジスタを
集積形成することは考慮に入れていない。
が余りに複雑になれば、歩留まりは低下し、コストも高
くなる。従って実際には、コストの面から異種回路につ
いては別チップとすることが多いのが現状である。本出
願人は先に、ＭＯＳトランジスタと共に、抵抗素子や容
量素子を比較的簡単なプロセスで集積形成する方法を提
案している（特開平６−６１４２３号）。しかしこの先
願においては、しきい値の異なるＭＯＳトランジスタを
集積形成することは考慮に入れていない。
【０００５】この発明は、しきい値の異なるＭＯＳトラ
ンジスタを比較的簡単なプロセスで集積形成することを
可能とした半導体装置の製造方法を提供することを目的
とする。この発明はまた、しきい値の異なるＭＯＳトラ
ンジスタと共に、抵抗素子や容量素子を比較的簡単なプ
ロセスで集積形成することを可能とした半導体装置の製
造方法を提供することを目的とする。
ンジスタを比較的簡単なプロセスで集積形成することを
可能とした半導体装置の製造方法を提供することを目的
とする。この発明はまた、しきい値の異なるＭＯＳトラ
ンジスタと共に、抵抗素子や容量素子を比較的簡単なプ
ロセスで集積形成することを可能とした半導体装置の製
造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、しきい値の
異なる二種のＭＯＳトランジスタを集積形成する半導体
装置の製造方法であって、半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にポリシリコン
膜によるゲート電極と、ポリシリコン膜と高融点金属シ
リサイド膜の積層構造からなるポリサイドゲート電極と
をパターン形成する工程と、前記ポリシリコンゲート電
極及びポリサイドゲート電極をマスクとして不純物をイ
オン注入して、ソース、ドレイン不純物層及び、前記ポ
リシリコンゲート電極を突き抜けたイオンによるチャネ
ル不純物層を同時に形成する工程とを有することを特徴
としている。
異なる二種のＭＯＳトランジスタを集積形成する半導体
装置の製造方法であって、半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にポリシリコン
膜によるゲート電極と、ポリシリコン膜と高融点金属シ
リサイド膜の積層構造からなるポリサイドゲート電極と
をパターン形成する工程と、前記ポリシリコンゲート電
極及びポリサイドゲート電極をマスクとして不純物をイ
オン注入して、ソース、ドレイン不純物層及び、前記ポ
リシリコンゲート電極を突き抜けたイオンによるチャネ
ル不純物層を同時に形成する工程とを有することを特徴
としている。
【０００７】この発明はまた、しきい値の異なる二種の
ＭＯＳトランジスタを集積形成する半導体装置の製造方
法であって、半導体基板にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜が形成された基板上にポリシリコ
ン膜及びマスク用絶縁膜を順次堆積する工程と、前記マ
スク用絶縁膜を第１のＭＯＳトランジスタのゲート領域
上部に残すようにパターニングする工程と、前記マスク
用絶縁膜がパターン形成されたポリシリコン膜上全面に
高融点金属シリサイド膜を堆積する工程と、前記高融点
金属シリサイド膜の第２のＭＯＳトランジスタのゲート
領域上部にエッチングマスクを形成して前記高融点金属
シリサイド膜を選択エッチングし、引き続き露出した前
記ポリシリコン膜を選択エッチングして、第１のＭＯＳ
トランジスタ領域にポリシリコンゲート電極を形成する
と同時に、前記第２のＭＯＳトランジスタ領域に前記ポ
リシリコン膜と高融点金属シリサイド膜の積層構造から
なるポリサイドゲート電極を形成する工程と、前記ポリ
シリコンゲート電極及びポリサイドゲート電極をマスク
として不純物をイオン注入して、前記第１及び第２のＭ
ＯＳトランジスタのソース、ドレイン不純物層及び、前
記ポリシリコンゲート電極を突き抜けたイオンによる前
記第１のＭＯＳトランジスタのチャネル不純物層を同時
に形成する工程とを有することを特徴としている。
ＭＯＳトランジスタを集積形成する半導体装置の製造方
法であって、半導体基板にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜が形成された基板上にポリシリコ
ン膜及びマスク用絶縁膜を順次堆積する工程と、前記マ
スク用絶縁膜を第１のＭＯＳトランジスタのゲート領域
上部に残すようにパターニングする工程と、前記マスク
用絶縁膜がパターン形成されたポリシリコン膜上全面に
高融点金属シリサイド膜を堆積する工程と、前記高融点
金属シリサイド膜の第２のＭＯＳトランジスタのゲート
領域上部にエッチングマスクを形成して前記高融点金属
シリサイド膜を選択エッチングし、引き続き露出した前
記ポリシリコン膜を選択エッチングして、第１のＭＯＳ
トランジスタ領域にポリシリコンゲート電極を形成する
と同時に、前記第２のＭＯＳトランジスタ領域に前記ポ
リシリコン膜と高融点金属シリサイド膜の積層構造から
なるポリサイドゲート電極を形成する工程と、前記ポリ
シリコンゲート電極及びポリサイドゲート電極をマスク
として不純物をイオン注入して、前記第１及び第２のＭ
ＯＳトランジスタのソース、ドレイン不純物層及び、前
記ポリシリコンゲート電極を突き抜けたイオンによる前
記第１のＭＯＳトランジスタのチャネル不純物層を同時
に形成する工程とを有することを特徴としている。
【０００８】この発明は更に、しきい値の異なる二種の
ＭＯＳトランジスタと共に、抵抗素子及び容量素子を集
積形成する半導体装置の製造方法であって、フィールド
絶縁膜が形成された半導体基板の素子形成領域にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜が形成され
た基板上に第１層ポリシリコン膜、絶縁膜及び第２層ポ
リシリコン膜を順次堆積する工程と、前記第２層ポリシ
リコン膜上の第１のＭＯＳトランジスタのゲート領域上
部、前記フィールド絶縁膜上の容量素子領域上部及び抵
抗素子領域上部を覆うように第１のレジストマスクをパ
ターン形成する工程と、前記第１のレジストマスクを用
いて前記第２層ポリシリコン膜及びその下の絶縁膜を選
択エッチングする工程と、パターニングされた第２層ポ
リシリコン膜及び露出した第１層ポリシリコン膜上に高
融点金属シリサイド膜を堆積する工程と、前記高融点金
属シリサイド膜の第２のＭＯＳトランジスタのゲート領
域及び容量素子領域を覆うように第２のレジストマスク
を形成して前記高融点金属シリサイド膜及び第２層ポリ
シリコン膜を選択エッチングし、引き続き前記第２のレ
ジストマスクと絶縁膜をマスクとして前記第１層ポリシ
リコン膜を選択エッチングして、前記第１のＭＯＳトラ
ンジスタ領域にポリシリコンゲート電極、前記第２のＭ
ＯＳトランジスタ領域に前記第１層ポリシリコン膜と前
記高融点金属シリサイド膜の積層構造からなるポリサイ
ドゲート電極、前記第１層ポリシリコン膜による抵抗素
子、及び第１層ポリシリコン膜／絶縁膜／第２層ポリシ
リコン膜／高融点金属シリサイド膜の積層構造からなる
容量素子を形成する工程と、前記ポリシリコンゲート電
極及びポリサイドゲート電極をマスクとして不純物をイ
オン注入して、前記第１及び第２のＭＯＳトランジスタ
のソース、ドレイン不純物層、及び前記ポリシリコンゲ
ート電極を突き抜けたイオンによる前記第１のＭＯＳト
ランジスタのチャネル不純物層を形成する工程とを有す
ることを特徴としている。
ＭＯＳトランジスタと共に、抵抗素子及び容量素子を集
積形成する半導体装置の製造方法であって、フィールド
絶縁膜が形成された半導体基板の素子形成領域にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜が形成され
た基板上に第１層ポリシリコン膜、絶縁膜及び第２層ポ
リシリコン膜を順次堆積する工程と、前記第２層ポリシ
リコン膜上の第１のＭＯＳトランジスタのゲート領域上
部、前記フィールド絶縁膜上の容量素子領域上部及び抵
抗素子領域上部を覆うように第１のレジストマスクをパ
ターン形成する工程と、前記第１のレジストマスクを用
いて前記第２層ポリシリコン膜及びその下の絶縁膜を選
択エッチングする工程と、パターニングされた第２層ポ
リシリコン膜及び露出した第１層ポリシリコン膜上に高
融点金属シリサイド膜を堆積する工程と、前記高融点金
属シリサイド膜の第２のＭＯＳトランジスタのゲート領
域及び容量素子領域を覆うように第２のレジストマスク
を形成して前記高融点金属シリサイド膜及び第２層ポリ
シリコン膜を選択エッチングし、引き続き前記第２のレ
ジストマスクと絶縁膜をマスクとして前記第１層ポリシ
リコン膜を選択エッチングして、前記第１のＭＯＳトラ
ンジスタ領域にポリシリコンゲート電極、前記第２のＭ
ＯＳトランジスタ領域に前記第１層ポリシリコン膜と前
記高融点金属シリサイド膜の積層構造からなるポリサイ
ドゲート電極、前記第１層ポリシリコン膜による抵抗素
子、及び第１層ポリシリコン膜／絶縁膜／第２層ポリシ
リコン膜／高融点金属シリサイド膜の積層構造からなる
容量素子を形成する工程と、前記ポリシリコンゲート電
極及びポリサイドゲート電極をマスクとして不純物をイ
オン注入して、前記第１及び第２のＭＯＳトランジスタ
のソース、ドレイン不純物層、及び前記ポリシリコンゲ
ート電極を突き抜けたイオンによる前記第１のＭＯＳト
ランジスタのチャネル不純物層を形成する工程とを有す
ることを特徴としている。
【０００９】ポリシリコン膜単層によるゲート電極（ポ
リシリコンゲート電極）と、ポリシリコン膜と高融点金
属シリサイド膜の積層構造からなるゲート電極（ポリサ
イドゲート電極）をパターン形成して、ソース，ドレイ
ン形成のためのイオン注入を行うと、イオン注入条件に
より、ポリシリコンゲート電極部はイオンの突き抜けが
起こってチャネル不純物層が形成され、ポリサイドゲー
ト電極部はイオン突き抜けが起こらないようにすること
ができる。従ってこの発明によると、ポリシリコンゲー
ト電極部はＤタイプ、ポリサイドゲート電極部はＥタイ
プという、しきい値の異なるＭＯＳトランジスタを簡単
に形成することができる。また、チャネルへのイオン突
き抜け量がゲート電極膜で制御されるから、共にＥタイ
プであってしきい値が異なる二種のＭＯＳトランジスタ
を作ることも可能である。以上により、ソース，ドレイ
ンの不純物イオン注入工程とは別にチャネルイオン注入
工程を行うことなく、しきい値の異なる二種のＭＯＳト
ランジスタを含む回路、例えばマスクＲＯＭ等を容易に
形成することができる。
リシリコンゲート電極）と、ポリシリコン膜と高融点金
属シリサイド膜の積層構造からなるゲート電極（ポリサ
イドゲート電極）をパターン形成して、ソース，ドレイ
ン形成のためのイオン注入を行うと、イオン注入条件に
より、ポリシリコンゲート電極部はイオンの突き抜けが
起こってチャネル不純物層が形成され、ポリサイドゲー
ト電極部はイオン突き抜けが起こらないようにすること
ができる。従ってこの発明によると、ポリシリコンゲー
ト電極部はＤタイプ、ポリサイドゲート電極部はＥタイ
プという、しきい値の異なるＭＯＳトランジスタを簡単
に形成することができる。また、チャネルへのイオン突
き抜け量がゲート電極膜で制御されるから、共にＥタイ
プであってしきい値が異なる二種のＭＯＳトランジスタ
を作ることも可能である。以上により、ソース，ドレイ
ンの不純物イオン注入工程とは別にチャネルイオン注入
工程を行うことなく、しきい値の異なる二種のＭＯＳト
ランジスタを含む回路、例えばマスクＲＯＭ等を容易に
形成することができる。
【００１０】またこの発明によれば、上述のＭＯＳトラ
ンジスタ製造プロセスを基本として、フィールド領域に
は、第１層ポリシリコン膜による抵抗素子及び第１層ポ
リシリコン膜／絶縁膜／第２層ポリシリコン膜／高融点
金属シリサイド膜の積層構造からなる容量素子（即ち、
ポリシリコン電極／絶縁膜／ポリサイド電極構造の容量
素子）を簡単に作ることができる。抵抗素子はポリシリ
コン単層膜により作られるから、ポリサイド膜を用いた
場合に比べて抵抗値のばらつきが少ないものとなる。ま
た二種のＭＯＳトランジスタの一方のゲート電極及び容
量素子の上部電極はポリサイド膜であって、低抵抗特性
が得られる。以上により、マスクＲＯＭと共に、抵抗素
子と容量素子を含むアナログ回路、及びＥタイプＭＯＳ
トランジスタによるディジタル回路を集積形成すること
が可能になる。
ンジスタ製造プロセスを基本として、フィールド領域に
は、第１層ポリシリコン膜による抵抗素子及び第１層ポ
リシリコン膜／絶縁膜／第２層ポリシリコン膜／高融点
金属シリサイド膜の積層構造からなる容量素子（即ち、
ポリシリコン電極／絶縁膜／ポリサイド電極構造の容量
素子）を簡単に作ることができる。抵抗素子はポリシリ
コン単層膜により作られるから、ポリサイド膜を用いた
場合に比べて抵抗値のばらつきが少ないものとなる。ま
た二種のＭＯＳトランジスタの一方のゲート電極及び容
量素子の上部電極はポリサイド膜であって、低抵抗特性
が得られる。以上により、マスクＲＯＭと共に、抵抗素
子と容量素子を含むアナログ回路、及びＥタイプＭＯＳ
トランジスタによるディジタル回路を集積形成すること
が可能になる。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１〜図７は、一実施例による集
積回路の要部製造工程であり、最終的に図７に示すよう
に、第１のＭＯＳトランジスタであるＤタイプＭＯＳト
ランジスタＱ１と第２のＭＯＳトランジスタであるＥタ
イプＭＯＳトランジスタＱ２、抵抗素子Ｒ及び容量素子
Ｃを含む回路が作られる。
の実施例を説明する。図１〜図７は、一実施例による集
積回路の要部製造工程であり、最終的に図７に示すよう
に、第１のＭＯＳトランジスタであるＤタイプＭＯＳト
ランジスタＱ１と第２のＭＯＳトランジスタであるＥタ
イプＭＯＳトランジスタＱ２、抵抗素子Ｒ及び容量素子
Ｃを含む回路が作られる。
【００１２】先ず図１に示すように、シリコン基板１の
素子形成領域には熱酸化によるゲート酸化膜３を形成
し、フィールド領域には例えば通常のＬＯＣＯＳ工程に
よってフィールド酸化膜２を形成する。次いで、図２に
示すように、基板全面に第１層ポリシリコン膜４を堆積
してこれにリン等を一様に拡散した後、更に絶縁膜５及
び第２層ポリシリコン膜６を順次堆積形成する。第１層
ポリシリコン膜４は、ＭＯＳトランジスタのゲート電
極、抵抗素子、及び容量素子の下部電極として用いられ
る。絶縁膜５は、容量素子Ｃの絶縁膜（キャパシタ絶縁
膜）になると同時に、抵抗素子Ｒ及びＭＯＳトランジス
タＱ１のゲート電極をパターン形成するためのマスク用
絶縁膜としても用いられるものであり、例えばシリコン
酸化膜またはシリコン酸化膜とシリコン窒化膜の積層膜
とする。
素子形成領域には熱酸化によるゲート酸化膜３を形成
し、フィールド領域には例えば通常のＬＯＣＯＳ工程に
よってフィールド酸化膜２を形成する。次いで、図２に
示すように、基板全面に第１層ポリシリコン膜４を堆積
してこれにリン等を一様に拡散した後、更に絶縁膜５及
び第２層ポリシリコン膜６を順次堆積形成する。第１層
ポリシリコン膜４は、ＭＯＳトランジスタのゲート電
極、抵抗素子、及び容量素子の下部電極として用いられ
る。絶縁膜５は、容量素子Ｃの絶縁膜（キャパシタ絶縁
膜）になると同時に、抵抗素子Ｒ及びＭＯＳトランジス
タＱ１のゲート電極をパターン形成するためのマスク用
絶縁膜としても用いられるものであり、例えばシリコン
酸化膜またはシリコン酸化膜とシリコン窒化膜の積層膜
とする。
【００１３】次に、図３に示すように、ＤタイプＭＯＳ
トランジスタのゲート領域、抵抗素子Ｒの領域及び容量
素子Ｃの領域を覆うように第１のレジストマスク７をパ
ターン形成する。このレジストマスク７を用いて第２層
ポリシリコン膜６及びその下の絶縁膜５を選択エッチン
グする。このエッチング工程では好ましくは、第２層ポ
リシリコン膜６のエッチングにはドライエッチングを用
い、絶縁膜５のエッチングにはポリシリコンとのエッチ
ング選択比が大きい緩衝フッ酸等のウェットエッチング
法を用いる。これにより、第１層ポリシリコン膜４をエ
ッチング除去することなく、第２層ポリシリコン膜６と
絶縁膜５の積層膜をパターニングし、且つ第１層ポリシ
リコン膜４の表面を清浄化することができる。
トランジスタのゲート領域、抵抗素子Ｒの領域及び容量
素子Ｃの領域を覆うように第１のレジストマスク７をパ
ターン形成する。このレジストマスク７を用いて第２層
ポリシリコン膜６及びその下の絶縁膜５を選択エッチン
グする。このエッチング工程では好ましくは、第２層ポ
リシリコン膜６のエッチングにはドライエッチングを用
い、絶縁膜５のエッチングにはポリシリコンとのエッチ
ング選択比が大きい緩衝フッ酸等のウェットエッチング
法を用いる。これにより、第１層ポリシリコン膜４をエ
ッチング除去することなく、第２層ポリシリコン膜６と
絶縁膜５の積層膜をパターニングし、且つ第１層ポリシ
リコン膜４の表面を清浄化することができる。
【００１４】その後レジストマスク７を除去して、図４
に示すように全面に、ＷＳｉ等の高融点金属シリサイド
膜８を堆積形成する。このシリサイド膜８は、Ｅタイプ
ＭＯＳトランジスタＱ２の領域では第１層ポリシリコン
膜４との積層構造によるゲート電極（ポリサイドゲート
電極）として、また容量素子Ｃでは第２層ポリシリコン
膜６との積層構造による上部ポリサイド電極として用い
られるものである。
に示すように全面に、ＷＳｉ等の高融点金属シリサイド
膜８を堆積形成する。このシリサイド膜８は、Ｅタイプ
ＭＯＳトランジスタＱ２の領域では第１層ポリシリコン
膜４との積層構造によるゲート電極（ポリサイドゲート
電極）として、また容量素子Ｃでは第２層ポリシリコン
膜６との積層構造による上部ポリサイド電極として用い
られるものである。
【００１５】高融点金属シリサイド膜８上には、図５に
示すように、ＥタイプＭＯＳトランジスタＱ２のゲート
領域及び容量素子Ｃの領域を覆うように第２のレジスト
マスク９をパターン形成する。そして第２のレジストマ
スク９を用いて高融点金属シリサイド膜８、その下の第
２層ポリシリコン膜６、更に露出した第１層ポリシリコ
ン膜４を選択エッチングする。このとき、絶縁膜５がエ
ッチングストッパーとなるエッチング法を用いることに
より、ＤタイプＭＯＳトランジスタＱ１の領域、抵抗素
子Ｒの領域、及び容量素子Ｃの領域では、第２層ポリシ
リコン膜６がエッチングされると絶縁膜５が露出し、こ
の絶縁膜５をマスクとして更に第１層ポリシリコン膜４
が選択エッチングされることになる。
示すように、ＥタイプＭＯＳトランジスタＱ２のゲート
領域及び容量素子Ｃの領域を覆うように第２のレジスト
マスク９をパターン形成する。そして第２のレジストマ
スク９を用いて高融点金属シリサイド膜８、その下の第
２層ポリシリコン膜６、更に露出した第１層ポリシリコ
ン膜４を選択エッチングする。このとき、絶縁膜５がエ
ッチングストッパーとなるエッチング法を用いることに
より、ＤタイプＭＯＳトランジスタＱ１の領域、抵抗素
子Ｒの領域、及び容量素子Ｃの領域では、第２層ポリシ
リコン膜６がエッチングされると絶縁膜５が露出し、こ
の絶縁膜５をマスクとして更に第１層ポリシリコン膜４
が選択エッチングされることになる。
【００１６】以上の工程で、ＤタイプＭＯＳトランジス
タＱ１の領域には第１層ポリシリコンで膜４によるゲー
ト電極（ポリシリコンゲート電極）Ｇ１がパターン形成
され、同時にＥタイプＭＯＳトランジスタＱ２の領域に
は第１層ポリシリコン膜４とシリサイド膜８の積層構造
からなるポリサイドゲート電極Ｇ２がパターン形成され
る。またフィールド領域には、第１層ポリシリコン膜４
による抵抗素子Ｒがパターン形成され、第１層ポリシリ
コン膜４を下部電極Ｌ１、第２層ポリシリコン膜６と高
融点金属シリサイド膜８の積層構造を上部電極Ｌ２とす
る容量素子Ｃ（即ち、ポリシリコン電極／絶縁膜／ポリ
サイド電極構造の容量素子）が得られる。
タＱ１の領域には第１層ポリシリコンで膜４によるゲー
ト電極（ポリシリコンゲート電極）Ｇ１がパターン形成
され、同時にＥタイプＭＯＳトランジスタＱ２の領域に
は第１層ポリシリコン膜４とシリサイド膜８の積層構造
からなるポリサイドゲート電極Ｇ２がパターン形成され
る。またフィールド領域には、第１層ポリシリコン膜４
による抵抗素子Ｒがパターン形成され、第１層ポリシリ
コン膜４を下部電極Ｌ１、第２層ポリシリコン膜６と高
融点金属シリサイド膜８の積層構造を上部電極Ｌ２とす
る容量素子Ｃ（即ち、ポリシリコン電極／絶縁膜／ポリ
サイド電極構造の容量素子）が得られる。
【００１７】この後、レジストマスク９を除去して、ゲ
ート電極Ｇ１，Ｇ２をマスクとしてＬＤＤ構造を作るた
めの第１回目のイオン注入を行う。ＭＯＳトランジスタ
Ｑ１，Ｑ２がｎチャネルの場合はリンをイオン注入し、
ｐチャネルの場合はボロンをイオン注入する。このとき
イオン注入条件を選んで、ＤタイプＭＯＳトランジスタ
Ｑ１側はポリシリコンゲート電極Ｇ１をイオンが突き抜
け、ＥタイプＭＯＳトランジスタＱ２側のポリサイドゲ
ート電極Ｇ２は突き抜けないようにすることにより、ソ
ース，ドレイン領域にイオン注入層１１が形成されると
同時に、ポリシリコンゲート電極Ｇ１直下のチャネル領
域に浅いイオン注入層１２が形成される。
ート電極Ｇ１，Ｇ２をマスクとしてＬＤＤ構造を作るた
めの第１回目のイオン注入を行う。ＭＯＳトランジスタ
Ｑ１，Ｑ２がｎチャネルの場合はリンをイオン注入し、
ｐチャネルの場合はボロンをイオン注入する。このとき
イオン注入条件を選んで、ＤタイプＭＯＳトランジスタ
Ｑ１側はポリシリコンゲート電極Ｇ１をイオンが突き抜
け、ＥタイプＭＯＳトランジスタＱ２側のポリサイドゲ
ート電極Ｇ２は突き抜けないようにすることにより、ソ
ース，ドレイン領域にイオン注入層１１が形成されると
同時に、ポリシリコンゲート電極Ｇ１直下のチャネル領
域に浅いイオン注入層１２が形成される。
【００１８】具体的には例えば、ポリシリコン膜４の膜
厚を０．１μm 、高融点金属シリサイド膜８の膜厚を
０．１５μm としたとき、イオン注入条件を、加速電圧
８０ＫｅＶ、ドーズ量１×１０13／ｃｍ2 程度に設定す
れば、ポリシリコンゲート電極Ｇ１部は突き抜け、ポリ
サイドゲート電極Ｇ２部は突き抜けないようにする事が
できる。
厚を０．１μm 、高融点金属シリサイド膜８の膜厚を
０．１５μm としたとき、イオン注入条件を、加速電圧
８０ＫｅＶ、ドーズ量１×１０13／ｃｍ2 程度に設定す
れば、ポリシリコンゲート電極Ｇ１部は突き抜け、ポリ
サイドゲート電極Ｇ２部は突き抜けないようにする事が
できる。
【００１９】この後、ＣＶＤシリコン酸化膜を全面に堆
積し、これをエッチバックして、図６に示すように、各
ゲート電極側壁にサイドスペーサ１０を形成する。そし
て、ソース、ドレイン領域に高濃度層を形成するための
２回目のイオン注入を行う。このときイオン注入条件
を、第１回目のイオン注入に対して低加速電圧で高ドー
ズ量とすることにより、いずれのゲート電極でも突き抜
けを起こすことなく、ソース、ドレイン領域にイオン注
入層１３を形成することができる。
積し、これをエッチバックして、図６に示すように、各
ゲート電極側壁にサイドスペーサ１０を形成する。そし
て、ソース、ドレイン領域に高濃度層を形成するための
２回目のイオン注入を行う。このときイオン注入条件
を、第１回目のイオン注入に対して低加速電圧で高ドー
ズ量とすることにより、いずれのゲート電極でも突き抜
けを起こすことなく、ソース、ドレイン領域にイオン注
入層１３を形成することができる。
【００２０】その後、アニールして注入イオンを活性化
することにより、図７に示すように、チャネルに接する
低濃度のソース，ドレイン不純物層１６とチャネルから
離れた高濃度のソース，ドレイン不純物層１５を持つＬ
ＤＤ構造のＭＯＳトランジスタＱ１，Ｑ２が得られる。
ＭＯＳトランジスタＱ１側はチャネル領域にチャネル不
純物層（反転層）１７を持つＤタイプとなり、ＭＯＳト
ランジスタＱ２側はＥタイプとなる。最後にＣＶＤシリ
コン酸化膜１４を全面に堆積し、これにコンタクトホー
ルを形成して、各素子の端子にコンタクトする電極配線
１８を形成する。
することにより、図７に示すように、チャネルに接する
低濃度のソース，ドレイン不純物層１６とチャネルから
離れた高濃度のソース，ドレイン不純物層１５を持つＬ
ＤＤ構造のＭＯＳトランジスタＱ１，Ｑ２が得られる。
ＭＯＳトランジスタＱ１側はチャネル領域にチャネル不
純物層（反転層）１７を持つＤタイプとなり、ＭＯＳト
ランジスタＱ２側はＥタイプとなる。最後にＣＶＤシリ
コン酸化膜１４を全面に堆積し、これにコンタクトホー
ルを形成して、各素子の端子にコンタクトする電極配線
１８を形成する。
【００２１】以上のようにこの実施例によれば、ポリシ
リコンゲート構造とポリサイドゲート構造を併用して、
イオン注入条件を設定することにより、ＥタイプＭＯＳ
トランジスタとＤタイプＭＯＳトランジスタを比較的簡
単に作ることができる。またこれらＭＯＳトランジスタ
のゲート構造を作るプロセスをほぼそのまま利用して、
フィールド領域には抵抗素子や容量素子を作ることがで
きる。従ってこの実施例によれば、ＤタイプＭＯＳトラ
ンジスタとＥタイプＭＯＳトランジスタを必要とするマ
スクＲＯＭと、抵抗素子や容量素子を必要とするアナロ
グ回路、更に必要なら他のディジタル回路を１チップに
共存させることが、プロセスを複雑化する事なく、従っ
てそれほどのコスト高を招くことなく、可能となる。
リコンゲート構造とポリサイドゲート構造を併用して、
イオン注入条件を設定することにより、ＥタイプＭＯＳ
トランジスタとＤタイプＭＯＳトランジスタを比較的簡
単に作ることができる。またこれらＭＯＳトランジスタ
のゲート構造を作るプロセスをほぼそのまま利用して、
フィールド領域には抵抗素子や容量素子を作ることがで
きる。従ってこの実施例によれば、ＤタイプＭＯＳトラ
ンジスタとＥタイプＭＯＳトランジスタを必要とするマ
スクＲＯＭと、抵抗素子や容量素子を必要とするアナロ
グ回路、更に必要なら他のディジタル回路を１チップに
共存させることが、プロセスを複雑化する事なく、従っ
てそれほどのコスト高を招くことなく、可能となる。
【００２２】この発明は、上記実施例に限られるもので
はない。実施例では、容量素子の上部電極として第２層
ポリシリコン膜と高融点金属尻再度膜との積層膜を用い
たが、大きな容量を必要としない場合には、第２層ポリ
シリコン膜を堆積する工程を削除してもよい。また実施
例ではディジタル／アナログ混載について説明したが、
抵抗素子や容量素子を除いて、ＥタイプＭＯＳトランジ
スタとＤタイプＭＯＳトランジスタを集積する場合のみ
に適用しても十分な意味を有する。また、ＥタイプとＤ
タイプの組み合わせに限らず、互いに異なるしいき値を
持つＥタイプＭＯＳトランジスタの組み合わせ等、広く
しきい値が異なるＭＯＳトランジスタを集積形成する場
合にこの発明は有効である。
はない。実施例では、容量素子の上部電極として第２層
ポリシリコン膜と高融点金属尻再度膜との積層膜を用い
たが、大きな容量を必要としない場合には、第２層ポリ
シリコン膜を堆積する工程を削除してもよい。また実施
例ではディジタル／アナログ混載について説明したが、
抵抗素子や容量素子を除いて、ＥタイプＭＯＳトランジ
スタとＤタイプＭＯＳトランジスタを集積する場合のみ
に適用しても十分な意味を有する。また、ＥタイプとＤ
タイプの組み合わせに限らず、互いに異なるしいき値を
持つＥタイプＭＯＳトランジスタの組み合わせ等、広く
しきい値が異なるＭＯＳトランジスタを集積形成する場
合にこの発明は有効である。
【００２３】
【発明の効果】以上述べたようにこの発明によれば、ゲ
ート構造の組み合わせとイオン注入条件の設定により、
しきい値の異なるＭＯＳトランジスタを簡単に集積形成
することができる。更にこのＭＯＳトランジスタと共に
フィールド領域には抵抗素子や容量素子をもつアナログ
／ディジタル混載集積回路を簡単なプロセスでコスト高
を招くことなく実現することができる。
ート構造の組み合わせとイオン注入条件の設定により、
しきい値の異なるＭＯＳトランジスタを簡単に集積形成
することができる。更にこのＭＯＳトランジスタと共に
フィールド領域には抵抗素子や容量素子をもつアナログ
／ディジタル混載集積回路を簡単なプロセスでコスト高
を招くことなく実現することができる。
【図１】 実施例の素子分離された基板の断面図であ
る。
る。
【図２】 同実施例の第２層ポリシリコン膜堆積の工程
断面図である。
断面図である。
【図３】 同実施例の第２層ポリシリコン膜パターニン
グの工程断面図である。
グの工程断面図である。
【図４】 同実施例の高融点金属シリサイド膜堆積の工
程断面図である。
程断面図である。
【図５】 同実施例の各素子電極パターニング及びＬＤ
Ｄイオン注入工程の断面図である。
Ｄイオン注入工程の断面図である。
【図６】 同実施例のサイドスペーサ形成とイオン注入
工程の断面図である。
工程の断面図である。
【図７】 同実施例の最終工程断面図である。
１…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…第１層ポリシリコン膜、５…絶縁膜（キャ
パシタ絶縁膜兼マスク用絶縁膜）、６…第２層ポリシリ
コン膜、７…第１のレジストマスク、８…高融点金属シ
リサイド膜、９…第２のレジストマスク、１０…サイド
スペーサ、１１，１２，１３…イオン注入層、１４…シ
リコン酸化膜、１５…高濃度不純物層、１６…低濃度不
純物層、１７…反転層、１８…電極配線、Ｑ１…Ｄタイ
プＭＯＳトランジスタ、Ｑ２…ＥタイプＭＯＳトランジ
スタ、Ｒ…抵抗素子、Ｃ…容量素子、Ｇ１…ポリシリコ
ンゲート電極、Ｇ２…ポリサイドゲート電極、Ｌ１…下
部電極、Ｌ２…上部電極。
酸化膜、４…第１層ポリシリコン膜、５…絶縁膜（キャ
パシタ絶縁膜兼マスク用絶縁膜）、６…第２層ポリシリ
コン膜、７…第１のレジストマスク、８…高融点金属シ
リサイド膜、９…第２のレジストマスク、１０…サイド
スペーサ、１１，１２，１３…イオン注入層、１４…シ
リコン酸化膜、１５…高濃度不純物層、１６…低濃度不
純物層、１７…反転層、１８…電極配線、Ｑ１…Ｄタイ
プＭＯＳトランジスタ、Ｑ２…ＥタイプＭＯＳトランジ
スタ、Ｒ…抵抗素子、Ｃ…容量素子、Ｇ１…ポリシリコ
ンゲート電極、Ｇ２…ポリサイドゲート電極、Ｌ１…下
部電極、Ｌ２…上部電極。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/088
29/78
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/265
H01L 21/8234
H01L 27/04
H01L 27/088
H01L 21/336
H01L 21/822
H01L 29/78
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上にポリシリコン膜によるゲート電極
と、ポリシリコン膜と高融点金属シリサイド膜の積層構
造からなるポリサイドゲート電極とをパターン形成する
工程と、 前記ポリシリコンゲート電極及びポリサイドゲート電極
をマスクとして不純物をイオン注入して、ソース、ドレ
イン不純物層及び、前記ポリシリコンゲート電極を突き
抜けたイオンによるチャネル不純物層を同時に形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜が形成された基板上にポリシリコン膜
及びマスク用絶縁膜を順次堆積する工程と、 前記マスク用絶縁膜を第１のＭＯＳトランジスタのゲー
ト領域上部に残すようにパターニングする工程と、 前記マスク用絶縁膜がパターン形成されたポリシリコン
膜上全面に高融点金属シリサイド膜を堆積する工程と、 前記高融点金属シリサイド膜の第２のＭＯＳトランジス
タのゲート領域上部にエッチングマスクを形成して前記
高融点金属シリサイド膜を選択エッチングし、引き続き
露出した前記ポリシリコン膜を選択エッチングして、第
１のＭＯＳトランジスタ領域にポリシリコンゲート電極
を形成すると同時に、前記第２のＭＯＳトランジスタ領
域に前記ポリシリコン膜と高融点金属シリサイド膜の積
層構造からなるポリサイドゲート電極を形成する工程
と、 前記ポリシリコンゲート電極及びポリサイドゲート電極
をマスクとして不純物をイオン注入して、前記第１及び
第２のＭＯＳトランジスタのソース、ドレイン不純物層
及び、前記ポリシリコンゲート電極を突き抜けたイオン
による前記第１のＭＯＳトランジスタのチャネル不純物
層を同時に形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項３】 フィールド絶縁膜が形成された半導体基
板の素子形成領域にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜が形成された基板上に第１層ポリシリ
コン膜、絶縁膜及び第２層ポリシリコン膜を順次堆積す
る工程と、 前記第２層ポリシリコン膜上の第１のＭＯＳトランジス
タのゲート領域上部、前記フィールド絶縁膜上の容量素
子領域上部及び抵抗素子領域上部を覆うように第１のレ
ジストマスクをパターン形成する工程と、 前記第１のレジストマスクを用いて前記第２層ポリシリ
コン膜及びその下の絶縁膜を選択エッチングする工程
と、 パターニングされた第２層ポリシリコン膜及び露出した
第１層ポリシリコン膜上に高融点金属シリサイド膜を堆
積する工程と、 前記高融点金属シリサイド膜の第２のＭＯＳトランジス
タのゲート領域及び容量素子領域を覆うように第２のレ
ジストマスクを形成して前記高融点金属シリサイド膜及
び第２層ポリシリコン膜を選択エッチングし、引き続き
前記第２のレジストマスクと絶縁膜をマスクとして前記
第１層ポリシリコン膜を選択エッチングして、前記第１
のＭＯＳトランジスタ領域にポリシリコンゲート電極、
前記第２のＭＯＳトランジスタ領域に前記第１層ポリシ
リコン膜と前記高融点金属シリサイド膜の積層構造から
なるポリサイドゲート電極、前記第１層ポリシリコン膜
による抵抗素子、及び第１層ポリシリコン膜／絶縁膜／
第２層ポリシリコン膜／高融点金属シリサイド膜の積層
構造からなる容量素子を形成する工程と、 前記ポリシリコンゲート電極及びポリサイドゲート電極
をマスクとして不純物をイオン注入して、前記第１及び
第２のＭＯＳトランジスタのソース、ドレイン不純物
層、及び前記ポリシリコンゲート電極を突き抜けたイオ
ンによる前記第１のＭＯＳトランジスタのチャネル不純
物層を形成する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21680195A JP3449054B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21680195A JP3449054B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945867A JPH0945867A (ja) | 1997-02-14 |
| JP3449054B2 true JP3449054B2 (ja) | 2003-09-22 |
Family
ID=16694105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21680195A Expired - Fee Related JP3449054B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3449054B2 (ja) |
-
1995
- 1995-08-02 JP JP21680195A patent/JP3449054B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945867A (ja) | 1997-02-14 |
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