JPH01214057A - トランジスタの製法 - Google Patents
トランジスタの製法Info
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- JPH01214057A JPH01214057A JP63039241A JP3924188A JPH01214057A JP H01214057 A JPH01214057 A JP H01214057A JP 63039241 A JP63039241 A JP 63039241A JP 3924188 A JP3924188 A JP 3924188A JP H01214057 A JPH01214057 A JP H01214057A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＣＭＯＳ型ＬＳＩＣコンプリメンタリなＭ
Ｏ３型トランジスタを含む大規模集積回路製者）等に用
いられる微細なＭＯ５型トランジスタの製法に関し、特
にこの種のトランジスタにおいテＬ Ｄ Ｄ （Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を実現するた
めの改良技術に関するものである。
Ｏ３型トランジスタを含む大規模集積回路製者）等に用
いられる微細なＭＯ５型トランジスタの製法に関し、特
にこの種のトランジスタにおいテＬ Ｄ Ｄ （Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を実現するた
めの改良技術に関するものである。
［発明の概要］
この発明は、ゲート電極層を形成した後サイドスペーサ
形成材膜を堆積形成する前に例えばシリコンナイトライ
ド等のエツチングストッパ膜を堆積形成することにより
サイドスペーサの形成及び除去のためのエツチング工程
においてフィールド絶縁膜及びゲート絶縁膜がエッチさ
れるのを防止し、サイドスペーサ除去後の表面酸化工程
を不要にしたものである。
形成材膜を堆積形成する前に例えばシリコンナイトライ
ド等のエツチングストッパ膜を堆積形成することにより
サイドスペーサの形成及び除去のためのエツチング工程
においてフィールド絶縁膜及びゲート絶縁膜がエッチさ
れるのを防止し、サイドスペーサ除去後の表面酸化工程
を不要にしたものである。
［従来の技術］
従来、ＭＯ３型ＬＳＩにあっては、トランジスタの微細
化に伴うホットキャリア対策としてＬＤＤ構造を採用す
ることが知られている。そして、ＬＤＤ構造の形成法と
しては、ポリシリコン等からなるゲート電極層をマスク
とするイオン注入処理により比較的低濃度のソース及び
ドレイン領域を形成した後ゲート電極層の両側面にシリ
コンオキサイド等からなるサイドスペーサ（サイドウオ
ール）を形成し、しかる後ゲート電極層及びサイドスペ
ーサをマスクとするイオン注入処理により比較的高濃度
のソース及びドレイン領域を形成することが知られてい
る（例えば、「電子材料Ｊ １９８５年６月号第６４〜
６８頁参照）。
化に伴うホットキャリア対策としてＬＤＤ構造を採用す
ることが知られている。そして、ＬＤＤ構造の形成法と
しては、ポリシリコン等からなるゲート電極層をマスク
とするイオン注入処理により比較的低濃度のソース及び
ドレイン領域を形成した後ゲート電極層の両側面にシリ
コンオキサイド等からなるサイドスペーサ（サイドウオ
ール）を形成し、しかる後ゲート電極層及びサイドスペ
ーサをマスクとするイオン注入処理により比較的高濃度
のソース及びドレイン領域を形成することが知られてい
る（例えば、「電子材料Ｊ １９８５年６月号第６４〜
６８頁参照）。
このようなＬＤＤ構造形成法をＣＭＯＳ型ＬＳＩの製造
に応用する場合、１．２ミクロンルールレベルまではＮ
チャンネルトランジスタのみＬＤＤ構造とするので、Ｌ
ＤＤ構造を採用しない場合に比べてＮチャンネルトラン
ジスタの低濃度ソース・ドレイン領域形成のためのレジ
ストマスク工程及びイオン注入工程を追加するだけでよ
いが、１．２ ｐ、ｍルール以下のレベルではＮチャン
ネルトランジスタのみならずＰチャンネルトランジスタ
もＬＤＤ構造とする必要が生じるため、Ｐチャンネルト
ランジスタの低濃度ソース・ドレイン領域形成のための
レジストマスク工程及びイオン注入工程をさらに追加す
る必要があり、工程数が大幅に増加する。
に応用する場合、１．２ミクロンルールレベルまではＮ
チャンネルトランジスタのみＬＤＤ構造とするので、Ｌ
ＤＤ構造を採用しない場合に比べてＮチャンネルトラン
ジスタの低濃度ソース・ドレイン領域形成のためのレジ
ストマスク工程及びイオン注入工程を追加するだけでよ
いが、１．２ ｐ、ｍルール以下のレベルではＮチャン
ネルトランジスタのみならずＰチャンネルトランジスタ
もＬＤＤ構造とする必要が生じるため、Ｐチャンネルト
ランジスタの低濃度ソース・ドレイン領域形成のための
レジストマスク工程及びイオン注入工程をさらに追加す
る必要があり、工程数が大幅に増加する。
そこで、このような工程数増加を少なくするため、第５
図及び第６図に示すような方法が提案されている。
図及び第６図に示すような方法が提案されている。
第５図の工程では、通常の方法に従ってシリコン等から
なるＮ型半導体基板１０の表面にＰ型ウェル領域１２、
Ｎ型ウェル領域１４、フィールド絶縁膜１６等を形成す
る。この場合、フィールド絶縁膜１６は、シリコンオキ
サイド等からなるもので、周知の選択酸化法等により、
Ｐ型つェル領域！２の一部及びＮ型ウェル領域１４の一
部にそれぞれ対応した第１及び第２のアクティブ領域配
置孔を有するように形成する。そして、第１及び第２の
アクティブ領域配置孔内の半導体表面を酸化するなどし
てシリコンオキサイド等からなるゲート絶縁膜１８Ａ及
び１８Ｂを形成した後、例えばポリシリコンを堆積して
適宜パターニングすることによりゲート電極層２０Ａ及
び２０Ｂを形成する。
なるＮ型半導体基板１０の表面にＰ型ウェル領域１２、
Ｎ型ウェル領域１４、フィールド絶縁膜１６等を形成す
る。この場合、フィールド絶縁膜１６は、シリコンオキ
サイド等からなるもので、周知の選択酸化法等により、
Ｐ型つェル領域！２の一部及びＮ型ウェル領域１４の一
部にそれぞれ対応した第１及び第２のアクティブ領域配
置孔を有するように形成する。そして、第１及び第２の
アクティブ領域配置孔内の半導体表面を酸化するなどし
てシリコンオキサイド等からなるゲート絶縁膜１８Ａ及
び１８Ｂを形成した後、例えばポリシリコンを堆積して
適宜パターニングすることによりゲート電極層２０Ａ及
び２０Ｂを形成する。
次に、ＣＶＤ （ケミカル・ペーパー・デボジシ賃ン）
法等によりシリコンオキサイドを堆積してからその堆積
膜をエッチバックすることによりゲート電極層２ＯＡの
両側部にはサイドスペーサ２２Ａ及び２２Ｂを、ゲート
電極層２０Ｂの両（１１部にはサイドスペーサ２２Ｃ及
び２２Ｄをそれぞれ形成する。このときのエツチング処
理によりゲート絶縁＠ １８Ａの一部（ソース・ドレイ
ン対応部分）が除去されると共にフィールド絶縁膜１６
も第１のアクティブ領域配置孔の周辺部で厚さが減少す
る。この後、第１のアクティブ領域配置孔を露呈させ且
つ第２のアクティブ領域配置孔をおおうようにしてレジ
スト層２４を形成してから、ゲート電極層２０Ａ、サイ
ドスペーサ２２Ａ及び２２Ｂ並びにフィールド絶縁膜１
８をマスクとしてＮ型決定不純物（例えばヒ素又はリン
）をＰ型ウェル領域１２に選択的にイオン注入すること
によりソース用のＮ・・型注入領域２６及びドレイン用
のＮ″０型注入領域２８を形成する。
法等によりシリコンオキサイドを堆積してからその堆積
膜をエッチバックすることによりゲート電極層２ＯＡの
両側部にはサイドスペーサ２２Ａ及び２２Ｂを、ゲート
電極層２０Ｂの両（１１部にはサイドスペーサ２２Ｃ及
び２２Ｄをそれぞれ形成する。このときのエツチング処
理によりゲート絶縁＠ １８Ａの一部（ソース・ドレイ
ン対応部分）が除去されると共にフィールド絶縁膜１６
も第１のアクティブ領域配置孔の周辺部で厚さが減少す
る。この後、第１のアクティブ領域配置孔を露呈させ且
つ第２のアクティブ領域配置孔をおおうようにしてレジ
スト層２４を形成してから、ゲート電極層２０Ａ、サイ
ドスペーサ２２Ａ及び２２Ｂ並びにフィールド絶縁膜１
８をマスクとしてＮ型決定不純物（例えばヒ素又はリン
）をＰ型ウェル領域１２に選択的にイオン注入すること
によりソース用のＮ・・型注入領域２６及びドレイン用
のＮ″０型注入領域２８を形成する。
次に、第６図の工程では、レジスト層２４ヲマスクとし
てサイドスペーサ２２Ａ及び２２Ｂをエッチ除去する。
てサイドスペーサ２２Ａ及び２２Ｂをエッチ除去する。
このときのエツチング処理によりゲート絶縁膜１８Ａが
サイドエッチされると共にフィールド絶縁膜１８も第１
のアクティブ領域配置孔の周辺部で厚さが減少する。こ
の後、ゲート電極層２ＯＡ及びフィールド絶縁［９１Ｂ
をマスクとしてＮ型決定不純物をＰ型ウェル領域１２に
選択的にイオン注入することによりソース用のＮ゛型注
入領域３０及びドレイン用のＮ゛型注入領域３２を形成
する。
サイドエッチされると共にフィールド絶縁膜１８も第１
のアクティブ領域配置孔の周辺部で厚さが減少する。こ
の後、ゲート電極層２ＯＡ及びフィールド絶縁［９１Ｂ
をマスクとしてＮ型決定不純物をＰ型ウェル領域１２に
選択的にイオン注入することによりソース用のＮ゛型注
入領域３０及びドレイン用のＮ゛型注入領域３２を形成
する。
この後は、レジスト層２４を除去してから、第２のアク
ティブ領域配置孔を露呈させ且つ第１のアクティブ領域
配置孔をおおうようにして新たなレジスト層を形成し、
しかる後Ｎ型決定不純物の代りにＰ型決定不純物を用い
る以外は第５図及び第６図で述べたと同様の処理により
Ｎ型ウェル領域１４にソース及びドレイン用のＰ・・型
注入領域及びＰ゛型注入領域を形成する。
ティブ領域配置孔を露呈させ且つ第１のアクティブ領域
配置孔をおおうようにして新たなレジスト層を形成し、
しかる後Ｎ型決定不純物の代りにＰ型決定不純物を用い
る以外は第５図及び第６図で述べたと同様の処理により
Ｎ型ウェル領域１４にソース及びドレイン用のＰ・・型
注入領域及びＰ゛型注入領域を形成する。
［発明が解決しようとする課題］
上記した第５図及び第６図の製法によれば、Ｎチャンネ
ル及びＰチャンネルのいずれのトランジスタについても
、Ｎ−゛型注入領域の形成とＮ°型領領域形成とで共通
のレジスト層をマスクとして使用するので、レジストマ
スク工程数の増加を抑えることができる。
ル及びＰチャンネルのいずれのトランジスタについても
、Ｎ−゛型注入領域の形成とＮ°型領領域形成とで共通
のレジスト層をマスクとして使用するので、レジストマ
スク工程数の増加を抑えることができる。
しかしながら、第７図にソース近傍部分を拡大して示す
ように、第５図のサイドスペーサ形成時及び第６図のサ
イドスペーサ除去時のエツチング処理によりフィールド
絶縁ｐＩＭ１Ｂの厚さがｒＡＪから「Ｂ」に減少する（
膜減りする）と共に、第６図のサイドスペーサ除去時の
エツチング処理によりｒＣＪ部分に示すようにゲート絶
縁膜１８Ａにサイドエッチが入る。
ように、第５図のサイドスペーサ形成時及び第６図のサ
イドスペーサ除去時のエツチング処理によりフィールド
絶縁ｐＩＭ１Ｂの厚さがｒＡＪから「Ｂ」に減少する（
膜減りする）と共に、第６図のサイドスペーサ除去時の
エツチング処理によりｒＣＪ部分に示すようにゲート絶
縁膜１８Ａにサイドエッチが入る。
フィールド絶縁膜の膜減りは、表面段差を助長したり、
配線の浮遊容量を増大させたりするので好ましいことで
はない、また、ゲート絶縁膜のサイドエッチは、ｒＱＪ
で示すような汚染物質があると洗浄で取りきれず、残留
する車態を招き、リーク電流の増大や信頼性の低下をも
たらす。
配線の浮遊容量を増大させたりするので好ましいことで
はない、また、ゲート絶縁膜のサイドエッチは、ｒＱＪ
で示すような汚染物質があると洗浄で取りきれず、残留
する車態を招き、リーク電流の増大や信頼性の低下をも
たらす。
これらの不都合をなくすため、第８図に示すようにサイ
ドスペーサのエッチ除去後Ｎ◆型注入領域３０形成のた
めのイオン注入の前又は後に表面酸化処理を行なうこと
により薄いシリコンオキサイド膜１２ａ及び２０ａを形
成しく破線は酸化前、実線は酸化後を示す）、ｒＣＪの
サイドエッチ部分を埋めることが考えられる。しかし、
このようにすると、特性変動が生ずると共に、工程増加
によるコスト上昇を招く。
ドスペーサのエッチ除去後Ｎ◆型注入領域３０形成のた
めのイオン注入の前又は後に表面酸化処理を行なうこと
により薄いシリコンオキサイド膜１２ａ及び２０ａを形
成しく破線は酸化前、実線は酸化後を示す）、ｒＣＪの
サイドエッチ部分を埋めることが考えられる。しかし、
このようにすると、特性変動が生ずると共に、工程増加
によるコスト上昇を招く。
この発明の目的は、上記のような表面酸化処理を行なう
ことなく所望の特性を有するＬＤＤ構造のトランジスタ
を低コストで実現可能とすることにある。
ことなく所望の特性を有するＬＤＤ構造のトランジスタ
を低コストで実現可能とすることにある。
［課題を解決するための手段］
この発明によるトランジスタの製法は、フィールド絶縁
膜、ゲート絶縁膜、ゲート電極層等を形成した後サイド
スペーサ形成材膜を堆積形成する前にエツチングストッ
パ膜を堆積形成することによりサイドスペーサの形成及
び除去のためのエツチング工程においてフィールド絶縁
膜及びゲート絶縁膜がエッチされるのを防止したことを
特徴とするものである。
膜、ゲート絶縁膜、ゲート電極層等を形成した後サイド
スペーサ形成材膜を堆積形成する前にエツチングストッ
パ膜を堆積形成することによりサイドスペーサの形成及
び除去のためのエツチング工程においてフィールド絶縁
膜及びゲート絶縁膜がエッチされるのを防止したことを
特徴とするものである。
［作 用］
この発明の製法によれば、サイドスペーサの形成及び除
去のためのエツチング工程においてエツチングストッパ
膜によりフィールド絶縁膜及びゲート絶縁膜のエツチン
グが阻止されるので、フィールド絶縁膜の膜減りやゲー
ト絶縁膜のサイドエッチが防止され、従って第８図に示
したような表面酸化工程は不要となり、それに伴う不都
合も解消される。
去のためのエツチング工程においてエツチングストッパ
膜によりフィールド絶縁膜及びゲート絶縁膜のエツチン
グが阻止されるので、フィールド絶縁膜の膜減りやゲー
ト絶縁膜のサイドエッチが防止され、従って第８図に示
したような表面酸化工程は不要となり、それに伴う不都
合も解消される。
［実施例］
第１図乃至第４図は、この発明の一実施例によるＣＭＯ
３型Ｏ３Ｉにおけるトランジスタの製法を示すもので、
第５図及び第６図におけると同様の部分には同様の符号
を付しである。以下、第１図〜第４図にそれぞれ対応し
た工程（１）〜（０を順次に説明する。
３型Ｏ３Ｉにおけるトランジスタの製法を示すもので、
第５図及び第６図におけると同様の部分には同様の符号
を付しである。以下、第１図〜第４図にそれぞれ対応し
た工程（１）〜（０を順次に説明する。
（１）先に第５図に関して前述したと同様にしてＮ型半
導体基板１０の表面にＰ型ウェル領域１２、Ｎ型つェル
領域！４、フィールド絶縁膜ＩＳ、ゲート絶縁１１５ｉ
１８Ａ 、 １８Ｂ及びゲート電極層２０Ａ 、 ２０
Ｂを形成する。
導体基板１０の表面にＰ型ウェル領域１２、Ｎ型つェル
領域！４、フィールド絶縁膜ＩＳ、ゲート絶縁１１５ｉ
１８Ａ 、 １８Ｂ及びゲート電極層２０Ａ 、 ２０
Ｂを形成する。
（２）次に、フィールド絶縁１１１１ＥＩ、ゲート絶縁
膜１８Ａ 、 １８Ｂ及びゲート電極２０Ａ 、 ２０
Ｂをおおうようにエツチングストッパ膜としてのシリコ
ンナイトライド（Ｓｉ３Ｎ４）膜２１ヲＣＶ Ｄ法等ニ
ヨリ堆積形成する。そして、シリコンナイトライド膜２
１をおおうようにサイドスペーサ形成材膜としてのシリ
コンオキサイド（ＳｉＯ２）膜２２をＣＶＤ法等により
本積形成する。ここで、サイドスペーサ形成材としては
、５ｉ０２ に限らず、ポリシリコン等を用いることも
できる。また、エツチングストッパ膜としては、サイド
スペーサ形成材のエツチングに耐えうるちのであればよ
く、サイドスペーサ形成材としてＳｉＯ２系のものを用
いたときはポリシリコン系又はシリコンナイトライド系
のものを用い、サイドスペーサ形成材としてポリシリコ
ン系のものを用いたときはシリコンナイトライド系のも
のを用いることができる。
膜１８Ａ 、 １８Ｂ及びゲート電極２０Ａ 、 ２０
Ｂをおおうようにエツチングストッパ膜としてのシリコ
ンナイトライド（Ｓｉ３Ｎ４）膜２１ヲＣＶ Ｄ法等ニ
ヨリ堆積形成する。そして、シリコンナイトライド膜２
１をおおうようにサイドスペーサ形成材膜としてのシリ
コンオキサイド（ＳｉＯ２）膜２２をＣＶＤ法等により
本積形成する。ここで、サイドスペーサ形成材としては
、５ｉ０２ に限らず、ポリシリコン等を用いることも
できる。また、エツチングストッパ膜としては、サイド
スペーサ形成材のエツチングに耐えうるちのであればよ
く、サイドスペーサ形成材としてＳｉＯ２系のものを用
いたときはポリシリコン系又はシリコンナイトライド系
のものを用い、サイドスペーサ形成材としてポリシリコ
ン系のものを用いたときはシリコンナイトライド系のも
のを用いることができる。
（３）次に、シリコンオキサイドＭ２２をエッチパック
することによりシリコンナイトライド１ｌｉ２１におい
てゲート電極層２ＯＡの両側部に対応する部分にはそれ
ぞれサイドスペーサ２２Ａ及び２２Ｂを形成すると共に
ゲート電極層２０Ｂの両側部に対応する部分にはそれぞ
れサイドスペーサ２２Ｃ及び２２Ｄを形成する。このと
き、シリコンナイトライド膜２１が存在するため、フィ
ールド絶縁膜１６及びゲート絶縁膜１８Ａ 、 １８Ｂ
のエツチングは阻止される。
することによりシリコンナイトライド１ｌｉ２１におい
てゲート電極層２ＯＡの両側部に対応する部分にはそれ
ぞれサイドスペーサ２２Ａ及び２２Ｂを形成すると共に
ゲート電極層２０Ｂの両側部に対応する部分にはそれぞ
れサイドスペーサ２２Ｃ及び２２Ｄを形成する。このと
き、シリコンナイトライド膜２１が存在するため、フィ
ールド絶縁膜１６及びゲート絶縁膜１８Ａ 、 １８Ｂ
のエツチングは阻止される。
この後、第５図について前述したと同様にしてレジスト
膜２４を形成してから、所望のＮ型決定不純物をＰ型ウ
ェル領域１２の表面に選択的にイオン注入することによ
りソース及びドレイン用のＮ−゛型注入領域２Ｂ及び２
８を形成する。このとき、フィールド絶縁膜１６及びシ
リコンナイトライド膜２１の積層部分と、ゲート絶縁膜
１８Ａ、ゲート電極層２０Ａ及びシリコンナイトライド
膜２１の積層部分と、ゲート絶縁Ｍ １８Ａ、シリコン
ナイトライド膜２１及び各サイドスペーサ２２Ａ 、
２２Ｂの積層部分とが不純物マスクとして作用する。
膜２４を形成してから、所望のＮ型決定不純物をＰ型ウ
ェル領域１２の表面に選択的にイオン注入することによ
りソース及びドレイン用のＮ−゛型注入領域２Ｂ及び２
８を形成する。このとき、フィールド絶縁膜１６及びシ
リコンナイトライド膜２１の積層部分と、ゲート絶縁膜
１８Ａ、ゲート電極層２０Ａ及びシリコンナイトライド
膜２１の積層部分と、ゲート絶縁Ｍ １８Ａ、シリコン
ナイトライド膜２１及び各サイドスペーサ２２Ａ 、
２２Ｂの積層部分とが不純物マスクとして作用する。
（４）次に、サイドスペーサ２２Ａ及び２２Ｂをエッチ
除去する。このとき、シリコンナイトライド膜２１が存
在するため、フィールド絶縁ｌｌ５１１Ｂ及びゲート絶
縁ｆｉ １８Ａのエツチングは阻止される。
除去する。このとき、シリコンナイトライド膜２１が存
在するため、フィールド絶縁ｌｌ５１１Ｂ及びゲート絶
縁ｆｉ １８Ａのエツチングは阻止される。
この後、所望のＮ型決定不純物をＰ型ウェル領域１２の
表面に選択的にイオン注入することによりソース及びド
レイン用のＮ゛型注入領域３０及び３２を形成する。こ
のとき、フィールド絶縁ＭｌＢ及びシリコンナイトライ
ド膜２１の積層部分と、ゲート絶縁膜１８Ａ、ゲート電
極層２０Ａ及びシリコンナイトライド膜２１の積層部分
とが不純物マスクとして作用する。
表面に選択的にイオン注入することによりソース及びド
レイン用のＮ゛型注入領域３０及び３２を形成する。こ
のとき、フィールド絶縁ＭｌＢ及びシリコンナイトライ
ド膜２１の積層部分と、ゲート絶縁膜１８Ａ、ゲート電
極層２０Ａ及びシリコンナイトライド膜２１の積層部分
とが不純物マスクとして作用する。
この後は、レジスト層２４を除去してから、Ｎ型ウェル
領域１４側のアクティブ領域配置孔を露呈させ且つＰ型
ウェル領域１２側のアクティブ領域配置孔をおおうよう
にして新たなレジスト層を形成し、しかる後Ｎ型決定不
純物をＰ型決定不純物に代える以外は第３図及び第４図
で述べたと同様の処理によりＮ型ウェル領域１４にソー
ス及びドレイン用のＰ°゛型注入領域及びＰ゛型注入領
域を形成する。そして、このときにイオン注入マスクと
して用いたレジスト層を除去してから、ＣＶＤ法等によ
りＰＳＧ （リンケイ酸ガラス）等の居間絶縁膜を形成
し、通常のコンタクトカット、メタルスパッタ、メタル
カット等の工程により必要な配線層を形成する。
領域１４側のアクティブ領域配置孔を露呈させ且つＰ型
ウェル領域１２側のアクティブ領域配置孔をおおうよう
にして新たなレジスト層を形成し、しかる後Ｎ型決定不
純物をＰ型決定不純物に代える以外は第３図及び第４図
で述べたと同様の処理によりＮ型ウェル領域１４にソー
ス及びドレイン用のＰ°゛型注入領域及びＰ゛型注入領
域を形成する。そして、このときにイオン注入マスクと
して用いたレジスト層を除去してから、ＣＶＤ法等によ
りＰＳＧ （リンケイ酸ガラス）等の居間絶縁膜を形成
し、通常のコンタクトカット、メタルスパッタ、メタル
カット等の工程により必要な配線層を形成する。
なお、エツチングストッパ膜としてシリコンナイトライ
ド等の絶縁膜を用いた場合には、これを残しておいて層
間絶縁膜の一部として利用することができる。
ド等の絶縁膜を用いた場合には、これを残しておいて層
間絶縁膜の一部として利用することができる。
［発明の効果］
以上のように、この発明によれば、表面酸化工程の代り
に安価な膜付は工程を追加するだけでフィールド絶縁膜
の膜減りやゲート絶縁膜のサイドエッチを防止できると
共に特性変動を防止できるので、高性能のＬＤＤａ造ト
ランジスタを低コストで製作可能となる効果が得られる
ものである。
に安価な膜付は工程を追加するだけでフィールド絶縁膜
の膜減りやゲート絶縁膜のサイドエッチを防止できると
共に特性変動を防止できるので、高性能のＬＤＤａ造ト
ランジスタを低コストで製作可能となる効果が得られる
ものである。
第１図乃至第４図は、この発明の一実施例による０ＭＯ
３型ＬＳＩにおけるトランジスタの製法を示す基板断面
図、 第５図及び第６図は、従来のＣＭＯ５ＪＩＣにおけるト
ランジスタの製法を示す基板断面図、第７図は、第６図
のサイドスペーサ除去後における基板の一部拡大断面図
。 第８図は、サイドスペーサ除去後の表面酸化工程を示す
基板の一部拡大断面図である。 ｌＯ・・・半導体基板、１２・・・Ｐ型ウェル領域、１
４・・・Ｎ型ウェル領域、１Ｂ・・・フィールド絶縁膜
、１８Ａ 。 １８Ｂ・・・ゲート絶縁膜、２ＯＡ 、 ２０Ｂ・・・
ゲート電極層、 ２１・・・シリコンナイトライドＩｇ
Ｉ（エツチングストッパ１１９） 、 ２２・・・シリ
コンオキサイド膜（サイドスペーサ形成材膜）、２２Ａ
〜２２Ｄ・・・サイドスペーサ、２４・・・レジスト層
、２８．２８・・・Ｎ◆争型注入領域、３０、３２・・
・Ｎ°型注入領域。
３型ＬＳＩにおけるトランジスタの製法を示す基板断面
図、 第５図及び第６図は、従来のＣＭＯ５ＪＩＣにおけるト
ランジスタの製法を示す基板断面図、第７図は、第６図
のサイドスペーサ除去後における基板の一部拡大断面図
。 第８図は、サイドスペーサ除去後の表面酸化工程を示す
基板の一部拡大断面図である。 ｌＯ・・・半導体基板、１２・・・Ｐ型ウェル領域、１
４・・・Ｎ型ウェル領域、１Ｂ・・・フィールド絶縁膜
、１８Ａ 。 １８Ｂ・・・ゲート絶縁膜、２ＯＡ 、 ２０Ｂ・・・
ゲート電極層、 ２１・・・シリコンナイトライドＩｇ
Ｉ（エツチングストッパ１１９） 、 ２２・・・シリ
コンオキサイド膜（サイドスペーサ形成材膜）、２２Ａ
〜２２Ｄ・・・サイドスペーサ、２４・・・レジスト層
、２８．２８・・・Ｎ◆争型注入領域、３０、３２・・
・Ｎ°型注入領域。
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板の表面に所定のアクティブ領域配置孔
を有するフィールド絶縁膜を形成する工程と、 （ｂ）前記アクティブ領域配置孔内の半導体表面にゲー
ト絶縁膜を形成する工程と、 （ｃ）前記ゲート絶縁膜の上にゲート電極層を形成する
工程と、 （ｄ）前記フィールド絶縁膜、前記ゲート絶縁膜及び前
記ゲート電極層をおおうようにサイドスペーサ形成材の
エッチングに耐えうるエッチングストッパ膜を堆積形成
する工程と、 （ｅ）前記エッチングストッパ膜をおおうようにサイド
スペーサ形成材膜を堆積形成した後該サイドスペーサ形
成材膜をエッチバックすることにより前記エッチングス
トッパ膜において前記ゲート電極層の両側部に対応する
部分にそれぞれサイドスペーサを形成する工程と、 （ｆ）前記フィールド絶縁膜及び前記エッチングストッ
パ膜の積層部分と、前記ゲート絶縁膜、前記ゲート電極
層及び前記エッチングストッパ膜の積層部分と、前記ゲ
ート絶縁膜、前記エッチングストッパ膜及び前記各サイ
ドスペーサの積層部分とをマスクとしてソース及びドレ
イン形成用の導電型決定不純物を前記アクティブ領域配
置孔内の半導体表面に選択的にイオン注入することによ
り比較的高不純物濃度のソース及びドレイン用注入領域
を形成する工程と、 （ｇ）前記導電型決定不純物のイオン注入の後、前記エ
ッチングストッパ膜を残した状態で前記各サイドスペー
サをエッチ除去する工程と、 （ｈ）前記各サイドスペーサをエッチ除去した後、前記
フィールド絶縁膜及び前記エッチングストツパ膜の積層
部分と、前記ゲート絶縁膜、前記ゲート電極層及び前記
エッチングストッパ膜の積層部分とをマスクとしてソー
ス及びドレイン形成用の導電型決定不純物を前記アクテ
ィブ領域配置孔内の半導体表面に選択的にイオン注入す
ることにより前記ソース及びドレイン用注入領域より低
不純物濃度のソース及びドレイン用注入領域を形成する
工程と を含むトランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039241A JPH01214057A (ja) | 1988-02-22 | 1988-02-22 | トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039241A JPH01214057A (ja) | 1988-02-22 | 1988-02-22 | トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01214057A true JPH01214057A (ja) | 1989-08-28 |
Family
ID=12547634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63039241A Pending JPH01214057A (ja) | 1988-02-22 | 1988-02-22 | トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01214057A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169850A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
| JPH09186322A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
-
1988
- 1988-02-22 JP JP63039241A patent/JPH01214057A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169850A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
| JPH09186322A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5817560A (en) * | 1996-09-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5905285A (en) * | 1996-09-12 | 1999-05-18 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
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