JP2000183177A

JP2000183177A - 半導体装置の製造方法

Info

Publication number: JP2000183177A
Application number: JP10357207A
Authority: JP
Inventors: Naotaka Hashimoto; 直孝橋本; Yaichiro Miura; 弥一郎三浦
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-12-16
Filing date: 1998-12-16
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】半導体装置の製造方法において、容量素子の
下部電極の側面にエッチング残りをなくし、ショートの
原因や不純物濃度のムラが生じる原因を低減する。【解決手段】半導体基板上に、第１導電膜、絶縁膜、
第２導電膜の順に積層して容量素子を形成する工程を有
する半導体装置の製造方法において、前記半導体基板上
に第１導電膜を形成する工程と、該第１導電膜上に絶縁
膜を形成する工程と、該絶縁膜上に第２導電膜を形成し
た後、前記第２導電膜をパターニングして容量素子の上
部電極を形成する工程と、前記第１導電膜をパターニン
グして前記容量素子の下部電極を形成する工程とを備え
た半導体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、第１導電膜、絶縁
膜、第２導電膜の順に積層して容量素子を形成する工程
と、抵抗素子を形成する工程と、ＭＩＳＦＥＴのゲート
電極を形成する工程を有する半導体装置の製造方法に係
り、特に、アナログ信号処理回路を有するデジタル、ア
ナログ混載の大規模集積回路（ＬＳＩ）に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】従来、第１導電膜、絶縁膜、第２導電膜
のそれぞれを積層した容量素子と、抵抗素子と、ＭＩＳ
ＦＥＴ（Metal Insulator Semiconductor Field Effect
Transistor）とを有する半導体装置は、以下のような
手順で製造されている。

【０００３】まず、半導体基板上に素子分離用のフィー
ルド絶縁膜を形成し、ホトリソグラフィー及びイオン打
ち込みにより、Ｎウェル及びＰウェルを形成する。

【０００４】次に、前記半導体基板上に１層目の多結晶
シリコン膜を形成し、その１層目の多結晶シリコン膜上
に絶縁膜（酸化膜、または酸化膜と窒化膜の複合膜）を
形成し、１層目の多結晶シリコン膜、及び絶縁膜をパタ
ーニングして容量素子の下部電極及び抵抗素子を形成す
る。

【０００５】次に、前記半導体基板の素子形成領域にゲ
ート酸化膜を形成し、２層目の多結晶シリコン膜を形成
し、２層目の多結晶シリコン膜をパターニングして前記
容量素子の上部電極及びＭＩＳＦＥＴのゲート電極を形
成する。

【０００６】次に、前記ＭＩＳＦＥＴのソース、ドレイ
ンの拡散層領域を形成し、配線層間絶縁膜を形成し、配
線層間絶縁膜にコンタクト孔を開け、引き出し電極を形
成する。

【０００７】すなわち、１層目の多結晶シリコン膜及び
絶縁膜をパターニングした後に、２層目の多結晶シリコ
ン膜を形成し、パターニングを行っている。

【０００８】前記製造方法により製造された半導体装置
は、１層目の多結晶シリコン膜により抵抗素子、及び容
量素子の下部電極が形成されており、２層目の多結晶シ
リコン膜により容量素子の上部電極、及びＭＩＳＦＥＴ
のゲート電極が形成されている。

【０００９】

【発明が解決しようとする課題】本発明者は、前記従来
技術を検討した結果、以下の問題点を見い出した。

【００１０】前記従来の技術では、２層目の多結晶シリ
コン膜のパターニングは、抵抗素子、及び容量素子の下
部電極の段差上で行うため、他の平坦な部分と厚さの違
う段差周辺にエッチング残りが生じ易い。そのため、エ
ッチング残りがはがれ等により異物となり、ショートの
原因となったり、イオン注入時にマスクとなり不純物の
濃度にムラができてしまうという問題があった。

【００１１】また、容量用絶縁膜を形成した後にＭＩＳ
ＦＥＴのゲート酸化膜を形成するため、ゲート酸化膜を
形成する前の前洗浄を行ったときに、形成した容量用絶
縁膜が削れてしまう。そのため、個々の容量素子の容量
用絶縁膜の膜厚が不揃いになり易く、設定された容量値
に対する膜厚を維持するための制御が難しくなってい
る。

【００１２】また、容量用絶縁膜の膜厚の制御性が悪く
膜厚にばらつきが多いと、設定された容量値を得られな
いことによる誤動作の原因となり、容量素子の信頼性に
も問題がでてくる。

【００１３】また、容量素子の下部電極と抵抗素子を、
１層目の多結晶シリコン膜から形成するので、容量の電
圧係数等を考慮したうえで１層目の多結晶シリコン膜の
不純物の濃度を設定すると、容量素子の下部電極を低抵
抗化する時には、抵抗素子も低抵抗化され、容量値と抵
抗値の組み合わせに制約を受けてしまい、最適化がはか
りにくいという問題があった。

【００１４】また、ＭＩＳＦＥＴのゲート電極を２層目
の多結晶シリコン膜で形成するので、洗浄やイオン打ち
込みにより素子形成領域の表面がダメージを受け易く、
しきい値電圧等のデバイス特性にばらつきが生じ易いと
いう問題があった。

【００１５】本発明の目的は、半導体装置の製造方法に
おいて、容量素子の下部電極の側面のエッチング残りを
低減することが可能な技術を提供することにある。

【００１６】本発明の他の目的は、半導体装置の製造方
法において、容量素子の下部電極及び抵抗素子の側面の
エッチング残りを低減することが可能な技術を提供する
ことにある。

【００１７】本発明の他の目的は、半導体装置の製造方
法において、容量用絶縁膜の膜厚のばらつきに対する制
御性を向上させ、容量素子の信頼性を高くすることが可
能な技術を提供することにある。

【００１８】本発明の他の目的は、半導体装置の製造方
法において、抵抗素子の抵抗値を自由に設定することが
可能な技術を提供することにある。

【００１９】本発明の他の目的は、半導体装置の製造方
法において、素子形成領域の表面のダメージを低減し、
しきい値電圧等のデバイス特性のばらつきを抑え、ＭＩ
ＳＦＥＴの信頼性を高くすることが可能な技術を提供す
ることにある。

【００２０】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面により明らかにな
るであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。

【００２２】（１）半導体基板上に、第１導電膜、絶縁
膜、第２導電膜の順に積層して容量素子を形成する工程
を有する半導体装置の製造方法において、前記半導体基
板上に第１導電膜を形成する工程と、該第１導電膜上に
絶縁膜を形成する工程と、該絶縁膜上に第２導電膜を形
成した後、前記第２導電膜をパターニングして容量素子
の上部電極を形成する工程と、前記第１導電膜をパター
ニングして前記容量素子の下部電極を形成する工程とを
備えたものである。

【００２３】（２）半導体基板の第１素子分離領域上に
第１導電膜、絶縁膜、第２導電膜の順に積層して容量素
子を形成する工程と、前記半導体基板の第２素子分離領
域上に抵抗素子を形成する工程を有する半導体装置の製
造方法において、前記半導体基板上に第１導電膜を形成
する工程と、該第１導電膜上に絶縁膜を形成する工程
と、該絶縁膜上に第２導電膜を形成した後、前記第２導
電膜をパターニングして容量素子の上部電極を形成する
工程と、前記第１導電膜をパターニングして前記容量素
子の下部電極及び第２素子分離領域上の抵抗素子を形成
する工程とを備えたものである。

【００２４】（３）半導体基板の第１素子分離領域上
に、第１シリコン膜、絶縁膜、第２シリコン膜の順に積
層して容量素子を形成する工程と、前記半導体基板の第
２素子分離領域上に抵抗素子を形成する工程を有する半
導体装置の製造方法において、前記半導体基板上に不純
物を含まない第１シリコン膜を形成する工程と、前記半
導体基板の第１素子分離領域上の前記第１シリコン膜に
不純物を注入する工程と、前記第１シリコン膜上に絶縁
膜を形成する工程と、該絶縁膜上に第２シリコン膜を形
成する工程と、前記第２シリコン膜をパターニングして
容量素子の上部電極を形成する工程と、前記第１シリコ
ン膜をパターニングして前記容量素子の下部電極及び前
記半導体基板の第２素子分離領域上の抵抗素子を形成す
る工程と、前記半導体基板の第２素子分離領域上の抵抗
素子に不純物を注入する工程とを備えたものである。

【００２５】（４）半導体基板の素子分離領域上に、第
１導電膜、絶縁膜、第２導電膜の順に積層して容量素子
を形成する工程と、前記半導体基板の素子形成領域上に
ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲート電極とを形成す
る工程を有する半導体装置の製造方法において、前記半
導体基板上に第１導電膜を形成する工程と、該第１導電
膜上に絶縁膜を形成する工程と、該絶縁膜上に第２導電
膜を形成した後、前記第２導電膜をパターニングして容
量素子の上部電極を形成する工程と、前記第１導電膜を
パターニングして前記容量素子の下部電極及びゲート電
極を形成する工程とを備えたものである。

【００２６】（５）半導体基板の第１素子分離領域上に
第１導電膜、絶縁膜、第２導電膜の順に積層して容量素
子を形成する工程と、前記半導体基板の第２素子分離領
域上に抵抗素子を形成する工程と、前記半導体基板の素
子形成領域上のＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲート
電極を形成する工程を有する半導体装置の製造方法にお
いて、前記半導体基板上に第１導電膜を形成する工程
と、該第１導電膜上に絶縁膜を形成する工程と、該絶縁
膜上に第２導電膜を形成した後、前記第２導電膜をパタ
ーニングして容量素子の上部電極を形成する工程と、前
記第１導電膜をパターニングして前記容量素子の下部電
極、前記半導体基板の第２素子分離領域上の抵抗素子、
及びゲート電極を形成する工程とを備えたものである。

【００２７】（６）半導体基板の第１素子分離領域上
に、第１導電膜、絶縁膜、第２導電膜の順に積層して容
量素子を形成する工程と、前記半導体基板上の第２素子
分離領域上に抵抗素子を形成する工程と、前記半導体基
板の素子形成領域上のＭＩＳＦＥＴ（ＭＯＳＦＥＴ）の
ゲート電極を形成する工程を有する半導体装置の製造方
法において、前記半導体基板上に不純物を含まない第１
シリコン膜を形成する工程と、前記半導体基板の第１素
子分離領域上及び第１素子形成領域上の前記第１シリコ
ン膜に不純物を注入する工程と、前記第１シリコン膜上
に絶縁膜を形成する工程と、該絶縁膜上に第２シリコン
膜を形成する工程と、前記第２シリコン膜をパターニン
グして容量素子の上部電極を形成する工程と、前記第１
シリコン膜をパターニングして前記容量素子の下部電
極、抵抗素子、及びゲート電極を形成する工程と、前記
半導体基板の第２素子分離領域上の抵抗素子に不純物を
注入する工程とを備えたものである。

【００２８】（７）半導体基板の第１素子分離領域上
に、第１シリコン膜、絶縁膜、第２シリコン膜の順に積
層して容量素子を形成する工程と、前記半導体基板の第
２素子分離領域上に抵抗素子を形成する工程と、前記半
導体基板の第１素子形成領域上のＮチャネルＭＩＳＦＥ
Ｔ（ＭＯＳＦＥＴ）のゲート電極と、前記半導体基板の
第２素子形成領域上のＰチャネルＭＩＳＦＥＴ（ＭＯＳ
ＦＥＴ）のゲート電極とを形成する工程を有する半導体
装置の製造方法において、前記半導体基板上に、不純物
を含まない第１多結晶シリコン膜を形成する工程と、前
記半導体基板の第１素子分離領域上及び第１素子形成領
域上の第１シリコン膜に不純物を注入してＮ型化する工
程と、前記第１シリコン膜上に絶縁膜を形成する工程
と、該絶縁膜上に第２シリコン膜を形成する工程と、前
記第２シリコン膜をパターニングして容量素子の上部電
極を形成する工程と、前記半導体基板の第２素子形成領
域上の第１シリコン膜に不純物を注入してＰ型化する工
程と、前記第１シリコン膜をパターニングして前記容量
素子の下部電極、抵抗素子、及びゲート電極を形成する
工程と、前記半導体基板の第２素子分離領域上の前記抵
抗素子に不純物を注入してＮ型化する工程とを備えたも
のである。

【００２９】（８）半導体基板の第１素子分離領域上
に、第１シリコン膜、酸化膜と窒化膜の複合膜からなる
絶縁膜、第２シリコン膜の順に積層して容量素子を形成
する工程と、前記半導体基板上の第２素子分離領域上に
抵抗素子を形成する工程と、前記半導体基板の第１素子
形成領域上のＮチャネルＭＩＳＦＥＴ（ＭＯＳＦＥＴ）
のゲート電極と、前記半導体基板の第２素子形成領域上
のＰチャネルＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲート電
極とを形成する工程を有する半導体装置の製造方法にお
いて、前記半導体基板上に、不純物を含まない第１多結
晶シリコン膜を形成する工程と、前記半導体基板の第１
素子分離領域上及び第１素子形成領域上の第１シリコン
膜に不純物を注入してＮ型化する工程と、前記第１シリ
コン膜上に絶縁膜を形成する工程と、該絶縁膜上に第２
シリコン膜を形成する工程と、前記第２シリコン膜をパ
ターニングして容量素子の上部電極を形成する工程と、
前記半導体基板の第２素子形成領域上の第１シリコン膜
に不純物を注入してＰ型化する工程と、前記第１シリコ
ン膜をパターニングして前記容量素子の下部電極、抵抗
素子、及びゲート電極を形成する工程と、前記半導体基
板の第２素子分離領域上の前記抵抗素子に不純物を注入
してＮ型化する工程とを備えたものである。

【００３０】（９）前記手段（７）または（８）の半導
体装置の製造方法において、前記半導体基板の第２素子
形成領域上の前記第１シリコン膜に不純物を注入してＰ
型化する工程は、前記絶縁膜を形成する工程後から前記
第１シリコン膜をパターニングする工程の前までの間で
行われる。

【００３１】（１０）前記手段（７）乃至（９）のいず
れか１つの半導体装置の製造方法において、前記第１導
電膜上に絶縁膜を形成する工程と、該絶縁膜上に第２導
電膜を形成する工程は、連続して行う。

【００３２】（１１）前記手段（１０）の半導体装置の
製造方法において、第１シリコン膜、絶縁膜、第２シリ
コン膜の順に積層する工程と、前記第２シリコン膜をパ
ターニングして容量素子の上部電極を形成する工程と、
前記第１シリコン膜をパターニングして前記容量素子の
下部電極抵抗素子、及びＭＩＳＦＥＴのゲート電極を形
成した後、前記ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のソー
ス、ドレイン拡散層領域を形成する工程と、前記ＭＩＳ
ＦＥＴ（ＭＯＳＦＥＴ）のゲート電極及びソース、ドレ
イン拡散層領域の表面、ならびに前記容量素子及び抵抗
素子のコンタクト領域に自己整合でシリサイド層を形成
する工程とを備えたものである。

【００３３】（１２）半導体基板の第１素子分離領域上
に、第１導電膜、絶縁膜、第２導電膜の順に積層して容
量素子を形成する工程と、前記半導体基板の第２素子分
離領域上に抵抗素子を形成する工程と、前記半導体基板
の素子形成領域上のＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲ
ート電極とを形成する工程と、アナログ信号処理回路を
形成する工程を有する半導体装置の製造方法において、
前記半導体基板上に第１導電膜を形成する工程と、該第
１導電膜上に絶縁膜を形成する工程と、該絶縁膜上に第
２導電膜を形成した後、前記第２導電膜をパターニング
して容量素子の上部電極を形成する工程と、前記第１導
電膜をパターニングして前記容量素子の下部電極、抵抗
素子、ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲート電極を形
成する工程とを備えたものである。

【００３４】（１３）半導体基板の第１素子分離領域上
に、第１導電膜、絶縁膜、第２導電膜の順に積層して容
量素子を形成する工程と、前記半導体基板の第２素子分
離領域上に抵抗素子を形成する工程と、前記半導体基板
の第１素子形成領域上にＭＩＳＦＥＴ（ＭＯＳＦＥＴ）
のゲート電極を形成する工程と、前記半導体基板の第２
素子形成領域上に第１ゲート絶縁膜を介してフローティ
ングゲート、第２ゲート絶縁膜、コントロールゲートの
順に積層してセルトランジスタを形成する工程と、アナ
ログ信号処理回路及びメモリ回路を形成する工程を有す
る半導体装置の製造方法において、前記半導体基板上に
第１導電膜を形成する工程と、該第１導電膜上に絶縁膜
を形成する工程と、該絶縁膜上に第２導電膜を形成した
後、前記第２導電膜をパターニングして容量素子の上部
電極、及びセルトランジスタのコントロールゲートを形
成する工程と、前記第１導電膜をパターニングして前記
容量素子の下部電極、前記セルトランジスタのフローテ
ィングゲート、抵抗素子、及びＭＩＳＦＥＴ（ＭＯＳＦ
ＥＴ）のゲート電極を形成する工程を備えたものであ
る。すなわち、半導体基板上に、不純物を含まない１層
目の多結晶シリコン膜を形成し、形成された１層目の多
結晶シリコン膜上に絶縁膜（酸化膜、または酸化膜と窒
化膜の複合膜）を形成し、形成された絶縁膜上に２層目
の多結晶シリコン膜を形成した後、形成された２層目の
多結晶シリコン膜をパターニングし、１層目の多結晶シ
リコン膜をパターニングする。このとき、絶縁膜の形成
と２層目の多結晶シリコン膜の形成は、連続して行う。
また、１層目の多結晶シリコン膜には、製造過程の適当
な段階でイオン注入により不純物を注入する。

【００３５】

【発明の実施の形態】以下、本発明について、図面を参
照して実施形態（実施例）とともに詳細に説明する。な
お、実施形態（実施例）を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３６】（実施例１）図１は本発明による実施例１
の半導体装置の部分平面図であり、図１（ａ）はＣＭＯ
Ｓインバータを、図１（ｂ）は容量素子を、図１（ｃ）
は抵抗素子を示している。図２は図１の本実施例の半導
体装置の断面図であり、図２（ａ）は図１（ａ）のＣＭ
ＯＳ（Complementary Metal Oxide Semiconductor)イン
バータのＡ−Ａ′線における断面図、図２（ｂ）は図１
（ｂ）の容量素子のＢ−Ｂ′線における断面図で、図２
（ｃ）は図１（ｃ）の抵抗素子のＣ−Ｃ′線における断
面図である。

【００３７】本実施例１の半導体装置は、図１、図２に
示すように、シリコン（Ｓｉ）基板（半導体基板）１の
第１素子分離領域に、第１シリコン膜（第１導電膜）、
絶縁膜、第２シリコン膜（第２導電膜）の順に積層した
容量素子と、前記シリコン基板（半導体基板）１の第２
素子分離領域の抵抗素子と、前記シリコン基板（半導体
基板）１の素子形成領域のＭＯＳＦＥＴ（ＭＩＳＦＥ
Ｔ）を含む、例えばアナログ信号処理回路を有する半導
体装置である。

【００３８】本実施例１のであるＣＭＯＳインバータ
は、図１（ａ）及び図２（ａ）に示すように、シリコン
基板（半導体基板）１の表面に形成された素子分離領域
のフィールド絶縁膜２、前記シリコン基板１内に形成さ
れたＮウェル３、及びＰウェル４、前記シリコン基板１
の素子形成領域Ｓ上にゲート酸化膜５を介して形成され
たゲート電極１４、１５、このゲート電極１４、１５の
両側面に形成されたサイドウォール２０、前記Ｎウェル
３内に形成されたＰ型のソース、ドレインの低濃度拡散
層領域１８及び高濃度拡散層領域２１、前記Ｐウェル４
内に形成されたＮ型のソース、ドレインの低濃度拡散層
領域１９及び高濃度拡散層領域２２、及び配線層間絶縁
膜２５に開けられたコンタクト孔にバリアメタル２６を
介して形成された引き出し電極２７で構成されている。

【００３９】また、前記ゲート電極１４はリンなどの不
純物がドープされたＮ型多結晶シリコンで形成され、ゲ
ート電極１５はＢＦ₂などの不純物がドープされたＰ型
多結晶シリコンで形成されており、さらに、これらのゲ
ート電極１４、１５及び前記ソース、ドレインの高濃度
拡散層領域１９、２２の表面にはシリサイド層２４が形
成されている。

【００４０】本実施例１の容量素子は、図１（ｂ）及び
図２（ｂ）に示すように、シリコン基板１に、このシリ
コン基板１表面に形成された素子分離用のフィールド絶
縁膜２、前記シリコン基板１内に形成されたＰウェル
４、前記シリコン基板１の素子分離領域上に形成された
下部電極１６、下部電極１６上に容量用絶縁膜１１を介
して形成された上部電極９、前記下部電極１６及び容量
用絶縁膜９ならびに上部電極９の両側面に形成されたサ
イドウォール２０、及び配線層間絶縁膜２５に開けられ
たコンタクト孔にバリアメタル２６を介して形成された
引き出し電極２７で構成されている。

【００４１】また、前記上部電極９及び下部電極１６は
リンなどの不純物がドープされたＮ型多結晶シリコンで
形成され、前記容量用絶縁膜１１は酸化膜と窒化膜の複
合膜などで形成されており、さらに上部電極９及び下部
電極１６のコンタクト領域にはシリサイド層２４が形成
されている。

【００４２】本実施例１の抵抗素子は、図１（ｃ）及び
図２（ｃ）に示すように、シリコン基板１に、このシリ
コン基板１表面に形成された素子分離用のフィールド絶
縁膜２、前記シリコン基板１内に形成されたＰウェル
４、前記シリコン基板１の素子分離領域上に形成された
抵抗２２、その抵抗の両側面に形成されたサイドウォー
ル２０、及び配線層間絶縁膜２５に開けられたコンタク
ト孔にバリアメタル２６を介して形成された引き出し電
極２７で構成されている。

【００４３】また、抵抗２２はリンなどの不純物がドー
プされたＮ型多結晶シリコンで形成されており、さらに
抵抗２２表面のコンタクト領域にはシリサイド層２４が
形成されている。

【００４４】図３乃至図８は、本実施例１の半導体装置
の製造方法を説明するための各製造工程における断面図
である。

【００４５】なお、図３乃至図８において、（i）はＣ
ＭＯＳ構造のインバータを形成する領域（ＣＭＯＳ形成
領域）の各製造工程における断面図で、（ii）は容量素
子を形成する領域（容量素子形成領域）の各製造工程に
おける断面図で、（iii）は抵抗素子を形成する領域
（抵抗素子形成領域）の各製造工程における断面図であ
る。

【００４６】以下、図３乃至図８を用いて、本実施例１
の半導体装置の製造方法を説明する。

【００４７】なお、図３乃至図８で示すＣＭＯＳインバ
ータ形成領域以外の、ＮチャネルＭＯＳＦＥＴ及びＰチ
ャネルＭＯＳＦＥＴの各製造工程における断面図は省略
するが、それらは、図３乃至図８で示したＣＭＯＳ形成
領域のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦ
ＥＴと同様の手順で形成される。

【００４８】まず、図３（ａ）に示すように、Ｐ型シリ
コン（Ｓｉ）基板１上に、シリコン窒化膜を成長させた
後、ホトレジストパターンをマスクにして素子分離領域
のシリコン窒化膜を除去し、残ったシリコン窒化膜をエ
ッチングマスクとしてＳｉ基板１上に溝を形成し、形成
された溝に酸化膜を埋め込み素子分離用のフィールド絶
縁膜２を形成する。

【００４９】次に、Ｓｉ基板１の、ＮチャネルＭＯＳを
形成する領域（ＮＭＯＳ形成領域）、抵抗素子形成領
域、及び容量素子形成領域を覆うようにホトレジストを
形成し、例えばリンのイオン打ち込みを行いＮウェル３
を形成した後、前記ホトレジストを除去し、図３（ｂ）
に示すように、ＰチャネルＭＯＳを形成する領域（ＰＭ
ＯＳ形成領域）を覆うようにホトレジストＨ１を形成
し、例えばボロンのイオン打ち込みを行いＰウェル４を
形成する。

【００５０】次に、図４（ｃ）に示すように、ホトレジ
ストＨ１を除去し、ＰＭＯＳ形成領域及びＮＭＯＳ形成
領域にゲート酸化膜５を形成した後、不純物を含まない
１層目の多結晶シリコン膜６を全面に形成する。

【００５１】次に、図４（ｄ）に示すように、Ｓｉ基板
１のＰＭＯＳ形成領域、及び抵抗素子形成領域を覆うよ
うにホトレジストＨ２を形成し、Ｓｉ基板１のＮＭＯＳ
形成領域上及び容量素子形成領域上の１層目の多結晶シ
リコン膜６に、例えばリンのイオン打ち込みを、例えば
加速電圧２０ｋｅＶ、打ち込み量４×１０¹⁵個／ｃｍ²
で行い、Ｎ型領域７を形成する。

【００５２】この時の不純物のドーズ量は、容量の電圧
係数を考慮し、３×１０²⁰個／ｃｍ³以上になるように
する。

【００５３】また、この時、抵抗素子形成領域上の１層
目の多結晶シリコン膜６には、不純物のイオン打ち込み
は行わず、後の工程で、要求される抵抗値に対応した量
のイオン打ち込みを行う。

【００５４】次に、図５（ｅ）に示すように、ホトレジ
ストＨ２を除去し、１層目の多結晶シリコン膜６の上に
絶縁膜（酸化膜、あるいは酸化膜と窒化膜の複合膜）８
を形成し、続けて濃度４×１０²⁰個／ｃｍ³以上のリン
が添加されたＮ型多結晶シリコンを堆積させ、２層目の
多結晶シリコン膜を形成し、レジストマスク１０を用い
て、２層目の多結晶シリコン膜をエッチングして、容量
素子の上部電極１１を形成する。

【００５５】この時、絶縁膜８は、１層目の多結晶シリ
コン膜６の熱酸化膜のみでも良いが、熱酸化膜のみでは
不純物を含んでいない領域の熱酸化膜の厚さが薄くなっ
てしまうため、２層目の多結晶シリコン膜９をエッチン
グする時にストッパとして機能しない可能性があるの
で、ＣＶＤ（Chemical Vapor Deposition）膜との重ね
膜にしたほうが良い。

【００５６】次に、図５（ｆ）に示すように、レジスト
マスク１０及び絶縁膜８の不要な部分を除去し、Ｓｉ基
板１のＮＭＯＳ形成領域、抵抗素子形成領域、及び容量
素子形成領域を覆うようにホトレジストＨ３を形成し、
Ｓｉ基板１のＰＭＯＳ形成領域上の１層目の多結晶シリ
コン膜６に、例えばＢＦ₂のイオン打ち込みを行い、Ｐ
型領域１２を形成する。

【００５７】次に、図６（ｇ）に示すように、ホトレジ
ストＨ３を除去し、全面に酸化膜を形成し、その酸化膜
をパターニングしてマスクをつくり１層目の多結晶シリ
コン膜６をエッチングして、ＮＭＯＳのゲート電極１
４、ＰＭＯＳのゲート電極１５、容量素子の下部電極１
６、及び抵抗素子１７を形成する。

【００５８】本実施例１においては、抵抗素子１７の多
結晶シリコン中に不純物が含まれていない。

【００５９】次に、図６（ｈ）に示すように、Ｓｉ基板
１のＰＭＯＳ形成領域、抵抗素子形成領域、及び容量素
子形成領域を覆うようにホトレジストを形成し、ＮＭＯ
Ｓのゲート電極１４上の酸化物マスク１３をイオン打ち
込みのマスクとして、例えばＡｓ打ち込みを行い、ＮＭ
ＯＳのソース、ドレインの低濃度拡散層領域１８を形成
した後、ホトレジストを除去し、今度は、Ｓｉ基板１の
ＮＭＯＳ形成領域、抵抗素子形成領域、及び容量素子形
成領域を覆うようにホトレジストＨ４を形成し、ＰＭＯ
Ｓのゲート電極１５上の酸化物マスク１３をイオン打ち
込みのマスクとして、例えばＢＦ₂打ち込みを行い、Ｐ
ＭＯＳのソース、ドレインの低濃度拡散層領域１９を形
成する。

【００６０】次に、図７（ｉ）に示すように、ホトレジ
ストＨ４を除去し、再び全面に酸化膜を形成し、異方性
エッチングで、形成した酸化膜をエッチングして、ゲー
ト電極１４、１５、容量素子の上部電極９、及び下部電
極１６、及び抵抗素子１７の側面にサイドウォール２０
を形成した後、Ｓｉ基板１のＰＭＯＳ形成領域、容量素
子形成領域を覆うようにホトレジストＨ５を形成し、Ｎ
ＭＯＳのゲート電極１４とサイドウォール２０をイオン
打ち込みのマスクとして、例えば、Ａｓ打ち込みを加速
電圧４０〜８０ｋｅＶ、打ち込み量２〜５×１０¹⁵個／
ｃｍ²で行い、ＮＭＯＳのソース、ドレインの高濃度拡
散層領域２１を形成する。

【００６１】例えば、この時、同時に抵抗素子１７にも
Ａｓ打ち込みを行い、容量素子の下部電極の不純物量と
は異なる不純物量の抵抗素子２２を形成する。

【００６２】次に、図７（ｊ）に示すように、ホトレジ
ストＨ５を除去し、Ｓｉ基板１のＮＭＯＳ形成領域、抵
抗素子形成領域、及び容量素子形成領域を覆うようにホ
トレジストＨ６を形成し、ＰＭＯＳのゲート電極１５と
サイドウォール２０をイオン打ち込みのマスクとして、
例えば、ＢＦ₂打ち込みを行い、ＰＭＯＳのソース、ド
レインの高濃度拡散層領域２３を形成する。

【００６３】次に、図８（ｋ）に示すように、ホトレジ
ストＨ６を除去し、引き出し電極とのコンタクト抵抗を
低くするために、高融点金属、例えばチタン（Ｔｉ）を
全面に堆積した後熱処理を行い、ＴｉとＳｉが接触して
いる部分を自己整合的にシリサイド化し、シリサイド層
２４を形成する。

【００６４】この時、抵抗素子２２の低抵抗化を避ける
ため、Ｔｉを堆積する前に、抵抗素子２２のコンタクト
領域以外は絶縁膜２８で覆っておく。

【００６５】次に、全面にＳｉＯ₂を堆積させ配線層間
絶縁膜２５を形成し、ホトエッチングにより配線層間絶
縁膜２５を部分的に除去し、コンタクト孔を形成し、全
面に例えば、ＴｉＮでバリアメタル２６を形成した後、
例えば、Ａｌのような良導電材料からなる膜を形成し、
パターニングをして引き出し電極２７を形成する。

【００６６】前記手順で製造された半導体装置のＣＭＯ
Ｓインバータ、抵抗素子、及び容量素子の断面は図２の
ようになる。

【００６７】なお、本実施例１では半導体素子としてＭ
ＯＳＦＥＴを用いているが、ＭＩＳＦＥＴでも良い。

【００６８】また、本実施例１では容量素子、抵抗素
子、及びＭＯＳＦＥＴ（ＭＩＳＦＥＴ）のゲート電極を
多結晶シリコンで形成したが、これに限らず金属等の導
電体を用いても良い。

【００６９】なお、前述したように、本実施例１の半導
体装置は、例えば、アナログ信号処理回路を有するもの
であり、ここで説明したＣＭＯＳインバータ、抵抗素
子、及び容量素子以外にもＭＩＳＦＥＴ等が含まれてい
るが、それらは本実施例１中のものと同様に形成する。

【００７０】本実施例１の製造方法により製造された半
導体装置は、２層目の多結晶シリコン膜をエッチングし
た後、１層目の多結晶シリコンをエッチングするので、
１層目の多結晶シリコン膜の側面にエッチング残りが生
じない。そのため、エッチング残りがはがれ等により異
物になり、ショートの原因や、イオン打ち込みのマスク
となり不純物濃度にムラができる原因となるのを低減で
きる。

【００７１】また、絶縁膜８を形成した後、連続して２
層目の多結晶シリコン膜を形成し、２層目の多結晶シリ
コン膜及び絶縁膜８をパターニングするため、洗浄やイ
オン打ち込みによるダメージが低減され、容量用絶縁膜
１１の膜厚のばらつきが減少するため、容量素子の信頼
性が向上する。

【００７２】また、１層目の多結晶シリコン膜で、ＣＭ
ＯＳインバータを含むＭＯＳＦＥＴ（ＭＩＳＦＥＴ）の
ゲート電極を形成するため、洗浄やイオン打ち込みによ
る素子形成領域表面のダメージが減少し、しきい値電圧
等のデバイス特性のばらつきが低減されるので、ＭＯＳ
ＦＥＴ（ＭＩＳＦＥＴ）の信頼性も向上する。

【００７３】また、本実施例１では、ＮＭＯＳのソー
ス、ドレインの高濃度拡散層領域２１を形成するとき
に、同時に不純物を含まない抵抗素子１７に不純物を打
ち込み抵抗素子２２を形成したが、これに限らず、１層
目のノンドープの多結晶シリコン膜６にＮ型領域７を形
成する工程からシリサイド層２４を形成する工程までの
間の適当な過程で不純物を打ち込むことで、抵抗値を自
由に設定することができ、容量素子の容量値と抵抗素子
の抵抗値との最適化がはかれる。

【００７４】また、本実施例１ではＰＭＯＳのゲート電
極１５にＰ型多結晶シリコンを用いたが、ＮＭＯＳ形成
領域上の１層目の多結晶シリコン膜６に不純物を打ち込
むとき同時にＰＭＯＳ形成領域にも打ち込み、ゲート電
極１５もＮ型多結晶シリコンとしても良い。

【００７５】なお、本実施例１ではＳｉ基板１のＰＭＯ
Ｓ形成領域上の１層目の多結晶シリコン膜をＰ型化する
工程は、２層目の多結晶シリコン膜をパターニングした
後に行っているが、これに限らず適当な段階で行えば良
い。ただし、容量用絶縁膜に酸化膜と窒化膜の複合膜を
用いる場合は、窒化膜形成前にボロンを注入してＰ型化
してしまうと、窒化膜形成時にこのボロンがゲート酸化
膜を抜けてＳｉ基板へ入り込み、しきい値電圧低下の原
因となる（IEEE Transaction on Device, vol.37, no.
8, 1990, p.1842 参照）。そのため、容量用絶縁膜に窒
化膜が含まれる場合、Ｐ型化する工程は、窒化膜形成後
から１層目の多結晶シリコン膜をパターニングする前ま
での間で行う。

【００７６】また、ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）のゲ
ート電極及び拡散層領域表面、容量素子及び抵抗素子の
コンタクト領域を自己整合的にシリサイド化させること
によりコンタクト抵抗を低くすることができるととも
に、ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）の拡散層のシート抵
抗も低くできる。

【００７７】（実施例２）図９（ａ）は、本発明による
実施例２の半導体装置のセルトランジスタ部分の拡大平
面図、図９（ｂ）は、図９（ａ）のＤ−Ｄ′線における
断面図である。

【００７８】本実施例２の半導体装置は、前記実施例１
の容量素子、抵抗素子、ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）
を含むアナログ信号処理回路と、フラッシュメモリとを
有する半導体装置である。

【００７９】図９に示すセルトランジスタは、シリコン
（Ｓｉ）基板１に、このシリコン基板１の表面に形成さ
れた素子分離用フィールド絶縁膜２、シリコン基板１の
素子形成領域に形成されたＰウェル４、シリコン基板１
の素子形成領域上にゲート酸化膜５を介して形成された
フローティングゲート（浮遊ゲート）３３、そのフロー
ティングゲート３３上に層間絶縁膜３２を介して形成さ
れたコントロールゲート（制御ゲート）３１、Ｐウェル
４中に形成されたＮ型拡散層領域３７、配線層間絶縁膜
に設けられたコンタクト孔からの引き出し電極３８で構
成されている。

【００８０】その他のＭＯＳＦＥＴ（ＭＩＳＦＥＴ）、
抵抗素子、及び容量素子等は前記実施例１で説明したも
のと同様である。

【００８１】図１０乃至図１３は、本実施例２の半導体
装置の製造方法を説明するための、各製造工程における
断面図である。

【００８２】なお、図１０乃至図１３において、（ａ）
はセルトランジスタを形成する領域（メモリセル形成領
域）の各製造工程における断面図、（ｂ）は前記図２
（ｂ）の容量素子形成領域及び図２（ｃ）の抵抗素子形
成領域の各製造工程における断面図、（ｃ）は前記図２
のＣＭＯＳ形成領域の各製造工程における断面図であ
る。

【００８３】以下、図１０乃至図１３を用いて本実施例
２の半導体装置の製造方法を説明する。

【００８４】まず、前記実施例１と同様の手順でＳｉ基
板１上にフィールド絶縁膜２を形成し、Ｎウェル３、Ｐ
ウェル４を形成し、ゲート酸化膜５を形成し、１層目の
不純物を含まない多結晶シリコン膜６を形成し、ＮＭＯ
Ｓ形成領域、容量素子形成領域、及びメモリセル形成領
域に不純物を打ち込みＮ型領域７を形成した後、図１０
に示すように、ホトレジストＨ１０を形成し、フィール
ド絶縁膜２上で図１０（ａ）のメモリセル形成領域と、
他の図１０（ｂ）の容量素子形成領域及び抵抗素子形成
領域、及び図１０（ｃ）のＣＭＯＳ形成領域とを分離す
る。

【００８５】次に、図１１に示すように、ホトレジスト
Ｈ１０を除去し、前記実施例１と同様の手順で絶縁膜８
を形成し、続けて２層目の多結晶シリコン膜を形成し、
絶縁膜３０を形成した後、メモリセル形成領域のゲート
形成領域、及び容量素子の上部電極形成領域を覆うよう
にホトレジストＨ１１を形成し、パターニングして容量
素子の上部電極９、セルトランジスタのコントロールゲ
ート３１、層間絶縁膜３２を形成する。

【００８６】次に、図１２に示すように、ホトレジスト
Ｈ１１を除去し、再び前記実施例１と同様の手順でホト
レジストＨ１２を形成し、Ｓｉ基板１のＰＭＯＳ形成領
域上の１層目の多結晶シリコン膜６に不純物を注入し、
Ｐ型領域１２を形成する。

【００８７】次に、図１３（ｂ）、及び図１３（ｃ）に
示すように、メモリセル形成領域を除くＭＩＳＦＥＴの
ゲート電極形成領域、容量素子の下部電極形成領域、及
び抵抗素子形成部分にホトレジストＨ１３を形成し、１
層目の多結晶シリコン膜６をパターニングし、ＭＩＳＦ
ＥＴのゲート電極１４、１５、容量素子の下部電極１
６、及び抵抗素子１７を形成する。

【００８８】このとき、図１３（ａ）に示したように、
セルトランジスタ形成領域はコントロールゲート３１上
の絶縁膜３０をマスクとしてパターニングされ、フロー
ティングゲート３３が形成される。

【００８９】後は従来のフラッシュメモリの製造方法に
従って、拡散層領域３７や引き出し電極３８を形成して
いく。

【００９０】なお、本実施例２では容量素子、抵抗素
子、及びＭ０ＳＦＥＴ（ＭＩＳＦＥＴ）のゲート電極を
多結晶シリコンで形成したが、これに限らず金属等の導
電体を用いても良い。

【００９１】なお、前述したように、本実施例２の半導
体装置は、例えば、アナログ信号処理回路とフラッシュ
メモリとを有するものであり、ここで説明したＣＭＯＳ
インバータ、抵抗素子、容量素子、およびセルトランジ
スタ以外にもＭＩＳＦＥＴ等が含まれているが、それら
は本実施例中のものと同時に形成する。

【００９２】本実施例２の製造方法により製造された半
導体装置は、２層目の多結晶シリコン膜をエッチングし
た後、１層目の多結晶シリコンをエッチングするので、
エッチング残りが生じない。そのため、エッチング残り
がはがれ等により異物になり、ショートの原因や、イオ
ン打ち込みのマスクとなり不純物濃度にムラができる原
因となるのを低減できる。

【００９３】また、絶縁膜８を形成した後、連続して２
層目の多結晶シリコン膜を形成し、２層目の多結晶シリ
コン膜及び絶縁膜８をパターニングするため、洗浄やイ
オン打ち込みによるダメージが低減され、容量用絶縁膜
１１及び層間絶縁膜３２の膜厚のばらつきが減少するの
で、容量素子及びセルトランジスタの信頼性を向上する
ことができる。

【００９４】また、１層目の多結晶シリコン膜で、ＣＭ
ＯＳインバータを含むＭ０ＳＦＥＴ（ＭＩＳＦＥＴ）の
ゲート電極を形成するため、洗浄やイオン打ち込みによ
る素子形成領域表面のダメージが減少し、しきい値電圧
等のデバイス特性のばらつきが低減されるので、Ｍ０Ｓ
ＦＥＴ（ＭＩＳＦＥＴ）の信頼性も向上することができ
る。

【００９５】なお、本実施例２では、ホトレジストをマ
スクとして１層目及び２層目の多結晶シリコン膜をパタ
ーニングしたが、絶縁膜マスクを用いてパターニングす
ることも可能である。

【００９６】以下、図１４から図１６を用いて絶縁膜マ
スクを用いたパターニングの説明をする。

【００９７】まず、前述の図１１までの工程を行った
後、ホトレジストＨ１０を除去し、絶縁膜８を形成し、
続けて２層目の多結晶シリコン膜を形成し、絶縁膜３０
を形成した後、さらに膜厚がそれぞれ数１０ｎｍの多結
晶シリコン膜３４、絶縁膜３５を形成し、２層目の多結
晶シリコン膜上の絶縁膜３０、多結晶シリコン膜３４、
絶縁膜３５の３層膜をパターニングした後、図１４に示
すように、残った絶縁膜３５をマスクとして２層目の多
結晶シリコン膜をエッチングし、容量素子の上部電極
９、及びセルトランジスタのコントロールゲート３１を
形成する。

【００９８】次に、前記２層目の多結晶シリコン膜をエ
ッチングした時、ストッパになった絶縁膜８が、削れて
薄くなるなどして、１層目の多結晶シリコン膜６をエッ
チングする際のマスクとして使えない場合があるので、
２層目の多結晶シリコン膜をエッチングした後、全面の
絶縁膜をエッチバックし、再度数１０ｎｍの絶縁膜３６
を形成した後、図１５に示すように、セルトランジスタ
のゲート形成領域及び容量素子の上部電極のコンタクト
領域以外の領域を覆うようにホトレジストＨ１４を形成
し、再度形成した絶縁膜３６をパターニングする。

【００９９】次に、図１６に示すように、ホトレジスト
Ｈ１４を除去し、残った絶縁膜３６をマスクとして１層
目の多結晶シリコン膜６をエッチングし、セルトランジ
スタのフローティングゲート３３、容量素子の下部電極
１６、抵抗素子１７ならびにＭＩＳＦＥＴのゲート電極
１４、１５を形成する。

【０１００】この時、セルトランジスタのゲート形成領
域及び容量素子の上部電極のコンタクト領域の多結晶シ
リコン膜３４も同時にエッチングされるので、それぞれ
のコンタクト領域上に残るのは絶縁膜３０、３６のいず
れか１層のみとなる。

【０１０１】後は従来の製造方法に従って、拡散層領域
３７や引き出し電極３８を形成していく。

【０１０２】以上、本発明を前記実施例に基づき具体的
に説明したが、本発明は、前記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることはもちろんである。

【０１０３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０１０４】（１）２層目の多結晶シリコン膜をエッチ
ングした後、１層目の多結晶シリコンをエッチングする
ことにより、エッチング残りがなくなるので、エッチン
グ残りがはがれ等により異物となりショートの原因や、
イオン打ち込みのマスクとなって不純物濃度にムラがで
きる原因を低減することができる。

【０１０５】（２）１層目の多結晶シリコン膜上に絶縁
膜を形成した後、続けて２層目の多結晶シリコン膜を形
成することにより、容量用絶縁膜の膜厚のばらつきが減
少するので、容量値のばらつきが原因で生じる誤動作を
低減することができる。これにより容量素子の信頼性を
向上することができる。

【０１０６】（３）容量素子形成領域の不純物を含まな
い１層目の多結晶シリコン膜に不純物を注入する工程と
は別に、適当な過程で抵抗素子領域の１層目の多結晶シ
リコンに不純物を打ち込むことにより、抵抗素子の抵抗
値を自由に設定することができるので、容量素子の容量
値と抵抗素子の抵抗値の組み合わせの最適化がはかれ
る。

【０１０７】（４）不純物を含まない１層目の多結晶シ
リコン膜でＭ０ＳＦＥＴ（ＭＩＳＦＥＴ）のゲート電極
を形成することにより、洗浄やイオン打ち込みによる素
子形成領域表面のダメージが少なくなるので、しきい値
電圧等のデバイス特性のばらつきが低減し、ＭＩＳＦＥ
Ｔの信頼性を向上することができる。

【０１０８】（５）素子形成領域上の不純物を含まない
１層目の多結晶シリコン膜に、適当な過程で不純物を注
入することにより、ＭＩＳＦＥＴのゲート電極がＮ型多
結晶シリコンのものと、Ｐ型多結晶シリコンのものを組
み合わせることができるので、信頼性の向上と、動作の
高速化がはかれる。

【０１０９】（６）Ｍ０ＳＦＥＴ（ＭＩＳＦＥＴ）のゲ
ート電極及びソース、ドレイン拡散層の表面、ならびに
容量素子及び抵抗素子のコンタクト領域に自己整合的に
シリサイド層を形成することにより、コンタクト抵抗を
低減することができる。

【図面の簡単な説明】

【図１】本発明による実施例１の半導体装置の部分平面
図である

【図２】図１のＡ−Ａ’線，Ｂ−Ｂ’線，Ｃ−Ｃ’線に
沿った断面図である。

【図３】本実施例１の半導体装置の製造方法を説明する
ための各製造工程における断面図である。

【図４】本実施例１の半導体装置の製造方法を説明する
ための各製造工程における断面図である。

【図５】本実施例１の半導体装置の製造方法を説明する
ための各製造工程における断面図である。

【図６】本実施例１の半導体装置の製造方法を説明する
ための各製造工程における断面図である。

【図７】本実施例１の半導体装置の製造方法を説明する
ための各製造工程における断面図である。

【図８】本実施例１の半導体装置の製造方法を説明する
ための各製造工程における断面図である。

【図９】本発明による実施例２の半導体装置の部分平面
図及び断面図である。

【図１０】本実施例２の半導体装置の製造方法を説明す
るための各工程における断面図である。

【図１１】本実施例２の半導体装置の製造方法を説明す
るための各工程における断面図である。

【図１２】本実施例２の半導体装置の製造方法を説明す
るための各工程における断面図である。

【図１３】本実施例２の半導体装置の製造方法を説明す
るための各工程における断面図である。

【図１４】本実施例２の半導体装置の製造方法の変形例
を説明するための断面図である。

【図１５】本実施例２の半導体装置の製造方法の変形例
を説明するための断面図である。

【図１６】本実施例２の半導体装置の製造方法の変形例
を説明するための断面図である。

【符号の説明】

１…シリコン基板、２…フィールド絶縁膜、３…Ｎウェ
ル、４…Ｐウェル、５…ゲート酸化膜、６…不純物を含
まない多結晶シリコン膜、７…Ｎ型領域、８，２８，３
０，３５，３６…絶縁膜、９…容量素子の上部電極、１
０…レジストマスク、１１…容量用絶縁膜、１２…Ｐ型
領域、１３…酸化膜、１４…ＮＭＯＳのゲート電極、１
５…ＰＭＯＳのゲート電極、１６…容量素子の下部電
極、１７…不純物を含まない抵抗素子、１８…ＮＭＯＳ
の低濃度拡散層領域、１９…ＰＭＯＳの低濃度拡散層領
域、２０…サイドウォール、２１…ＮＭＯＳの高濃度拡
散層領域、２２…抵抗素子、２３…ＰＭＯＳの高濃度拡
散層領域、２４…シリサイド層、２５…配線層間絶縁
膜、２６…バリアメタル、２７，３８…引き出し電極、
３１…コントロールゲート、３２…層間絶縁膜、３３…
フローティングゲート、３４…多結晶シリコン膜、３７
…Ｎ型拡散層領域、Ｓ…素子形成領域、Ｈ１，Ｈ２，Ｈ
３，Ｈ４，Ｈ５，Ｈ６，Ｈ１０，Ｈ１１，Ｈ１２，Ｈ１
３，Ｈ１４…ホトレジスト。

フロントページの続き (72)発明者三浦弥一郎東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5F032 AA16 AA34 5F038 AC15 AR09 AV06 AV08 DF05 DF12 EZ13 5F048 AC03 AC10 BA01 BB07 BB08 BB09 BC06 BE03 BG13

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、第１導電膜、絶縁膜、
第２導電膜の順に積層して容量素子を形成する工程を有
する半導体装置の製造方法において、前記半導体基板上
に第１導電膜を形成する工程と、該第１導電膜上に絶縁
膜を形成する工程と、該絶縁膜上に第２導電膜を形成し
た後、前記第２導電膜をパターニングして容量素子の上
部電極を形成する工程と、前記第１導電膜をパターニン
グして前記容量素子の下部電極を形成する工程とを備え
たことを特徴とする半導体装置の製造方法。
【請求項２】半導体基板の第１素子分離領域上に第１
導電膜、絶縁膜、第２導電膜の順に積層して容量素子を
形成する工程と、前記半導体基板の第２素子分離領域上
に抵抗素子を形成する工程を有する半導体装置の製造方
法において、前記半導体基板上に第１導電膜を形成する
工程と、該第１導電膜上に絶縁膜を形成する工程と、該
絶縁膜上に第２導電膜を形成した後、前記第２導電膜を
パターニングして容量素子の上部電極を形成する工程
と、前記第１導電膜をパターニングして前記容量素子の
下部電極及び第２素子分離領域上の抵抗素子を形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。
【請求項３】半導体基板の第１素子分離領域上に、第
１シリコン膜、絶縁膜、第２シリコン膜の順に積層して
容量素子を形成する工程と、前記半導体基板の第２素子
分離領域上に抵抗素子を形成する工程を有する半導体装
置の製造方法において、前記半導体基板上に不純物を含
まない第１シリコン膜を形成する工程と、前記半導体基
板の第１素子分離領域上の前記第１シリコン膜に不純物
を注入する工程と、前記第１シリコン膜上に絶縁膜を形
成する工程と、該絶縁膜上に第２シリコン膜を形成する
工程と、前記第２シリコン膜をパターニングして容量素
子の上部電極を形成する工程と、前記第１シリコン膜を
パターニングして前記容量素子の下部電極及び前記半導
体基板の第２素子分離領域上の抵抗素子を形成する工程
と、前記半導体基板の第２素子分離領域上の抵抗素子に
不純物を注入する工程とを備えたことを特徴とする半導
体装置の製造方法。
【請求項４】半導体基板の素子分離領域上に、第１導
電膜、絶縁膜、第２導電膜の順に積層して容量素子を形
成する工程と、前記半導体基板の素子形成領域上にＭＩ
ＳＦＥＴのゲート電極とを形成する工程を有する半導体
装置の製造方法において、前記半導体基板上に第１導電
膜を形成する工程と、該第１導電膜上に絶縁膜を形成す
る工程と、該絶縁膜上に第２導電膜を形成した後、前記
第２導電膜をパターニングして容量素子の上部電極を形
成する工程と、前記第１導電膜をパターニングして前記
容量素子の下部電極及びゲート電極を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。
【請求項５】半導体基板の第１素子分離領域上に第１
導電膜、絶縁膜、第２導電膜の順に積層して容量素子を
形成する工程と、前記半導体基板の第２素子分離領域上
に抵抗素子を形成する工程と、前記半導体基板の素子形
成領域上のＭＩＳＦＥＴのゲート電極を形成する工程を
有する半導体装置の製造方法において、前記半導体基板
上に第１導電膜を形成する工程と、該第１導電膜上に絶
縁膜を形成する工程と、該絶縁膜上に第２導電膜を形成
した後、前記第２導電膜をパターニングして容量素子の
上部電極を形成する工程と、前記第１導電膜をパターニ
ングして前記容量素子の下部電極、前記半導体基板の第
２素子分離領域上の抵抗素子、及びゲート電極を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。
【請求項６】半導体基板の第１素子分離領域上に、第
１導電膜、絶縁膜、第２導電膜の順に積層して容量素子
を形成する工程と、前記半導体基板上の第２素子分離領
域上に抵抗素子を形成する工程と、前記半導体基板の素
子形成領域上のＭＩＳＦＥＴのゲート電極を形成する工
程を有する半導体装置の製造方法において、前記半導体
基板上に不純物を含まない第１シリコン膜を形成する工
程と、前記半導体基板の第１素子分離領域上及び第１素
子形成領域上の前記第１シリコン膜に不純物を注入する
工程と、前記第１シリコン膜上に絶縁膜を形成する工程
と、該絶縁膜上に第２シリコン膜を形成する工程と、前
記第２シリコン膜をパターニングして容量素子の上部電
極を形成する工程と、前記第１シリコン膜をパターニン
グして前記容量素子の下部電極、抵抗素子、及びゲート
電極を形成する工程と、前記半導体基板の第２素子分離
領域上の抵抗素子に不純物を注入する工程とを備えたこ
とを特徴とする半導体装置の製造方法。
【請求項７】半導体基板の第１素子分離領域上に、第
１シリコン膜、絶縁膜、第２シリコン膜の順に積層して
容量素子を形成する工程と、前記半導体基板の第２素子
分離領域上に抵抗素子を形成する工程と、前記半導体基
板の第１素子形成領域上のＮチャネルＭＩＳＦＥＴのゲ
ート電極と、前記半導体基板の第２素子形成領域上のＰ
チャネルＭＩＳＦＥＴのゲート電極とを形成する工程を
有する半導体装置の製造方法において、前記半導体基板
上に、不純物を含まない第１多結晶シリコン膜を形成す
る工程と、前記半導体基板の第１素子分離領域上及び第
１素子形成領域上の第１シリコン膜に不純物を注入して
Ｎ型化する工程と、前記第１シリコン膜上に絶縁膜を形
成する工程と、該絶縁膜上に第２シリコン膜を形成する
工程と、前記第２シリコン膜をパターニングして容量素
子の上部電極を形成する工程と、前記半導体基板の第２
素子形成領域上の第１シリコン膜に不純物を注入してＰ
型化する工程と、前記第１シリコン膜をパターニングし
て前記容量素子の下部電極、抵抗素子、及びゲート電極
を形成する工程と、前記半導体基板の第２素子分離領域
上の前記抵抗素子に不純物を注入してＮ型化する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項８】半導体基板の第１素子分離領域上に、第
１シリコン膜、酸化膜と窒化膜の複合膜からなる絶縁
膜、第２シリコン膜の順に積層して容量素子を形成する
工程と、前記半導体基板上の第２素子分離領域上に抵抗
素子を形成する工程と、前記半導体基板の第１素子形成
領域上のＮチャネルＭＩＳＦＥＴのゲート電極と、前記
半導体基板の第２素子形成領域上のＰチャネルＭＩＳＦ
ＥＴのゲート電極とを形成する工程を有する半導体装置
の製造方法において、前記半導体基板上に、不純物を含
まない第１多結晶シリコン膜を形成する工程と、前記半
導体基板の第１素子分離領域上及び第１素子形成領域上
の第１シリコン膜に不純物を注入してＮ型化する工程
と、前記第１シリコン膜上に絶縁膜を形成する工程と、
該絶縁膜上に第２シリコン膜を形成する工程と、前記第
２シリコン膜をパターニングして容量素子の上部電極を
形成する工程と、前記半導体基板の第２素子形成領域上
の第１シリコン膜に不純物を注入してＰ型化する工程
と、前記第１シリコン膜をパターニングして前記容量素
子の下部電極、抵抗素子、及びゲート電極を形成する工
程と、前記半導体基板の第２素子分離領域上の前記抵抗
素子に不純物を注入してＮ型化する工程とを備えたこと
を特徴とする半導体装置の製造方法。
【請求項９】前記半導体基板の第２素子形成領域上の
前記第１シリコン膜に不純物を注入してＰ型化する工程
は、前記絶縁膜を形成する工程後から前記第１シリコン
膜をパターニングする工程の前までの間で行われること
を特徴とする前記請求項７または８に記載の半導体装置
の製造方法。
【請求項１０】前記第１導電膜上に絶縁膜を形成する
工程と、該絶縁膜上に第２導電膜を形成する工程は、連
続して行うことを特徴とする前記請求項７乃至９のいず
れか１項に記載の半導体装置の製造方法。
【請求項１１】前記請求項１０に記載の半導体装置の
製造方法において、第１シリコン膜、絶縁膜、第２シリ
コン膜の順に積層する工程と、前記第２シリコン膜をパ
ターニングして容量素子の上部電極を形成する工程と、
前記第１シリコン膜をパターニングして前記容量素子の
下部電極抵抗素子、及びＭＩＳＦＥＴのゲート電極を形
成した後、前記ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のソー
ス、ドレイン拡散層領域を形成する工程と、前記ＭＩＳ
ＦＥＴ（ＭＯＳＦＥＴ）のゲート電極及びソース、ドレ
イン拡散層領域の表面、ならびに前記容量素子及び抵抗
素子のコンタクト領域に自己整合でシリサイド層を形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。
【請求項１２】半導体基板の第１素子分離領域上に、
第１導電膜、絶縁膜、第２導電膜の順に積層して容量素
子を形成する工程と、前記半導体基板の第２素子分離領
域上に抵抗素子を形成する工程と、前記半導体基板の素
子形成領域上のＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲート
電極とを形成する工程と、アナログ信号処理回路を形成
する工程を有する半導体装置の製造方法において、前記
半導体基板上に第１導電膜を形成する工程と、該第１導
電膜上に絶縁膜を形成する工程と、該絶縁膜上に第２導
電膜を形成した後、前記第２導電膜をパターニングして
容量素子の上部電極を形成する工程と、前記第１導電膜
をパターニングして前記容量素子の下部電極、抵抗素
子、ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲート電極を形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。
【請求項１３】半導体基板の第１素子分離領域上に、
第１導電膜、絶縁膜、第２導電膜の順に積層して容量素
子を形成する工程と、前記半導体基板の第２素子分離領
域上に抵抗素子を形成する工程と、前記半導体基板の第
１素子形成領域上にＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲ
ート電極を形成する工程と、前記半導体基板の第２素子
形成領域上に第１ゲート絶縁膜を介してフローティング
ゲート、第２ゲート絶縁膜、コントロールゲートの順に
積層してセルトランジスタを形成する工程と、アナログ
信号処理回路及びメモリ回路を形成する工程を有する半
導体装置の製造方法において、前記半導体基板上に第１
導電膜を形成する工程と、該第１導電膜上に絶縁膜を形
成する工程と、該絶縁膜上に第２導電膜を形成した後、
前記第２導電膜をパターニングして容量素子の上部電
極、及びセルトランジスタのコントロールゲートを形成
する工程と、前記第１導電膜をパターニングして前記容
量素子の下部電極、前記セルトランジスタのフローティ
ングゲート、抵抗素子、及びＭＩＳＦＥＴ（ＭＯＳＦＥ
Ｔ）のゲート電極を形成する工程を備えたことを特徴と
する半導体装置の製造方法。