JPH11251452A - 高電圧トランジスタと低電圧トランジスタとから構成される電子構造体及びその製造方法 - Google Patents
高電圧トランジスタと低電圧トランジスタとから構成される電子構造体及びその製造方法Info
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- JPH11251452A JPH11251452A JP10371239A JP37123998A JPH11251452A JP H11251452 A JPH11251452 A JP H11251452A JP 10371239 A JP10371239 A JP 10371239A JP 37123998 A JP37123998 A JP 37123998A JP H11251452 A JPH11251452 A JP H11251452A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Abstract
(57)【要約】
【課題】 高電圧トランジスタが高電圧を扱い得るよう
にする構造的特徴を有し、他方接点抵抗を低減し、他方
低電圧トランジスタの応答速度を改善し、従来技術の構
造体の限界を克服する。 【解決手段】 第１タイプの導電性を有する半導体基板
に集積された電子装置の構造体は、各々対応したゲート
領域を有する少なくとも第１ＨＶトランジスタと少なく
とも第２トランジスタとから構成されている。第１ＨＶ
トランジスタ、第２タイプの導電性を有し軽くドーピン
グされたドレン領域とソース領域とを有しており、また
第２ＬＶトランジスタは、第２タイプの導電性を有する
各ドレンとソースの領域を有すると共に、各々、各ゲー
ト領域に隣接して構成された第２部分を有している。
にする構造的特徴を有し、他方接点抵抗を低減し、他方
低電圧トランジスタの応答速度を改善し、従来技術の構
造体の限界を克服する。 【解決手段】 第１タイプの導電性を有する半導体基板
に集積された電子装置の構造体は、各々対応したゲート
領域を有する少なくとも第１ＨＶトランジスタと少なく
とも第２トランジスタとから構成されている。第１ＨＶ
トランジスタ、第２タイプの導電性を有し軽くドーピン
グされたドレン領域とソース領域とを有しており、また
第２ＬＶトランジスタは、第２タイプの導電性を有する
各ドレンとソースの領域を有すると共に、各々、各ゲー
ト領域に隣接して構成された第２部分を有している。
Description
【０００１】
【発明の属する技術分野】この発明は、ＨＶ（高電圧）
トランジスタとＬＶ（低電圧）トランジスタとから構成
された構造体と、特に珪素化合物が使用される加工プロ
セスにおけるその製造方法とに関する。この発明は、特
に、しかし限定的ではなく、ＥＥＰＲＯＭ型やＦＬＡＳ
Ｈ−ＥＥＰＲＯＭ型の不揮発性メモリのような高電圧で
作動される装置と共に基板に集積された構造体に関す
る。
トランジスタとＬＶ（低電圧）トランジスタとから構成
された構造体と、特に珪素化合物が使用される加工プロ
セスにおけるその製造方法とに関する。この発明は、特
に、しかし限定的ではなく、ＥＥＰＲＯＭ型やＦＬＡＳ
Ｈ−ＥＥＰＲＯＭ型の不揮発性メモリのような高電圧で
作動される装置と共に基板に集積された構造体に関す
る。
【０００２】
【従来の技術】良く知られているように、半導体集積回
路を製作する現在の技術は、個々の装置の作動領域にお
ける相互接続部や接触域の抵抗を、珪素と、チタンやタ
ングステン等の遷移金属とからなる複合材を使用して大
幅に低減できるようにして来た。これらの複合材は、珪
素化合物と呼ばれており、比較的低い抵抗を有する層を
形成するのに使用されている。
路を製作する現在の技術は、個々の装置の作動領域にお
ける相互接続部や接触域の抵抗を、珪素と、チタンやタ
ングステン等の遷移金属とからなる複合材を使用して大
幅に低減できるようにして来た。これらの複合材は、珪
素化合物と呼ばれており、比較的低い抵抗を有する層を
形成するのに使用されている。
【０００３】ＭＯＳトランジスタの作動（アクティブ）
領域を覆う珪素化合物層の形成は、一旦トランジスタゲ
ートが形成された後に、次の工程から構成される。即
ち、ソース及びドレインの領域の第１部分にドーパント
（ドーピング用微少化学的不純物）を低濃度で注入し、
ゲートと相互接続線とに隣接してスペーサエレメントを
形成し、トランジスタのソース及びドレンの領域に含ま
れる第２部分にはドーパントを高濃度で注入し、基板の
全面に渡って遷移金属を蒸着し；遷移金属が基板表面と
選択的に反応して珪素化合物を生成する熱処理を実施す
る各工程から構成される。
領域を覆う珪素化合物層の形成は、一旦トランジスタゲ
ートが形成された後に、次の工程から構成される。即
ち、ソース及びドレインの領域の第１部分にドーパント
（ドーピング用微少化学的不純物）を低濃度で注入し、
ゲートと相互接続線とに隣接してスペーサエレメントを
形成し、トランジスタのソース及びドレンの領域に含ま
れる第２部分にはドーパントを高濃度で注入し、基板の
全面に渡って遷移金属を蒸着し；遷移金属が基板表面と
選択的に反応して珪素化合物を生成する熱処理を実施す
る各工程から構成される。
【０００４】その結果、これらの加工の工程では、トラ
ンジスタのゲートや相互接続部を覆っている酸化物の能
動（アクティブ）領域を除去するためのエッチング工程
がポリシリコン線によって与えられる効果と同様の効果
を相互接続部に対して有しているので、それらゲートや
相互接続部を形成しているポリシリコンを覆うように珪
素化合物層が更に蒸着される。
ンジスタのゲートや相互接続部を覆っている酸化物の能
動（アクティブ）領域を除去するためのエッチング工程
がポリシリコン線によって与えられる効果と同様の効果
を相互接続部に対して有しているので、それらゲートや
相互接続部を形成しているポリシリコンを覆うように珪
素化合物層が更に蒸着される。
【０００５】これらの珪素化合物層は、ＤＥ（ドレン拡
張）技術を使用して形成される特にＰ−チャンネル型又
はＮ−チャンネル型のいずれかのＨＶ（高電圧）トラン
ジスタの高電圧装置の製造には使用され得ない。これら
の装置では、ソースとドレンの拡散が軽くドーピングさ
れた領域として与えられ、高いバイアスと動作電圧に耐
えるのに十分に高く降伏電圧が設定されているＨＶトラ
ンジスタを得るようにしている。
張）技術を使用して形成される特にＰ−チャンネル型又
はＮ−チャンネル型のいずれかのＨＶ（高電圧）トラン
ジスタの高電圧装置の製造には使用され得ない。これら
の装置では、ソースとドレンの拡散が軽くドーピングさ
れた領域として与えられ、高いバイアスと動作電圧に耐
えるのに十分に高く降伏電圧が設定されているＨＶトラ
ンジスタを得るようにしている。
【０００６】
【発明が解決しようとする課題】これらの領域の低いド
ーパント濃度と比較的薄い厚さに依って、珪素化合物層
を作成する方法が問題を起こすのは、実にそれらの領域
においてである。例えば、遷移金属層を基板表面と反応
させるための熱処理の実施において、基板におけるドー
パントの幾分かは基板表面層を犠牲にして珪素化合物層
によって吸収され、その結果、通常の動作では、珪素化
合物が基板にショ−トされることになる。
ーパント濃度と比較的薄い厚さに依って、珪素化合物層
を作成する方法が問題を起こすのは、実にそれらの領域
においてである。例えば、遷移金属層を基板表面と反応
させるための熱処理の実施において、基板におけるドー
パントの幾分かは基板表面層を犠牲にして珪素化合物層
によって吸収され、その結果、通常の動作では、珪素化
合物が基板にショ−トされることになる。
【０００７】この発明の実施例は、高電圧トランジスタ
が高電圧を扱い得るようにする一方、接触抵抗を低減さ
せて、低電圧トランジスタの応答速度を改善し、従来の
構造体の限界を克服するようにした、高電圧トランジス
タと低電圧トランジスタとから構成される電子装置構造
体を提供するものである。
が高電圧を扱い得るようにする一方、接触抵抗を低減さ
せて、低電圧トランジスタの応答速度を改善し、従来の
構造体の限界を克服するようにした、高電圧トランジス
タと低電圧トランジスタとから構成される電子装置構造
体を提供するものである。
【０００８】
【課題を解決するための手段】電子装置の構造体は、第
１タイプの導電性を有する半導体基板に集積されてお
り、また各々対応したゲート領域を有する少なくともＨ
Ｖトランジスタと、少なくともＬＶトランジスタとを有
している。ＨＶトランジスタは、第２タイプの導電性を
有し、軽くドーピングされたドレンとソースの領域を有
しており、またＬＶトランジスタは、第２タイプの導電
性を有する各ドレンとソースの領域を有しており、それ
ら領域の各々は各ゲート領域に隣接し軽くドーピングさ
れた部分と、より多量にドーピングされた第２部分とを
有している。ＬＶトランジスタは、そのソース領域とド
レン領域とを低抵抗層で形成されてている。
１タイプの導電性を有する半導体基板に集積されてお
り、また各々対応したゲート領域を有する少なくともＨ
Ｖトランジスタと、少なくともＬＶトランジスタとを有
している。ＨＶトランジスタは、第２タイプの導電性を
有し、軽くドーピングされたドレンとソースの領域を有
しており、またＬＶトランジスタは、第２タイプの導電
性を有する各ドレンとソースの領域を有しており、それ
ら領域の各々は各ゲート領域に隣接し軽くドーピングさ
れた部分と、より多量にドーピングされた第２部分とを
有している。ＬＶトランジスタは、そのソース領域とド
レン領域とを低抵抗層で形成されてている。
【０００９】本発明のもう一つ別の実施例は、各々が対
応したゲート領域を有する少なくともＨＶトランジスタ
と少なくともＬＶトランジスタとから構成された半導体
基板に集積された構造体を作成する方法に向けられれて
いる。この方法は、ＨＶトランジスタのドレン領域とソ
ース領域を形成したり、ＬＶトランジスタのドレン領域
とソース領域の第１部分を形成するために、低濃度で第
１タイプのドーパントを先ず第１に注入し、ＨＶトラン
ジスタの能動域を覆うように酸化物層を形成し、ＬＶト
ランジスタのソース領域とドレン領域の第２部分を形成
するために、第１注入よりも高い濃度で第１タイプのド
ーパントを第２に注入する。この方法は、更に、基板の
表面を覆うように金属層を形成し、引き続いて該金属層
を熱処理してＬＶトランジスタの第２部分を覆うように
珪素化合物層を選択的に形成する。
応したゲート領域を有する少なくともＨＶトランジスタ
と少なくともＬＶトランジスタとから構成された半導体
基板に集積された構造体を作成する方法に向けられれて
いる。この方法は、ＨＶトランジスタのドレン領域とソ
ース領域を形成したり、ＬＶトランジスタのドレン領域
とソース領域の第１部分を形成するために、低濃度で第
１タイプのドーパントを先ず第１に注入し、ＨＶトラン
ジスタの能動域を覆うように酸化物層を形成し、ＬＶト
ランジスタのソース領域とドレン領域の第２部分を形成
するために、第１注入よりも高い濃度で第１タイプのド
ーパントを第２に注入する。この方法は、更に、基板の
表面を覆うように金属層を形成し、引き続いて該金属層
を熱処理してＬＶトランジスタの第２部分を覆うように
珪素化合物層を選択的に形成する。
【００１０】
【発明の実施の形態】本発明に係る構造の特徴と長所
は、一例によって、また添付図面を参照にして、非限定
的に与えられた実施の形態の以下の説明から明らかにな
るであろう。図面を参照にすると、半導体基板１に、本
発明によって集積された電子装置の構造体は、一般に５
０で示されている。構造体５０は、少なくとも一つの第
１ＨＶ（高電圧）トランジスタ２と少なくとも一つの第
２ＬＶ（低電圧）トランジスタ３とから構成されてい
る。次の説明は、Ｎ型の装置を有する好適な実施の形態
について述べたものである。Ｐ型の装置が含まれている
場合、上記の導電性タイプは反転されなければならな
い。
は、一例によって、また添付図面を参照にして、非限定
的に与えられた実施の形態の以下の説明から明らかにな
るであろう。図面を参照にすると、半導体基板１に、本
発明によって集積された電子装置の構造体は、一般に５
０で示されている。構造体５０は、少なくとも一つの第
１ＨＶ（高電圧）トランジスタ２と少なくとも一つの第
２ＬＶ（低電圧）トランジスタ３とから構成されてい
る。次の説明は、Ｎ型の装置を有する好適な実施の形態
について述べたものである。Ｐ型の装置が含まれている
場合、上記の導電性タイプは反転されなければならな
い。
【００１１】ＨＶトランジスタ２は、ドレン領域６とソ
ース領域７とを有している。ドレン領域６は、Ｐ型の基
板１へのＮ−型の第１注入によって形成される。ソース
領域は、Ｎ＋型の注入によって形成される。有利なこと
には、ソース領域は、更に、Ｎ−型の第１注入によって
も形成される。これら領域６、７は、第１の厚さを有す
る酸化物層１５ａによって基板１から絶縁されたポリシ
リコン層１８よりなるゲート領域４によって被覆された
チャンネル領域により分離されている。
ース領域７とを有している。ドレン領域６は、Ｐ型の基
板１へのＮ−型の第１注入によって形成される。ソース
領域は、Ｎ＋型の注入によって形成される。有利なこと
には、ソース領域は、更に、Ｎ−型の第１注入によって
も形成される。これら領域６、７は、第１の厚さを有す
る酸化物層１５ａによって基板１から絶縁されたポリシ
リコン層１８よりなるゲート領域４によって被覆された
チャンネル領域により分離されている。
【００１２】ＬＶトランジスタ３は、各ドレン領域８と
ソース領域９から構成されており、それら領域の各々
は、第２部分１１がゲート５に整合されることのないよ
うに、基板１へのＮ−型の第１注入によって第１部分１
０を形成し、且つＮ＋型の第２注入によって第２部分１
１を形成している。
ソース領域９から構成されており、それら領域の各々
は、第２部分１１がゲート５に整合されることのないよ
うに、基板１へのＮ−型の第１注入によって第１部分１
０を形成し、且つＮ＋型の第２注入によって第２部分１
１を形成している。
【００１３】このゲート領域５は、酸化物層１５ａより
も薄いもう一つ別の酸化物層１７によって基板１から絶
縁されたポリシリコン層１８から構成されている。ゲー
ト領域５は、その上に形成された珪素化合物層２３から
も構成されている。この珪素化合物層２３は、更に、ド
レンとソースの領域８、９の第２部分も覆っている。
も薄いもう一つ別の酸化物層１７によって基板１から絶
縁されたポリシリコン層１８から構成されている。ゲー
ト領域５は、その上に形成された珪素化合物層２３から
も構成されている。この珪素化合物層２３は、更に、ド
レンとソースの領域８、９の第２部分も覆っている。
【００１４】有利なことには、誘電性材のスペーサエレ
メント５ａが、第１と第２のトランジスタの各ゲート
４、５のどちらの側にも設けられている。有利なことに
は、ソース領域６とドレン領域７とは、それら各ソース
領域６とドレン領域７よりも多くドーピングされた接点
（コンタクト）領域４'を有している。有利なことに
は、ＨＶトランジスタ２のゲート領域４と接点領域４'
は、更に珪素化合物層２３も有している。
メント５ａが、第１と第２のトランジスタの各ゲート
４、５のどちらの側にも設けられている。有利なことに
は、ソース領域６とドレン領域７とは、それら各ソース
領域６とドレン領域７よりも多くドーピングされた接点
（コンタクト）領域４'を有している。有利なことに
は、ＨＶトランジスタ２のゲート領域４と接点領域４'
は、更に珪素化合物層２３も有している。
【００１５】図３から図１４を参照にすると、本発明の
第１実施の形態に係る上記構造体の製造方法は、第１ト
ランジスタ２と第２トランジスタ３の各第１能動（アク
ティブ）域１３と第２能動（アクティブ）域１４を限定
するように、第１の厚さを有する電界酸化物の第１層１
２を基板１の表面を覆うように選択的に形成する工程か
ら構成されている。（図３）。
第１実施の形態に係る上記構造体の製造方法は、第１ト
ランジスタ２と第２トランジスタ３の各第１能動（アク
ティブ）域１３と第２能動（アクティブ）域１４を限定
するように、第１の厚さを有する電界酸化物の第１層１
２を基板１の表面を覆うように選択的に形成する工程か
ら構成されている。（図３）。
【００１６】第１酸化物層１２の厚さよりもはるかに薄
い第２の厚さを有する第２酸化物層１５がこれら能動域
１３、１４に形成されている（図４）。この第２酸化物
層１５は、次に第１マスク１６を使用して写真製版法に
よって能動域１４から選択的に除去される（図５）。
い第２の厚さを有する第２酸化物層１５がこれら能動域
１３、１４に形成されている（図４）。この第２酸化物
層１５は、次に第１マスク１６を使用して写真製版法に
よって能動域１４から選択的に除去される（図５）。
【００１７】第２酸化物層１５よりも薄い第３酸化物層
１７は、次に基板１の全面を覆うように形成されてい
る。このように、能動域１３は、第３酸化物層１７より
も厚い酸化物層１５ａで形成され、第１ＨＶトランジス
タ２のゲート酸化物を設けるようにしている。（図
６）。その後、ポリシリコン層１８が蒸着され、それは
次に、第１と第２のトランジスタ２、３の各ゲート領域
４、５と相互接続線１９とを形成するために、第２マス
ク１８'を使用して写真製版法によって選択的に除去さ
れる（図７）。
１７は、次に基板１の全面を覆うように形成されてい
る。このように、能動域１３は、第３酸化物層１７より
も厚い酸化物層１５ａで形成され、第１ＨＶトランジス
タ２のゲート酸化物を設けるようにしている。（図
６）。その後、ポリシリコン層１８が蒸着され、それは
次に、第１と第２のトランジスタ２、３の各ゲート領域
４、５と相互接続線１９とを形成するために、第２マス
ク１８'を使用して写真製版法によって選択的に除去さ
れる（図７）。
【００１８】Ｎ−型の第１注入が、次いで実施され、第
１ＨＶトランジスタ２のドレン領域６及びソース領域７
と、第２ＬＶトランジスタ３のドレン領域８及びソース
領域９の第１部分１０とを形成する（図８）。
１ＨＶトランジスタ２のドレン領域６及びソース領域７
と、第２ＬＶトランジスタ３のドレン領域８及びソース
領域９の第１部分１０とを形成する（図８）。
【００１９】従来の技術を使用して、誘電（絶縁）材の
スペーサ５ａが、次に図９に示されているように、第１
と第２のトランジスタ２、３の各ゲート４、５のどちら
側にも、また相互接続線１９上にも、形成される。この
後に、感光樹脂層２０が形成され、それは第２ＬＶトラ
ンジスタ３の能動域１４から選択的に除去され、第１Ｈ
Ｖトランジスタ２の能動域１３を覆い隠す作用をする第
３マスクを形成する。有利なことには、この感光樹脂層
２０は、ＨＶトランジスタ２の接点領域４'が形成され
ることになる場所から除去される。引き続いて、Ｎ＋型
の第２注入が実施されて、第２ＬＶトランジスタ３のソ
ース領域９とドレン領域８の第２部分１１とを形成する
（図１０）と共に、望ましい場合には接点領域４'も形
成する。
スペーサ５ａが、次に図９に示されているように、第１
と第２のトランジスタ２、３の各ゲート４、５のどちら
側にも、また相互接続線１９上にも、形成される。この
後に、感光樹脂層２０が形成され、それは第２ＬＶトラ
ンジスタ３の能動域１４から選択的に除去され、第１Ｈ
Ｖトランジスタ２の能動域１３を覆い隠す作用をする第
３マスクを形成する。有利なことには、この感光樹脂層
２０は、ＨＶトランジスタ２の接点領域４'が形成され
ることになる場所から除去される。引き続いて、Ｎ＋型
の第２注入が実施されて、第２ＬＶトランジスタ３のソ
ース領域９とドレン領域８の第２部分１１とを形成する
（図１０）と共に、望ましい場合には接点領域４'も形
成する。
【００２０】本方法は、更に基板１の全面を覆うよう
に、第４の誘電層２１の形成を行う（図１１）。この層
２１は、次いで、第４マスク２５を使用して写真製版法
によって第２ＬＶトランジスタ３の能動域１４から選択
的に除去される（珪素化合物層保護）。有利なことに
は、誘電層２１もＨＶトランジスタ２の接点領域４'と
ゲート領域４から除去される。
に、第４の誘電層２１の形成を行う（図１１）。この層
２１は、次いで、第４マスク２５を使用して写真製版法
によって第２ＬＶトランジスタ３の能動域１４から選択
的に除去される（珪素化合物層保護）。有利なことに
は、誘電層２１もＨＶトランジスタ２の接点領域４'と
ゲート領域４から除去される。
【００２１】金属層２２は、次に全シリコン面を覆うよ
うに形成され、金属層２２を基板１の表面と反応させて
珪素化合物層２３を形成するために熱処理が行われる
（図１２）。熱処理中には、遷移金属２２が、誘電層２
１が存在していない基板１の部分とだけ反応することに
なる。ＬＶトランジスタ３のゲート領域５とドレン領域
８及びソース領域９の第２部分とが、また随意にＨＶト
ランジスタ２のゲート領域４と接点領域４'とが、次に
比較的低い抵抗を有する層で覆われる。
うに形成され、金属層２２を基板１の表面と反応させて
珪素化合物層２３を形成するために熱処理が行われる
（図１２）。熱処理中には、遷移金属２２が、誘電層２
１が存在していない基板１の部分とだけ反応することに
なる。ＬＶトランジスタ３のゲート領域５とドレン領域
８及びソース領域９の第２部分とが、また随意にＨＶト
ランジスタ２のゲート領域４と接点領域４'とが、次に
比較的低い抵抗を有する層で覆われる。
【００２２】中間酸化物の第５層２４が形成され、次い
で選択的に除去されて、第１と第２のトランジスタ２、
３のドレン領域６、８とソース領域７、９とに、また相
互接続線１９（図１３）に、接点（コンタクト）域が形
成されることになる場所を限定する。もし何ら接点領域
４'が設けられていなければ、第３Ｎ＋注入がこの目的
のために実施される（図１４）。
で選択的に除去されて、第１と第２のトランジスタ２、
３のドレン領域６、８とソース領域７、９とに、また相
互接続線１９（図１３）に、接点（コンタクト）域が形
成されることになる場所を限定する。もし何ら接点領域
４'が設けられていなければ、第３Ｎ＋注入がこの目的
のために実施される（図１４）。
【００２３】構造体は、次に従来の加工工程によって完
成される。上述のように、上記説明は、Ｎ−チャンネル
のＨＶとＬＶのトランジスタから構成された本発明の構
造体の製造を含むものである。従来のＣＭＯＳ加工法で
は、Ｐ型の基板１に注入されたＮ型の埋設領域１'に集
積されたＰ型のトランジスタから構成された第２部分
は、Ｎ−チャンネル装置の第１部分に関連付けられてい
る。
成される。上述のように、上記説明は、Ｎ−チャンネル
のＨＶとＬＶのトランジスタから構成された本発明の構
造体の製造を含むものである。従来のＣＭＯＳ加工法で
は、Ｐ型の基板１に注入されたＮ型の埋設領域１'に集
積されたＰ型のトランジスタから構成された第２部分
は、Ｎ−チャンネル装置の第１部分に関連付けられてい
る。
【００２４】同じ基板に、Ｎ−チャンネルのＨＶとＬＶ
のトランジスタ２、３に関連したまたＰ−チャンネルの
ＨＶとＬＶのトランジスタ２'、３'に関連した構造体部
分を同じ基板に形成する本発明の第１の実施の形態に係
る方法は、ＣＭＯＳ構造体に対する従来の加工工程を上
述のものに加えることで実施される。
のトランジスタ２、３に関連したまたＰ−チャンネルの
ＨＶとＬＶのトランジスタ２'、３'に関連した構造体部
分を同じ基板に形成する本発明の第１の実施の形態に係
る方法は、ＣＭＯＳ構造体に対する従来の加工工程を上
述のものに加えることで実施される。
【００２５】他方、Ｎ型のＨＶトランジスタ２とＬＶト
ランジスタ３から構成されたり、またＰ型のＨＶトラン
ジスタ２'とＬＶトランジスタ３'から構成された構造体
において接点領域を限定し且つ接点領域に注入する工程
に対して変更が可能であり、最後に述べたトランジスタ
は、珪素化合物層２３から構成されたＰ＋型の各第２ソ
ースとドレンの領域１１'を有する。
ランジスタ３から構成されたり、またＰ型のＨＶトラン
ジスタ２'とＬＶトランジスタ３'から構成された構造体
において接点領域を限定し且つ接点領域に注入する工程
に対して変更が可能であり、最後に述べたトランジスタ
は、珪素化合物層２３から構成されたＰ＋型の各第２ソ
ースとドレンの領域１１'を有する。
【００２６】第１の実施の形態では、中間酸化物層２４
の蒸着に続いて、接点領域を限定するために、第５マス
クを使用して写真製版法によって選択的除去を行う（図
１５）。感光樹脂層２５が次に形成され、それは、Ｎ−
チャンネルのＨＶトランジスタ２を含んだ領域を限定す
るために、第６マスクを使用して写真製版法によって選
択的に除去される。Ｎ＋型の注入が次いで実施され、Ｎ
型のＨＶトランジスタ２の接点領域４'を形成する（図
１６）。感光樹脂のもう一つ別の層２６が形成され、次
いでＰ−チャンネルのＨＶトランジスタ２'から構成さ
れた構造体部分を限定するために、第７マスクを使用し
て写真製版法によって選択的に除去され、続いてＰ型の
ＨＶトランジスタ２'の接点領域４'を形成するためにＰ
＋型の注入が行われる（図１７）。
の蒸着に続いて、接点領域を限定するために、第５マス
クを使用して写真製版法によって選択的除去を行う（図
１５）。感光樹脂層２５が次に形成され、それは、Ｎ−
チャンネルのＨＶトランジスタ２を含んだ領域を限定す
るために、第６マスクを使用して写真製版法によって選
択的に除去される。Ｎ＋型の注入が次いで実施され、Ｎ
型のＨＶトランジスタ２の接点領域４'を形成する（図
１６）。感光樹脂のもう一つ別の層２６が形成され、次
いでＰ−チャンネルのＨＶトランジスタ２'から構成さ
れた構造体部分を限定するために、第７マスクを使用し
て写真製版法によって選択的に除去され、続いてＰ型の
ＨＶトランジスタ２'の接点領域４'を形成するためにＰ
＋型の注入が行われる（図１７）。
【００２７】この実施の形態は、ソースとドレンの領域
に、また相互接続部上に、接点領域を露出するために、
５番目の単一の重要なマスクを有していると言う長所を
有している。更に、この具体的な加工手順は、抵抗を高
めるという不都合を生じることになる珪素化合物へのド
ーパントの注入を回避している。
に、また相互接続部上に、接点領域を露出するために、
５番目の単一の重要なマスクを有していると言う長所を
有している。更に、この具体的な加工手順は、抵抗を高
めるという不都合を生じることになる珪素化合物へのド
ーパントの注入を回避している。
【００２８】第２実施の形態では、中間層２４がその蒸
着後に、Ｎ−型構造体においてＨＶとＬＶのトランジス
タ２、３の接点領域を限定するために、第８のマスクを
使用して写真製版法によって選択的に除去されるように
しており、続いて、この第１部分に接点領域４'を形成
するためのＮ＋注入が行われるようにしている（図１
８）。
着後に、Ｎ−型構造体においてＨＶとＬＶのトランジス
タ２、３の接点領域を限定するために、第８のマスクを
使用して写真製版法によって選択的に除去されるように
しており、続いて、この第１部分に接点領域４'を形成
するためのＮ＋注入が行われるようにしている（図１
８）。
【００２９】感光樹脂層２７が形成され、次にＰ−チャ
ンネルのＨＶとＬＶのトランジスタ２'、３'の接点領域
を限定するために、第９マスクを使用して写真製版法に
よって選択的に除去される。これに続いて、これらトラ
ンジスタ２'に接点領域４'を形成するために、Ｐ＋注入
（図１９）が行われる。
ンネルのＨＶとＬＶのトランジスタ２'、３'の接点領域
を限定するために、第９マスクを使用して写真製版法に
よって選択的に除去される。これに続いて、これらトラ
ンジスタ２'に接点領域４'を形成するために、Ｐ＋注入
（図１９）が行われる。
【００３０】有利なことには、この加工法の実施の形態
はより少ないマスクしか必要としていない。接点領域を
限定するための更に別の実施の形態は、Ｎ型の構造部分
にＨＶトランジスタ２の接点領域を限定するために、第
１０マスクを使用して写真製版法によって中間酸化物層
２４を選択的に除去するようにしている。Ｎ＋型の注入
が、次に実施され、Ｎ型のＨＶトランジスタ２の接点領
域４'を形成する（図２０）。
はより少ないマスクしか必要としていない。接点領域を
限定するための更に別の実施の形態は、Ｎ型の構造部分
にＨＶトランジスタ２の接点領域を限定するために、第
１０マスクを使用して写真製版法によって中間酸化物層
２４を選択的に除去するようにしている。Ｎ＋型の注入
が、次に実施され、Ｎ型のＨＶトランジスタ２の接点領
域４'を形成する（図２０）。
【００３１】感光樹脂層２８が次に形成され、Ｐ−チャ
ンネルのＨＶトランジスタ２'の接点領域を限定するた
めに、第１１マスクを使用して写真製版法によって選択
的に除去され、またＰ＋型の注入（図２１）が引き続き
実施されて、Ｐ型のＨＶトランジスタ２'の接点領域４'
を形成する。
ンネルのＨＶトランジスタ２'の接点領域を限定するた
めに、第１１マスクを使用して写真製版法によって選択
的に除去され、またＰ＋型の注入（図２１）が引き続き
実施されて、Ｐ型のＨＶトランジスタ２'の接点領域４'
を形成する。
【００３２】Ｎ−チャンネルとＰ−チャンネルの両ＬＶ
トランジスタ３、３'の接点領域（図２２）は、次に第
１２マスクを使用して写真製版法によって限定される。
従って、この実施の形態では、より選別的なエッチング
加工を、シリコンと珪素化合物層に別々に施工すること
により接点領域を形成するのに使用することができる。
従って、この実施の形態は、更に、珪素化合物層へのイ
オン注入を不必要にし、その層の表面抵抗を増大させる
ことになる。
トランジスタ３、３'の接点領域（図２２）は、次に第
１２マスクを使用して写真製版法によって限定される。
従って、この実施の形態では、より選別的なエッチング
加工を、シリコンと珪素化合物層に別々に施工すること
により接点領域を形成するのに使用することができる。
従って、この実施の形態は、更に、珪素化合物層へのイ
オン注入を不必要にし、その層の表面抵抗を増大させる
ことになる。
【００３３】要約すると、この発明の構造体は、高電圧
作動のために形成されたトランジスタと良好な速度特性
を有するトランジスタの両方がより少ない加工工程で同
じ基板に集積されるようにするものである。本発明の具
体的な実施の形態を図解目的でここに説明してきたが、
発明の精神と技術的範囲から逸脱しない限り各種の変更
が行われ得ることが上記から正しく認識されるであろ
う。従って、本発明は、添付された特許請求の範囲によ
るような場合を除いて、何ら制限されることはない。
作動のために形成されたトランジスタと良好な速度特性
を有するトランジスタの両方がより少ない加工工程で同
じ基板に集積されるようにするものである。本発明の具
体的な実施の形態を図解目的でここに説明してきたが、
発明の精神と技術的範囲から逸脱しない限り各種の変更
が行われ得ることが上記から正しく認識されるであろ
う。従って、本発明は、添付された特許請求の範囲によ
るような場合を除いて、何ら制限されることはない。
【図１】 本発明に係る構造体の平面図である。
【図２】 ＩＩ−ＩＩ線に沿って採取された図１におけ
る構造体の断面図である。
る構造体の断面図である。
【図３】 図１の構造体を作成するための加工工程を表
す図である。
す図である。
【図４】 図１の構造体を作成するための加工工程を表
す図である。
す図である。
【図５】 図１の構造体を作成するための加工工程を表
す図である。
す図である。
【図６】 図１の構造体を作成するための加工工程を表
す図である。
す図である。
【図７】 図１の構造体を作成するための加工工程を表
す図である。
す図である。
【図８】 図１の構造体を作成するための加工工程を表
す図である。
す図である。
【図９】 図１の構造体を作成するための加工工程を表
す図である。
す図である。
【図１０】 図１の構造体を作成するための加工工程を
表す図である。
表す図である。
【図１１】 図１の構造体を作成するための加工工程を
表す図である。
表す図である。
【図１２】 図１の構造体を作成するための加工工程を
表す図である。
表す図である。
【図１３】 図１の構造体を作成するための加工工程を
表す図である。
表す図である。
【図１４】 図１の構造体を作成するための加工工程を
表す図である。
表す図である。
【図１５】 Ｎ型とＰ型の装置から構成された本発明に
係る構造体の接点領域を作成する方法の第１の実施の形
態の工程を表す図である。
係る構造体の接点領域を作成する方法の第１の実施の形
態の工程を表す図である。
【図１６】 Ｎ型とＰ型の装置から構成された本発明に
係る構造体の接点領域を作成する方法の第１の実施の形
態の工程を表す図である。
係る構造体の接点領域を作成する方法の第１の実施の形
態の工程を表す図である。
【図１７】 Ｎ型とＰ型の装置から構成された本発明に
係る構造体の接点領域を作成する方法の第１の実施の形
態の工程を表す図である。
係る構造体の接点領域を作成する方法の第１の実施の形
態の工程を表す図である。
【図１８】 Ｎ型とＰ型の装置から構成された本発明に
係る構造体の接点領域を作成する方法の第２の実施の形
態の工程を表す図である。
係る構造体の接点領域を作成する方法の第２の実施の形
態の工程を表す図である。
【図１９】 Ｎ型とＰ型の装置から構成された本発明に
係る構造体の接点領域を作成する方法の第２の実施の形
態の工程を表す図である。
係る構造体の接点領域を作成する方法の第２の実施の形
態の工程を表す図である。
【図２０】 Ｎ型とＰ型の装置から構成された本発明に
係る構造体の接点領域を作成する方法の第３の実施の形
態の工程を表す図である。
係る構造体の接点領域を作成する方法の第３の実施の形
態の工程を表す図である。
【図２１】 Ｎ型とＰ型の装置から構成された本発明に
係る構造体の接点領域を作成する方法の第３の実施の形
態の工程を表す図である。
係る構造体の接点領域を作成する方法の第３の実施の形
態の工程を表す図である。
【図２２】 Ｎ型とＰ型の装置から構成された本発明に
係る構造体の接点領域を作成する方法の第３の実施の形
態の工程を表す図である。
係る構造体の接点領域を作成する方法の第３の実施の形
態の工程を表す図である。
１ （Ｐ型）半導体基板、１' Ｎ型埋設領域、２
（第１Ｎ−チャンネル）高電圧トランジスタ、２' Ｐ
型高電圧トランジスタ、３ （第２Ｎ−チャンネル）低
電圧トランジスタ、３'Ｐ型低電圧トランジスタ、４
ゲート領域、４'接点領域、４" Ｐ型高電圧トランジス
タの接点領域、５ ゲート領域、５ａ スペーサ、６
ドレン領域、７ ソース領域、８ ドレン領域、９ ソ
ース領域、１０ 第１部分、１１ 第２部分、１１'
Ｐ＋型ソースとドレンの領域、１２第１酸化物層、１３
第１能動（アクティブ）域、１４ 第２能動（アクテ
ィブ）域、１５ 第２酸化物層、１５ａ 酸化物層、１
６ 第１マスク、１７ 第３酸化物層、１８ ポリシリ
コン層、１９ 相互接続線、２０ 感光樹脂層、２１
第４誘電層、２２ （遷移）金属層、２３ 珪素化合物
層、２４ 第５中間酸化物層、２５ 第４マスク（感光
樹脂層）、２６ 感光樹脂層、２７ 感光樹脂層、２８
感光樹脂層、５０ 電子装置構造体。
（第１Ｎ−チャンネル）高電圧トランジスタ、２' Ｐ
型高電圧トランジスタ、３ （第２Ｎ−チャンネル）低
電圧トランジスタ、３'Ｐ型低電圧トランジスタ、４
ゲート領域、４'接点領域、４" Ｐ型高電圧トランジス
タの接点領域、５ ゲート領域、５ａ スペーサ、６
ドレン領域、７ ソース領域、８ ドレン領域、９ ソ
ース領域、１０ 第１部分、１１ 第２部分、１１'
Ｐ＋型ソースとドレンの領域、１２第１酸化物層、１３
第１能動（アクティブ）域、１４ 第２能動（アクテ
ィブ）域、１５ 第２酸化物層、１５ａ 酸化物層、１
６ 第１マスク、１７ 第３酸化物層、１８ ポリシリ
コン層、１９ 相互接続線、２０ 感光樹脂層、２１
第４誘電層、２２ （遷移）金属層、２３ 珪素化合物
層、２４ 第５中間酸化物層、２５ 第４マスク（感光
樹脂層）、２６ 感光樹脂層、２７ 感光樹脂層、２８
感光樹脂層、５０ 電子装置構造体。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115 (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 オリヴィエ・ピッヅート フランス国、13710 フーヴォー、ロチス モン・ド・ルーヴィエール 28
Claims (20)
- 【請求項１】 第１タイプの導電性を有する半導体基板
に集積された電子装置構造体であって、各々対応したゲ
ート領域を有する高電圧トランジスタと低電圧トランジ
スタとを備え、上記高電圧トランジスタが、第２タイプ
の導電性を持ち、軽くドーピングされたドレン領域を有
しており、また上記低電圧トランジスタが、第２タイプ
の導電性を持った各ドレン領域とソース領域とを有して
おり、それら領域の各々が上記低電圧トランジスタのゲ
ート領域に隣接して軽くドーピングされた部分と、より
多くドーピングされた第２部分とを有しており、上記第
２部分が珪素化合物層から構成されることを特徴とする
電子装置構造体。 - 【請求項２】 上記低電圧トランジスタの上記ゲート領
域は、珪素化合物層から構成される請求項１記載の電子
装置構造体。 - 【請求項３】 上記高電圧トランジスタのゲート領域
は、珪素化合物層から構成される請求項１記載の電子装
置構造体。 - 【請求項４】 上記高電圧トランジスタのソース領域
は、軽くドーピングされている請求項１記載の電子装置
構造体。 - 【請求項５】 上記高電圧トランジスタはソース領域を
有しており、また上記高電圧トランジスタのドレン領域
とソース領域とは、各々高電圧トランジスタの上記ドレ
ン領域とソース領域の残りの部分よりも多くドーピング
された接点領域から構成される請求項１記載の電子装置
構造体。 - 【請求項６】 上記高電圧トランジスタの上記接点領域
は、珪素化合物層から構成される請求項５記載の構造
体。 - 【請求項７】 上記高電圧トランジスタのゲート領域
は、上記低電圧トランジスタの上記ゲート領域の酸化物
層よりも厚い酸化物層を有している請求項１記載の電子
装置構造体。 - 【請求項８】 半導体基板に集積され、且つ請求項１記
載の電子装置構造体から構成されていることを特徴とす
る電子記憶装置。 - 【請求項９】 各々が対応したゲート領域を有する第１
高電圧トランジスタと第１低電圧トランジスタとを有す
る集積構造体を半導体基板に作成する方法であって、 第１高電圧トランジスタのドレン領域とソース領域を形
成すると共に、上記第１低電圧トランジスタのドレン領
域とソース領域との第１部分を形成するために低濃度で
第１タイプのドーパントを注入する工程と、 上記第１の注入作業よりも高い濃度で第１タイプのドー
パントを注入して、上記第１低電圧トランジスタのソー
ス領域とドレン領域との第２部分を形成する工程と、 基板の表面を覆う金属層を形成し、続いて上記第１低電
圧トランジスタの第２部分を覆う珪素化合物層を選択的
に形成するように上記金属層を熱処理する工程と、 を備えることを特徴とする集積構造体を造る方法。 - 【請求項１０】 上記珪素化合物層を選択的に形成する
作業は、第１高電圧トランジスタのゲート領域を覆うよ
うに珪素化合物層を拡げる工程を備える請求項９記載の
方法。 - 【請求項１１】 更に、上記第１高電圧トランジスタの
ドレン領域とソース領域とに接点領域を形成する工程を
備える請求項９記載の方法。 - 【請求項１２】 更に、上記第１高電圧トランジスタの
接点領域を覆うように上記珪素化合物層を拡げる工程を
備える請求項１１記載の方法。 - 【請求項１３】 更に、上記半導体基板に第３及び第４
のトランジスタを形成する工程と、 上記第４のトランジスタの領域上に珪素化合物層を形成
する工程と、 上記第１及び第２低電圧トランジスタと第２高電圧トラ
ンジスタとを被覆した状態で、上記第１高電圧トランジ
スタの接点領域に第１タイプのドーパントを選択的に注
入することにより上記第１高電圧トランジスタの接点領
域を形成する工程と、 上記低電圧トランジスタと上記第１高電圧トランジスタ
とを被覆した状態で、上記第２高電圧トランジスタの接
点領域に第２タイプのドーパントを選択的に注入して上
記第２高電圧トランジスタの接点領域を形成する工程
と、 を備える請求項９記載の方法。 - 【請求項１４】 更に、上記半導体基板に第３と第４の
トランジスタを形成する工程と、 上記第４トランジスタの領域上に珪素化合物層を形成す
る工程と、 第２高電圧トランジスタと低電圧トランジスタとを被覆
した状態で、上記第１高電圧トランジスタの一部分に第
１タイプのドーパントを選択的に注入して上記第１高電
圧トランジスタの接点領域を形成する工程と、 上記第１高電圧トランジスタと上記低電圧トランジスタ
とを被覆した状態で、上記第２高電圧トランジスタの一
部分に第２タイプのドーパントを選択的に注入して上記
第２高電圧トランジスタの接点領域を形成する工程と、 を備える請求項９記載の方法。 - 【請求項１５】 上記高電圧トランジスタの接点領域
は、上記半導体基板の表面を選択的にエッチングするこ
とにより形成される請求項１３記載の方法。 - 【請求項１６】 更に、選択的に珪素化合物層をエッチ
ングすることにより上記低電圧トランジスタの接点領域
を形成する工程を備える請求項１３記載の方法。 - 【請求項１７】 更に、上記第１高電圧トランジスタの
ゲート領域において、半導体基板上に第１酸化物層を形
成し、且つ上記第１低電圧トランジスタのゲート領域に
おいて上記第１酸化物層及び上記半導体基板上に第２酸
化物層を形成して、上記第１低電圧トランジスタのゲー
ト領域における上記第２酸化物層よりも厚い結合された
酸化物層を上記第１高電圧トランジスタのゲート領域に
形成する工程を備える請求項９記載の方法。 - 【請求項１８】 半導体基板と、 上記半導体基板に集積され、且つ軽くドーピングされた
ドレン領域を有する高電圧トランジスタと、 上記半導体基板に集積され、且つ各々軽くドーピングさ
れた第１部分と多くドーピングされた第２部分とを備え
たソース領域及びドレン領域を有する低電圧トランジス
タと、 上記低電圧トランジスタのソース領域とドレン領域の上
記第２部分を覆う珪素化合物層と、 を備えることを特徴とする電子装置。 - 【請求項１９】 上記高電圧トランジスタは、更に、上
記ドレン領域に加えて、珪素化合物層の一部分で覆わ
れ、多くドーピングされた接点部を有する軽くドーピン
グされたソース領域も有している請求項１８記載の電子
装置。 - 【請求項２０】 上記高電圧トランジスタは、更に、珪
素化合物層の一部分を備えたゲート領域も有している請
求項１８記載の電子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9716882 | 1997-12-31 | ||
| FR9716882A FR2773266B1 (fr) | 1997-12-31 | 1997-12-31 | Structure electronique comprenant des transistors a haute et basse tension et procede de fabrication correspondant |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251452A true JPH11251452A (ja) | 1999-09-17 |
Family
ID=9515444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10371239A Pending JPH11251452A (ja) | 1997-12-31 | 1998-12-25 | 高電圧トランジスタと低電圧トランジスタとから構成される電子構造体及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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