JPH043973A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関し、さらに詳し
くは、主にＣＭＯＳ方式の電界緩和型トランジスタにお
けるソース・ドレイン領域の形成方法の改良に係るもの
である。

［従来の技術］ 従来例でのこの種のＣＭＯＳ方式による電界緩和型トラ
ンジスタでのソース・ドレイン領域の形成工程を第３図
（ａ）ないしくｈ）に示す。

すなわち、これらの第３図に示す従来例方法において、
シリコン基板ｌ上には、素子間分離酸化膜２と、ｎチャ
ネルトランジスタを形成するｐウェル３およびｐチャネ
ルトランジスタを形成するｎウェル４とをそれぞれに形
成させると共に、これらの各ウェル３，４上にあって、
それぞれにトランジスタのゲート部５．６を選択的に形
成する（第３図（ａ））。

次に、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉ
ｎ）構造に代表される電界緩和型トランジスタを構成す
るために、まず、写真製版法によってパターニングされ
たレジスト８により、前記ｐチャネルトランジスタを形
成するｎウェル４側を被覆した状態で、前記ｐウェル３
側に対して、そのゲート部５をマスクに用い、ｎ型不純
物をイオン注入法などにより低濃度に導入して、ｎチャ
ネルトランジスタでのソース・ドレイン領域のｎ−層９
．９を選択的に形成させる（同図（ｂ））。

また、当該レジスト８を除去した後、今度は、前記と逆
に、写真製版法によってバターニングされたレジスト１
１により、前記ｎチャネルトランジスタを形成するｐウ
ェル３側を被覆した状態で、前記ｎウェル４側に対して
、そのゲート部６をマスクに用い、ｐ型不純物をイオン
注入法などにより低濃度に導入して、ｐチャネルトラン
ジスタでのソース・ドレイン領域のｐ−層１２．１２を
選択的に形成させる（同図（Ｃ））。

ついで、前記レジスト１１を除去した後、これらの全面
上には、絶縁膜７を薄く堆積させると共に（同図（ｄ）
）、当該絶縁膜７をエツチング後退させることにより、
前記ｐウェル３でのゲート部５の両側壁部にあって、各
絶縁体スペーサ７ａ、　７ａを、また、前記ｎウェル４
でのゲート部６の両側壁部にあって、各絶縁体スペーサ
７ｂ、　７ｂをそれぞれに形成させる（同図（ｅ））。

その後、前記と同様に、まず、写真製版法によってパタ
ーニングされたレジスト１４により、前記ｐチャネルト
ランジスタを形成するｎウェル４側を再度、被覆した状
態で、前記ｐウェル３側に対して、ゲート部５およびそ
の両側壁部での絶縁体スペーサ７ａ、　７ａをマスクに
用い、ｎ型不純物をイオン注入法などにより高濃度に導
入して、ｎチャネルトランジスタでのソース・ドレイン
領域としてのｎ“層１０．１０を選択的に形成させ（同
図（ｆ））、かつ当該レジスト１４の除去後、今度は、
写真製版法によってバターニングされたレジスト１５に
より、前記ｎチャネルトランジスタを形成するｐウェル
３側を再度、被覆した状態で、前記ｎウェル４側に対し
て、ゲート部６およびその両側壁部での絶縁体スペーサ
７ｂ、　７ｂをマスクに用い、ｐ型不純物をイオン注入
法などにより高濃度に導入してｐチャネルトランジスタ
でのソース・ドレイン領域としてのｐ゛層１３．１３を
選択的に形成させる（同図（ｇ））。

最後に、前記レジスト１５の除去後、熱処理を施して前
記導入された各不純物の活性化を行ない、このようにし
て、所期通りのＣＭＯＳ方式による電界緩和型トランジ
スタでのＬＤＩＩ構造を得る（同図（ｈ））のである。

〔発明が解決しようとする課題〕

従来のＣＭＯＳ方式による電界緩和型トランジスタのソ
ース・ドレイン領域は１以上の各工程を経て形成されて
おり、当該ソース・ドレイン領域でのＬＤＤ構造を得る
ためには、最終的に写真製版工程を４回に亘って繰り返
さなければならず、形成工程自体が長く、かつ極めて繁
雑化するという問題点を有し、また、該当不純物の注入
によって各ｎ−層およびｐ−層をそれぞれに形成させた
上で、比較的高温を必要とする絶縁体スペーサとしての
絶縁膜を堆積させることから、これらの各ｎ−層および
ｐ−層が拡散され易く、装置の特性が損なわれるという
欠点があった。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ソース・ド
レイン領域のＬＤＤ構造を得るための写真製版工程を簡
略化し、併せて、各ｎ−層およびｐ−層の不必要な拡散
を防止できるようにした。

この種の半導体装置の製造方法を提供することである。

［課題を解決するための手段］ 前記の目的を達成するために、この発明に係る半導体装
置の製造方法は、ＣＭＯ８方式の電界緩和型トランジス
タにおけるソース・ドレイン領域の形成方法であって、
ｐウェルおよびｎウェル上に、それぞれのトランジスタ
のゲート部を選択的に形成する工程と、前記各ゲート部
の両側壁部に絶縁体スペーサをそれぞれに形成させる工
程と、前記一方のウェル側をレジストパターンにより全
面被覆させた状態で、他方のウェル側に対し、イオン回
転注入法によりゲート部をマスクにして、両側壁部の各
絶縁体スペーサを通り越える高エネルギーで斜め方向か
ら該当する低濃度不純物を注入させ、かつ当該他方のウ
ェル側に対し、通常のイオン注入法によりゲート部と各
絶縁体スペーサとをマスクにして、低エネルギーで同一
導電型の高濃度不純物を注入する工程と、前記他方のウ
ェル側をレジストパターンにより全面被覆させた状態で
、一方のウェル側に対し、イオン回転注入法によりゲー
ト部をマスクにして、両側壁部のスペーサを通り越える
高エネルギーで斜め方向から該当する低濃度不純物を注
入させ、かつ当該一方のウェル側に対し、通常のイオン
注入法によりゲート部と両側壁部の各絶縁体スペーサと
をマスクにして、低エネルギーで同一導電型の高濃度不
純物を注入する工程とを、少なくとも含むことを特徴と
するものである。

［作　　　用］ この発明方法においては、各絶縁体スペーサの形成後、
当該各絶縁体スペーサ越しに、イオン回転注入法により
高エネルギーで斜め方向から低濃度不純物を注入させ、
かつ引き続き、通常のイオン注入法により高濃度不純物
を注入させてソース・ドレイン領域を形成させているの
で、これらの各不純物注入を連続して行なうことができ
ることになり、従って、従来と同様のＣＭＯＳ方式によ
る電界緩和型トランジスタでのＬＤＤ構造を得るのに、
写真製版工程が２回だけで済み、形成工程の短縮と工程
自体の簡略化が果たせるほか、このように各絶縁体スペ
ーサの形成後に、それぞれの各不純物注入をなすように
しているために、これらの各不純物の不必要な拡散を防
止できるのである。

［実　施　例］ 以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図および第２図を参照して詳細に説明する
。

第１図（ａ）ないしくｈ）はこの実施例を適用した半導
体装置の製造方法の主要な工程を順次模式的に示すそれ
ぞれに概要断面図であり、また、第２図（ａ）　８よび
（ｂ）は同上要部を拡大して示すそれぞれに概要断面図
であって、これらの第１図および第２図実施例構成にお
いて、前記第３図従来例構成と同一符号は同一または相
当部分を示している。

すなわち、これらの第１図に示す実施例方法において、
シリコン基板ｌ上には、前記従来例の場合と同様に、素
子間分離酸化膜２と、ｎチャネルトランジスタを形成さ
せるｐウェル３およびｐチャネルトランジスタを形成さ
せるｎウェル４とをそれぞれに形成させ、かつこれらの
各ウェル３，４上に、それぞれのトランジスタでのゲー
ト部５．６を選択的に形成する（第１図（ａ））。

また、これらの全面上を通して、絶縁膜７を薄く堆積さ
せ（同図（ｂ））だ上で、当該絶縁膜７をエツチング後
退させることにより、前記ｐウェル３でのゲート部５の
両側壁部にあって絶縁体スペーサ７ａ、　７ａを、また
、前配置ウェル４でのゲート部６の両側壁部にあって絶
縁体スペーサ７ｂ、　７ｂをそれぞれに形成させる（同
図（Ｃ））。

次に、写真製版法によってパターニングされたレジスト
８により、前記一方のｐチャネルトランジスタを形成す
るｎウェル４側を全面被覆させた状態において、まず、
前記他方のｐウェル３側に対して、そのゲート部５をマ
スクに用い、イオン回転注入法により両側壁部での各絶
縁体スペーサ７ａ、　７ａを通り越える高エネルギーで
斜め方向からｎ型不純物を低濃度に注入させるが、この
とき、適度の注入エネルギー、注入角度を選択すること
によって、ｎチャネルトランジスタでのソース・ドレイ
ン領域のｎ−層９，９を選択的に形成させることができ
る（同図（ｄ））。

さらに引き続いて、このようにｎウェル４側をレジスト
８により全面被覆させたま＼の状態で、当該ｐウェル３
側に対して、ゲート部５およびその両側壁部での各絶縁
体スペーサ７ａ、　７ａをマスクに用い、通常のイオン
注入法により低エネルギーでｎ型不純物を高濃度に注入
して、ｎチャネルトランジスタでのソース・ドレイン領
域としてのｎ０層１０．１０を選択的に形成させること
ができる（同図（ｅ））。

次に、当該レジスト８を除去した後、今度は、前記ど逆
に、写真製版法によってバターニングされたレジスト１
１により、前記一方のｎチャネルトランジスタを形成す
るｐウェル３側を全面被覆させた状態において、まず、
前記他方のｎウェル４側に対して、そのゲート部６をマ
スクに用い、イオン回転注入法により両側壁部の各絶縁
体スペーサ７ｂ、　７ｂを通り越える高エネルギーで斜
め方向からｐ型不純物を低濃度に注入させるが、こ＼で
もこのとき、適度の注入エネルギー、注入角度を選択す
ることによって、ｎチャネルトランジスタでのソース・
ドレイン領域のｐ−層１２．１２を選択的に形成させる
ことができる（同図（ｆ））。

さらに引き続いて、このようにｐウェル３側をレジスト
１１により全面被覆させたま＼の状態で、当該ｎウェル
４側に対して、ゲート部６およびその両側壁部での各絶
縁体スペーサ７ｂ、　７ｂをマスクに用い、通常のイオ
ン注入法により低エネルギーでｐ型不純物を高濃度に注
入して、ｐチャネルトランジスタでのソース・ドレイン
領域としての９０層１３．１３を選択的に形成させるこ
とができる（同図（ｇ））。

そして最後に、前記レジスト１１を除去した後、熱処理
を施して前記導入された各不純物の活性化を行ない、こ
のようにして、所期通りのＣＭＯＳ方式による電界緩和
型トランジスタでのＬＤＤ構造を得る（同図（ｈ））の
である。

こ１で、第２図（ａ）および（ｂ）には、前記ｐチャネ
ルトランジスタ側でのゲート部６の各絶縁体スペーサ７
ｂを通り越して不純物性、入されたソース・ドレイン領
域のｎ−層１２と、当該各絶縁体スペーサ７ｂの外側に
不純物注入されたソース・ドレイン領域としてのｎ“層
１３との態様を拡大して示しである。

すなわち、一方の第２図（ａ）では、各絶縁体スペーサ
７ｂを越える高エネルギーによって斜め方向で、かつゲ
ート部６を挟んだ両側でのソース／ドレイン領域側に対
称的に低濃度不純物を注入してれ一層１２を形成させる
ために、いわゆる回転注入させる必要がある。また、他
方の第２図（ｂ）では、各絶縁体スペーサ７ｂをマスク
に用い、その外側にｎ◆層１３を形成させればよく、こ
のために低エネルギーで垂直に近い角度で高濃度不純物
を注入させればよい。

そして、この第２図（ａ）の場合、ｎ−層１２は、その
端部をゲート部５の端部に一致させているが、当該ｎ−
層１２の端部をゲート部５の下側にもぐり込ませるよう
なエネルギーで注入させることによって、その電流駆動
能力を一層大きくし得るのである。

またと−で、前記ソース・ドレイン領域の形成に必要な
条件の一例を次に示す。

スペーサ幅　　　ｎ−注入　　　ｐ−注入但し、各側共
に、 角　度＝２０〜８０＠ 注入量＝　ＩＸ　１０”−ＩＸ　１０”ｃｍ−２因に、 以上のようにして、この実施例方法では、従来と同様の
ＣＭＯＳ方式による電界緩和型トランジスタでのＬＤＤ
構造を得るのに、写真製版工程が２回だけで済むことに
なり、また、各絶縁体スペーサの形成後に所要のｎ−層
を形成させるようにしていることから、当該ｎ−層に不
必要な拡散を生じさせずに済ませることができる。

なお、前記実施例方法においては、ｎチャネルトランジ
スタ側をｐチャネルトランジスタ側よりも先に形成させ
たが、その順序に制限はな（、また、ｎ″″、ｐ４側を
ｎ−、ｐ−側に先立って注入させるようにしてもよい。

〔発明の効果〕

以上詳述したように、この発明方法によれば、ｐウェル
およびｎウェル上に、それぞれのトランジスタのゲート
部を選択的に形成しておき、何れか一方のウェル側をレ
ジストパターンにより全面被覆させた状態で、他方のウ
ェル側に対し、イオン回転注入法によりゲート部をマス
クにして、両側壁部の各絶縁体スペーサを通り越える高
エネルギーで斜め方向から該当する低濃度不純物を注入
させると共に、引き続き、当該他方のウェル側に対し、
通常のイオン注入法によりゲート部と各絶縁体スペーサ
とをマスクにして、低エネルギーで同一導電型の高濃度
不純物を注入するようにし、また次に、今度は、他方の
ウェル側をレジストパターンにより全面被覆させた状態
で、一方のウェル側に対し、イオン回転注入法によりゲ
ート部をマスクにして、両側壁部のスペーサを通り越え
る高エネルギーで斜め方向から該当する低濃度不純物を
注入させると共に、引き続き、当該一方のウェル側に対
し、通常のイオン注入法によりゲート部と両側壁部の各
絶縁体スペーサとをマスクにして、低エネルギーで同一
導電型の高濃度不純物を注入するようにしたから、従来
と同様のＣＭＯＳ方式による電界緩和型トランジスタで
のＬＤＤ構造を得るのに、写真製版工程が２回だけで済
むことになり、結果的に、形成工程の短縮と工程自体の
簡略化が可能になる。

また、このように各絶縁体スペーサを形成した後に、そ
れぞれの各不純物注入をなすようにしているために、従
来方法とは異なって、比較的高温を必要とする絶縁体ス
ペーサとしての絶縁膜の堆積に際して、これらの各不純
物の不必要な拡散を防止できるのであり、さらには、各
低濃度不純物の注入条件を選択することによって、装置
の電流駆動能力を向上し得るなどの優れた特長を有する
ものである。

【図面の簡単な説明】

第１図（ａ）ないしくｈ）はこの発明の一実施例を適用
した半導体装置の製造方法の主要な工程を順次模式的に
示すそれぞれに概要断面図、第２図（ａ）および（ｂ）
は同上要部構成を拡大して示すそれぞれに概要断面図で
あり、また、第３図（ａ）ないしくｈ）は従来例による
半導体装置の製造方法の主要な工程を順次模式的に示す
それぞれに概要断面図である。 ｌ・・・・シリコン基板、２・・・・素子間分離酸化膜
、３・・・・ｐウェル、４・・・・ｎウェル、５，６・
・・・ゲート部、７・・・・絶縁膜、７ａ、　７ｂ・・
・・絶縁体スペーサ、８，１１・・・・レジスト、９・
・・・ｎ−層、ｌＯ・・・・ｎ“層、１２・・・・ｐ−
層、１３・・・・９１層。 ７：尤株良 １１１図（ｃ） 代理人　　大　　岩　　増　　雄 ７ａ、７ｂ；Ｊｅ、肩し体スベ―丁 ８ニジシスト。 ｇｉｎ−漕 １０　：　ｎ”着 第１ 図（ｆ） １１ルジスト １２；ρ−冴 第２ 図 ］ｊ 第３ 図（ａ） 第１ 図（９） １３・ｐ″ｉ 第１ 図（ｈ） 第３図（Ｃ） 第３ 図（ｄ） 第３ 図（ｅ）

Claims (1)

【特許請求の範囲】
1. 　ＣＭＯＳ方式の電界緩和型トランジスタにおけるソー
   ス・ドレイン領域の形成方法であつて、ｐウエルおよび
   ｎウエル上に、それぞれのトランジスタのゲート部を選
   択的に形成する工程と、前記各ゲート部の両側壁部に絶
   縁体スペーサをそれぞれに形成させる工程と、前記一方
   のウエル側をレジストパターンにより全面被覆させた状
   態で、他方のウエル側に対し、イオン回転注入法により
   ゲート部をマスクにして、両側壁部の各絶縁体スペーサ
   を通り越える高エネルギーで斜め方向から該当する低濃
   度不純物を注入させ、かつ当該他方のウエル側に対し、
   通常のイオン注入法によりゲート部と各絶縁体スペーサ
   とをマスクにして、低エネルギーで同一導電型の高濃度
   不純物を注入する工程と、前記他方のウエル側をレジス
   トパターンにより全面被覆させた状態で、一方のウエル
   側に対し、イオン回転注入法によりゲート部をマスクに
   して、両側壁部のスペーサを通り越える高エネルギーで
   斜め方向から該当する低濃度不純物を注入させ、かつ当
   該一方のウエル側に対し、通常のイオン注入法によりゲ
   ート部と両側壁部の各絶縁体スペーサとをマスクにして
   、低エネルギーで同一導電型の高濃度不純物を注入する
   工程とを、少なくとも含むことを特徴とする半導体装置
   の製造方法。