JPH0737994A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0737994A JPH0737994A JP5202894A JP20289493A JPH0737994A JP H0737994 A JPH0737994 A JP H0737994A JP 5202894 A JP5202894 A JP 5202894A JP 20289493 A JP20289493 A JP 20289493A JP H0737994 A JPH0737994 A JP H0737994A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- drain
- source
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】 （修正有）
【目的】 ＬＤＤ構造をもつＣＭＯＳ電界効果トランジ
スタの低濃度(ＬＤＤ)層及び高濃度層(ソ−ス／ドレイ
ン)の形成方法を提供する。 【構成】 半導体基板１上に作られた第１のゲート電極
(ポリサイド電極17)を有するＰチャネルトランジスタと
第２のゲート電極(ポリサイド電極18)を有するＮチャネ
ルトランジスタの形成において、Ｎチャネルトランジス
タのソース／ドレイン９を形成するＮ型不純物注入を基
板全面に行った後(工程Ｂ)、Ｐチャネルトランジスタを
フォトリソグラフィ処理で開口し、Ｐチャネルトランジ
スタのみにＰ型不純物注入を行い、Ｐチャネルトランジ
スタのソース／ドレイン極性を反転させる(工程Ｃ)。 【効果】 １回のフォトリソグラフィ処理にてＬＤＤ構
造を含むＣＭＯＳ電界効果トランジスタの形成を可能に
する。
スタの低濃度(ＬＤＤ)層及び高濃度層(ソ−ス／ドレイ
ン)の形成方法を提供する。 【構成】 半導体基板１上に作られた第１のゲート電極
(ポリサイド電極17)を有するＰチャネルトランジスタと
第２のゲート電極(ポリサイド電極18)を有するＮチャネ
ルトランジスタの形成において、Ｎチャネルトランジス
タのソース／ドレイン９を形成するＮ型不純物注入を基
板全面に行った後(工程Ｂ)、Ｐチャネルトランジスタを
フォトリソグラフィ処理で開口し、Ｐチャネルトランジ
スタのみにＰ型不純物注入を行い、Ｐチャネルトランジ
スタのソース／ドレイン極性を反転させる(工程Ｃ)。 【効果】 １回のフォトリソグラフィ処理にてＬＤＤ構
造を含むＣＭＯＳ電界効果トランジスタの形成を可能に
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＬＤＤ構造をもつＣＭＯＳ電界効果トラン
ジスタの低濃度(ＬＤＤ)層及び高濃度層(ソ−ス／ドレ
イン)の形成方法に係る半導体装置の製造方法に関す
る。
に関し、特にＬＤＤ構造をもつＣＭＯＳ電界効果トラン
ジスタの低濃度(ＬＤＤ)層及び高濃度層(ソ−ス／ドレ
イン)の形成方法に係る半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置の電界効果トランジス
タにおけるソ−ス／ドレインの形成方法を図２に基づい
て説明する。なお、図２は、従来の半導体装置の形成法
を説明するための工程Ａ〜Ｃよりなる工程順断面図であ
る。
タにおけるソ−ス／ドレインの形成方法を図２に基づい
て説明する。なお、図２は、従来の半導体装置の形成法
を説明するための工程Ａ〜Ｃよりなる工程順断面図であ
る。
【０００３】従来法は、まず、図２工程Ａに示すよう
に、半導体基板１及び低ド−プされたＮウェル２のアク
ティブ領域の適当な場所に、パタ−ン化され高ド−プさ
れたＮチャネルトランジスタのポリシリコンゲ−ト電極
５及びＰチャネルトランジスタのポリシリコンゲ−ト電
極４を形成した後、ウェット酸化雰囲気中で酸化処理を
行う。
に、半導体基板１及び低ド−プされたＮウェル２のアク
ティブ領域の適当な場所に、パタ−ン化され高ド−プさ
れたＮチャネルトランジスタのポリシリコンゲ−ト電極
５及びＰチャネルトランジスタのポリシリコンゲ−ト電
極４を形成した後、ウェット酸化雰囲気中で酸化処理を
行う。
【０００４】この時、酸化処理は、非常に軽くド−プさ
れた半導体基板１、低ド−プされたＮウェル２と高ド−
プされたポリシリコンゲ−ト電極５、４とで酸化率の差
を強調して行われ、これにより半導体基板１表面の基板
酸化物14の厚さは、ポリシリコンゲ−ト電極５、４の側
面及び上面に成長するゲ−ト電極酸化物15の厚さより非
常に薄くなるように行われる。
れた半導体基板１、低ド−プされたＮウェル２と高ド−
プされたポリシリコンゲ−ト電極５、４とで酸化率の差
を強調して行われ、これにより半導体基板１表面の基板
酸化物14の厚さは、ポリシリコンゲ−ト電極５、４の側
面及び上面に成長するゲ−ト電極酸化物15の厚さより非
常に薄くなるように行われる。
【０００５】その後、フォトレジストマスク12が形成さ
れ、フォトリソグラフ処理によってＰチャネルトランジ
スタのポリシリコンゲ−ト電極４及びソ−ス／ドレイン
11を露出し、Ｐ型不純物の高ド−ズ注入を行い、自己整
列的にＰチャネルトランジスタのソ−ス／ドレイン11を
形成する(図２工程Ａ参照)。次に、上記フォトレジスト
マスク12の存在下でＰチャネルトランジスタのソ−ス／
ドレイン11の薄い基板酸化物14の層を除去した後、この
フォトレジストマスク12を除去する。
れ、フォトリソグラフ処理によってＰチャネルトランジ
スタのポリシリコンゲ−ト電極４及びソ−ス／ドレイン
11を露出し、Ｐ型不純物の高ド−ズ注入を行い、自己整
列的にＰチャネルトランジスタのソ−ス／ドレイン11を
形成する(図２工程Ａ参照)。次に、上記フォトレジスト
マスク12の存在下でＰチャネルトランジスタのソ−ス／
ドレイン11の薄い基板酸化物14の層を除去した後、この
フォトレジストマスク12を除去する。
【０００６】続いて、図２工程Ｂに示すように、タング
ステンのような耐火性金属を選択的デポジション法によ
りＰチャネルトランジスタのソ−ス／ドレイン11のみに
金属層(選択成長金属膜16)を形成する。この金属層(選
択成長金属膜16)は、後工程でアルミニウム配線と接続
され半導体基板１とアルミニウム配線との間の接続寄生
抵抗を下げると共にＮチャネルトランジスタのソ−ス／
ドレイン形成時のイオン注入マスクとなる。
ステンのような耐火性金属を選択的デポジション法によ
りＰチャネルトランジスタのソ−ス／ドレイン11のみに
金属層(選択成長金属膜16)を形成する。この金属層(選
択成長金属膜16)は、後工程でアルミニウム配線と接続
され半導体基板１とアルミニウム配線との間の接続寄生
抵抗を下げると共にＮチャネルトランジスタのソ−ス／
ドレイン形成時のイオン注入マスクとなる。
【０００７】次に、Ｎ型のＬＤＤ層形成のための低ド−
ズ注入が行われ、ポリシリコンゲ−ト電極５と自己整列
的に整列したＬＤＤ層(ＮチャネルトランジスタのＬＤ
Ｄ層８)を形成する(図２工程Ｂ参照)。この時、前記Ｐ
チャネルトランジスタのソ−ス／ドレイン11の金属層
(選択成長金属膜16)がマスクとなり、Ｎ型不純物のＰチ
ャネルトランジスタへの注入を防止する。
ズ注入が行われ、ポリシリコンゲ−ト電極５と自己整列
的に整列したＬＤＤ層(ＮチャネルトランジスタのＬＤ
Ｄ層８)を形成する(図２工程Ｂ参照)。この時、前記Ｐ
チャネルトランジスタのソ−ス／ドレイン11の金属層
(選択成長金属膜16)がマスクとなり、Ｎ型不純物のＰチ
ャネルトランジスタへの注入を防止する。
【０００８】次に、図２工程Ｃに示すように、半導体基
板１表面に対して二酸化シリコンデポジション及びそれ
に続く異方性酸化物エッチングが行われ、ゲ−ト電極側
壁絶縁膜７を形成し、Ｎチャネルトランジスタの側壁酸
化物領域を延長する。ここで高ド−ズのＮ型不純物注入
が行われ、Ｎチャネルトランジスタのソ−ス／ドレイン
９を形成し(図２工程Ｃ参照)、製造段階を終了する。
板１表面に対して二酸化シリコンデポジション及びそれ
に続く異方性酸化物エッチングが行われ、ゲ−ト電極側
壁絶縁膜７を形成し、Ｎチャネルトランジスタの側壁酸
化物領域を延長する。ここで高ド−ズのＮ型不純物注入
が行われ、Ｎチャネルトランジスタのソ−ス／ドレイン
９を形成し(図２工程Ｃ参照)、製造段階を終了する。
【０００９】
【発明が解決しようとする課題】前記の従来技術では、
Ｐチャネルトランジスタのソ−ス／ドレイン11を選択的
に金属化し、ＮチャネルトランジスタのＬＤＤ層８及び
ソ−ス／ドレイン９形成時の不純物注入マスクとしてい
る。
Ｐチャネルトランジスタのソ−ス／ドレイン11を選択的
に金属化し、ＮチャネルトランジスタのＬＤＤ層８及び
ソ−ス／ドレイン９形成時の不純物注入マスクとしてい
る。
【００１０】しかしながら、一般的にトランジスタのゲ
−ト電極がポリシリコン上にタングステンシリサイド等
の金属膜を形成したポリサイド構造を持つ電極である場
合、ゲ−ト電極形成後にウェット酸化を行うと、ゲ−ト
電極金属膜の酸化率は半導体基板のそれより小さいた
め、ゲ−ト電極金属膜上及び側壁の酸化膜厚は半導体基
板より薄くなってしまう欠点を有している。
−ト電極がポリシリコン上にタングステンシリサイド等
の金属膜を形成したポリサイド構造を持つ電極である場
合、ゲ−ト電極形成後にウェット酸化を行うと、ゲ−ト
電極金属膜の酸化率は半導体基板のそれより小さいた
め、ゲ−ト電極金属膜上及び側壁の酸化膜厚は半導体基
板より薄くなってしまう欠点を有している。
【００１１】従って、ポリサイド構造を持つゲ−ト電極
において、従来技術のような半導体基板と高ド−プされ
たポリシリコン電極との酸化率差を利用して酸化膜を形
成し、次工程にてポリシリコンゲ−ト電極上及び側壁の
みに酸化膜を残すようにソ−ス／ドレインの酸化膜を除
去することは不可能であり、Ｐチャネルトランジスタの
ソ−ス／ドレイン領域を選択的に金属化する技術は使用
できない。そこで、選択的な金属化の技術を使用せずに
フォトリソグラフマスク使用回数を最小にしてＣＭＯＳ
半導体装置を製造する方法を提供する必要がある。
において、従来技術のような半導体基板と高ド−プされ
たポリシリコン電極との酸化率差を利用して酸化膜を形
成し、次工程にてポリシリコンゲ−ト電極上及び側壁の
みに酸化膜を残すようにソ−ス／ドレインの酸化膜を除
去することは不可能であり、Ｐチャネルトランジスタの
ソ−ス／ドレイン領域を選択的に金属化する技術は使用
できない。そこで、選択的な金属化の技術を使用せずに
フォトリソグラフマスク使用回数を最小にしてＣＭＯＳ
半導体装置を製造する方法を提供する必要がある。
【００１２】本発明は、従来技術の上記欠点、問題点に
鑑み成されたものであって、ＬＤＤ構造を持つＣＭＯＳ
トランジスタのＮチャネルトランジスタとＰチャネルト
ランジスタを金属膜の選択的形成工程なしに１回のフォ
トリソグラフィ−処理にて形成できる半導体装置の製造
方法を提供することを目的とする。また、本発明は、Ｃ
ＭＯＳ電界効果トランジスタの低濃度(ＬＤＤ)層を有す
る高濃度層(ソ−ス／ドレイン)形成のためのフォトリソ
グラフマスクの使用回数を最小にしながら、Ｎチャネル
トランジスタとＰチャネルトランジスタを同一基板上に
形成する半導体装置の製造方法を提供することを目的と
する。
鑑み成されたものであって、ＬＤＤ構造を持つＣＭＯＳ
トランジスタのＮチャネルトランジスタとＰチャネルト
ランジスタを金属膜の選択的形成工程なしに１回のフォ
トリソグラフィ−処理にて形成できる半導体装置の製造
方法を提供することを目的とする。また、本発明は、Ｃ
ＭＯＳ電界効果トランジスタの低濃度(ＬＤＤ)層を有す
る高濃度層(ソ−ス／ドレイン)形成のためのフォトリソ
グラフマスクの使用回数を最小にしながら、Ｎチャネル
トランジスタとＰチャネルトランジスタを同一基板上に
形成する半導体装置の製造方法を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＬＤＤ構造を持つＣＭＯＳ電界効果トランジ
スタのソ−ス／ドレイン形成のためのフォトリソグラフ
マスクの使用回数を最小にし、側壁絶縁物(サイドウオ
−ル)形成後に第１の導電型をもつ不純物を基板全領域
に注入した後、第１のトランジスタ領域にフォトリソグ
ラフィ処理を行い、不純物注入時のマスクとし、第２の
トランジスタ領域に前記導電型と反対の極性を持った不
純物を注入し、後者のトランジスタのソ−ス／ドレイン
の導電型を反転させることを特徴とし、これにより前記
の従来技術における欠点、問題を解決したものである。
造方法は、ＬＤＤ構造を持つＣＭＯＳ電界効果トランジ
スタのソ−ス／ドレイン形成のためのフォトリソグラフ
マスクの使用回数を最小にし、側壁絶縁物(サイドウオ
−ル)形成後に第１の導電型をもつ不純物を基板全領域
に注入した後、第１のトランジスタ領域にフォトリソグ
ラフィ処理を行い、不純物注入時のマスクとし、第２の
トランジスタ領域に前記導電型と反対の極性を持った不
純物を注入し、後者のトランジスタのソ−ス／ドレイン
の導電型を反転させることを特徴とし、これにより前記
の従来技術における欠点、問題を解決したものである。
【００１４】即ち、本発明は、(1) 半導体基板上のアク
ティブ領域の薄い酸化膜上に第１及び第２のゲ−ト電極
を形成する工程、(2) 前記第１及び第２のゲ−ト電極上
及び側壁にＣＶＤ法により絶縁膜を堆積し、これを異方
性ドライエッチングにより除去し、前記第１及び第２の
ゲ−ト電極のそれぞれの側面に側壁絶縁膜を形成する工
程、(3) 前記第１のゲ−ト電極を有する第１の電界効果
トランジスタの極性をもつ不純物をイオン注入により基
板全面に注入し、第１の電界効果トランジスタの低濃度
(ＬＤＤ)層及び高濃度層(ソ−ス／ドレイン)を形成する
工程、(4) 前記第１の電界効果トランジスタ領域上にフ
ォトリソグラフィマスクを形成する工程、(5) 前記フォ
トリソグラフィマスク存在下で前記第２のゲ−ト電極を
有する第２の電界効果トランジスタの極性を持つ不純物
をイオン注入により第２の電界効果トランジスタに注入
し、前記第１の極性を前記第２の電界効果トランジスタ
のみ反転させて第２の電界効果トランジスタの低濃度
(ＬＤＤ)層及び高濃度層(ソ−ス／ドレイン)を形成する
工程、を含むことを特徴とする半導体装置の製造方法、
を要旨とする。
ティブ領域の薄い酸化膜上に第１及び第２のゲ−ト電極
を形成する工程、(2) 前記第１及び第２のゲ−ト電極上
及び側壁にＣＶＤ法により絶縁膜を堆積し、これを異方
性ドライエッチングにより除去し、前記第１及び第２の
ゲ−ト電極のそれぞれの側面に側壁絶縁膜を形成する工
程、(3) 前記第１のゲ−ト電極を有する第１の電界効果
トランジスタの極性をもつ不純物をイオン注入により基
板全面に注入し、第１の電界効果トランジスタの低濃度
(ＬＤＤ)層及び高濃度層(ソ−ス／ドレイン)を形成する
工程、(4) 前記第１の電界効果トランジスタ領域上にフ
ォトリソグラフィマスクを形成する工程、(5) 前記フォ
トリソグラフィマスク存在下で前記第２のゲ−ト電極を
有する第２の電界効果トランジスタの極性を持つ不純物
をイオン注入により第２の電界効果トランジスタに注入
し、前記第１の極性を前記第２の電界効果トランジスタ
のみ反転させて第２の電界効果トランジスタの低濃度
(ＬＤＤ)層及び高濃度層(ソ−ス／ドレイン)を形成する
工程、を含むことを特徴とする半導体装置の製造方法、
を要旨とする。
【００１５】
【実施例】以下、本発明の一実施例を図１に基づいて説
明する。なお、図１は、本発明の実施例を説明するため
の工程Ａ〜Ｃよりなる工程順断面図である。
明する。なお、図１は、本発明の実施例を説明するため
の工程Ａ〜Ｃよりなる工程順断面図である。
【００１６】図１工程Ａは、フィ−ルド絶縁膜(素子分
離絶縁膜13)によって分離されたＣＭＯＳ電界効果トラ
ンジスタのアクティブ領域をもつ半導体基板の断面図で
あり、軽くド−プしたＮウェル領域を２として、また、
Ｐウエル領域を３として図示されている。
離絶縁膜13)によって分離されたＣＭＯＳ電界効果トラ
ンジスタのアクティブ領域をもつ半導体基板の断面図で
あり、軽くド−プしたＮウェル領域を２として、また、
Ｐウエル領域を３として図示されている。
【００１７】半導体基板１表面上に約11.0ナノメ−トル
(ｎｍ)厚の酸化膜ゲ−ト絶縁膜６が形成され、約150ナ
ノメ−トル(ｎｍ)厚の高ド−プされたポリシリコン上に
約150ナノメ−トル(ｎｍ)厚のタングステンシリサイド
膜を形成し、パタ−ン化したＰチャネルトランジスタの
ポリサイドゲ−ト電極17、Ｎチャネルトランジスタのポ
リサイドゲ−ト電極18が形成されている。この構造(図
１工程Ａ参照)が本発明の開始点となる。
(ｎｍ)厚の酸化膜ゲ−ト絶縁膜６が形成され、約150ナ
ノメ−トル(ｎｍ)厚の高ド−プされたポリシリコン上に
約150ナノメ−トル(ｎｍ)厚のタングステンシリサイド
膜を形成し、パタ−ン化したＰチャネルトランジスタの
ポリサイドゲ−ト電極17、Ｎチャネルトランジスタのポ
リサイドゲ−ト電極18が形成されている。この構造(図
１工程Ａ参照)が本発明の開始点となる。
【００１８】図１工程Ｂは、第１ステップとして、半導
体基板１表面上にＣＶＤ法によって約200ナノメ−トル
(ｎｍ)厚の絶縁膜を堆積した後、前記ゲ−ト絶縁膜６を
異方性ドライエッチングにより除去し、自己整合的に前
記ゲ−ト電極17、18の側壁にゲ−ト電極側壁絶縁膜(サ
イドウオ−ル)７を形成した断面図である。
体基板１表面上にＣＶＤ法によって約200ナノメ−トル
(ｎｍ)厚の絶縁膜を堆積した後、前記ゲ−ト絶縁膜６を
異方性ドライエッチングにより除去し、自己整合的に前
記ゲ−ト電極17、18の側壁にゲ−ト電極側壁絶縁膜(サ
イドウオ−ル)７を形成した断面図である。
【００１９】ここで第２ステップとして、半導体基板１
表面全面にＮチャネルトランジスタのＬＤＤ構造を持つ
ソ−ス／ドレイン形成のためのＮ型不純物注入を行う。
まず、Ｎ型不純物の砒素を、高ド−ズ注入を70KeVのエ
ネルギ−で半導体基板１に垂直に3＊1015イオン／ｃｍ
-2行い、Ｎチャネルトランジスタのソ−ス／ドレイン９
を形成する。
表面全面にＮチャネルトランジスタのＬＤＤ構造を持つ
ソ−ス／ドレイン形成のためのＮ型不純物注入を行う。
まず、Ｎ型不純物の砒素を、高ド−ズ注入を70KeVのエ
ネルギ−で半導体基板１に垂直に3＊1015イオン／ｃｍ
-2行い、Ｎチャネルトランジスタのソ−ス／ドレイン９
を形成する。
【００２０】その後、Ｎ型不純物のリンの低ド−ズ注入
を、90KeVのエネルギ−で3＊1013イオン／ｃｍ-2を半導
体基板１に対し30〜45度の角度をつけて行い、Ｎチャネ
ルトランジスタのＬＤＤ層８を形成する。この時、Ｐチ
ャネルトランジスタのソ−ス／ドレイン11及びＰチャネ
ルトランジスタのＬＤＤ層10にも、前記の極性のイオン
が注入されることになる(図１工程Ｂ参照)。
を、90KeVのエネルギ−で3＊1013イオン／ｃｍ-2を半導
体基板１に対し30〜45度の角度をつけて行い、Ｎチャネ
ルトランジスタのＬＤＤ層８を形成する。この時、Ｐチ
ャネルトランジスタのソ−ス／ドレイン11及びＰチャネ
ルトランジスタのＬＤＤ層10にも、前記の極性のイオン
が注入されることになる(図１工程Ｂ参照)。
【００２１】次に、第３ステップとして、図１工程Ｃに
示すように、Ｎチャネルトランジスタにフォトリソグラ
フィ処理によりフォトレジストマスク12を施した後、Ｐ
チャネルトランジスタのソ−ス／ドレイン11形成のため
のＰ型不純物注入を行う。
示すように、Ｎチャネルトランジスタにフォトリソグラ
フィ処理によりフォトレジストマスク12を施した後、Ｐ
チャネルトランジスタのソ−ス／ドレイン11形成のため
のＰ型不純物注入を行う。
【００２２】まず、Ｐ型不純物のBF2を、50KeVのエネル
ギ−で6＊1015イオン／ｃｍ-2の高ド−ズ注入を半導体
基板１に対し垂直に行い、Ｐチャネルトランジスタのソ
−ス／ドレイン11を形成する。その後、Ｐ型不純物のボ
ロンを、30〜50KeVのエネルギ−で5＊1013イオン／ｃｍ
-2の低ド−ズ注入を半導体基板１に対し30〜45度の角度
をつけて行い、ＰチャネルトランジスタのＬＤＤ層10を
形成する(図１工程Ｃ参照)。
ギ−で6＊1015イオン／ｃｍ-2の高ド−ズ注入を半導体
基板１に対し垂直に行い、Ｐチャネルトランジスタのソ
−ス／ドレイン11を形成する。その後、Ｐ型不純物のボ
ロンを、30〜50KeVのエネルギ−で5＊1013イオン／ｃｍ
-2の低ド−ズ注入を半導体基板１に対し30〜45度の角度
をつけて行い、ＰチャネルトランジスタのＬＤＤ層10を
形成する(図１工程Ｃ参照)。
【００２３】この注入により、Ｐチャネルトランジスタ
のソ−ス／ドレイン11及びＬＤＤ層10の極性をＮ型から
Ｐ型へ反転させる。続いて、前記フォトレジストマスク
12を除去し、一連のＣＭＯＳトランジスタのトランジス
タ形成工程を終了する。
のソ−ス／ドレイン11及びＬＤＤ層10の極性をＮ型から
Ｐ型へ反転させる。続いて、前記フォトレジストマスク
12を除去し、一連のＣＭＯＳトランジスタのトランジス
タ形成工程を終了する。
【００２４】本発明の別の実施例として、前記実施例の
ようにＮ型不純物の半導体基板１への全面注入を工程の
初めに行う方法の他に、Ｐ型不純物を工程の初めに半導
体基板１全面に注入する方法を採用することができる。
ようにＮ型不純物の半導体基板１への全面注入を工程の
初めに行う方法の他に、Ｐ型不純物を工程の初めに半導
体基板１全面に注入する方法を採用することができる。
【００２５】また、本発明のその他の実施例として、ゲ
−ト電極側壁絶縁膜７を形成する前にＮ型不純物の低ド
−ズ注入を半導体基板１全面に行い、Ｎチャネルトラン
ジスタのＬＤＤ層８を形成した後、ゲ−ト電極側壁絶縁
膜７を形成し、Ｎ型不純物の高ド−ズ注入を行い、Ｎチ
ャネルトランジスタのソ−ス／ドレイン９を形成する方
法を採用することができる。なお、この時のＰチャネル
トランジスタの形成は、前記した実施例と同様である。
−ト電極側壁絶縁膜７を形成する前にＮ型不純物の低ド
−ズ注入を半導体基板１全面に行い、Ｎチャネルトラン
ジスタのＬＤＤ層８を形成した後、ゲ−ト電極側壁絶縁
膜７を形成し、Ｎ型不純物の高ド−ズ注入を行い、Ｎチ
ャネルトランジスタのソ−ス／ドレイン９を形成する方
法を採用することができる。なお、この時のＰチャネル
トランジスタの形成は、前記した実施例と同様である。
【００２６】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
トランジスタのソ−ス／ドレイン形成時に、第１の極性
の不純物を基板全面に注入し、フォトリソグラフィ−処
理後に第２の極性の不純物を必要な部分のみ注入し、極
性を反転することにより、ＬＤＤ構造を持つＣＭＯＳト
ランジスタのＮチャネルトランジスタとＰチャネルトラ
ンジスタを金属膜の選択的形成工程なしに１回のフォト
リソグラフィ−処理にて形成できる効果を有する。
トランジスタのソ−ス／ドレイン形成時に、第１の極性
の不純物を基板全面に注入し、フォトリソグラフィ−処
理後に第２の極性の不純物を必要な部分のみ注入し、極
性を反転することにより、ＬＤＤ構造を持つＣＭＯＳト
ランジスタのＮチャネルトランジスタとＰチャネルトラ
ンジスタを金属膜の選択的形成工程なしに１回のフォト
リソグラフィ−処理にて形成できる効果を有する。
【図１】本発明の実施例を説明するための工程Ａ〜Ｃよ
りなる工程順断面図。
りなる工程順断面図。
【図２】従来法を説明するための工程Ａ〜Ｃよりなる工
程順断面図。
程順断面図。
１ 半導体基板 ２ Ｎウェル領域 ３ Ｐウェル領域 ４ Ｐチャネルトランジスタのポリシリコンゲ−ト電極 ５ Ｎチャネルトランジスタのポリシリコンゲ−ト電極 ６ ゲ−ト絶縁膜 ７ ゲ−ト電極側壁絶縁膜 ８ ＮチャネルトランジスタのＬＤＤ層 ９ Ｎチャネルトランジスタのソ−ス／ドレイン １０ ＰチャネルトランジスタのＬＤＤ層 １１ Ｐチャネルトランジスタのソ−ス／ドレイン １２ フォトレジストマスク １３ 素子分離絶縁膜 １４ 基板酸化物 １５ ゲ−ト電極酸化物 １６ 選択成長金属膜 １７ Ｐチャネルトランジスタのポリサイド電極 １８ Ｎチャネルトランジスタのポリサイド電極
【手続補正書】
【提出日】平成６年６月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 (1)半導体基板上のアクティブ領域の薄
い酸化膜上に第１及び第２のゲ−ト電極を形成する工
程、 (2) 前記第１及び第２のゲ−ト電極上及び側壁にＣＶＤ
法により絶縁膜を堆積し、これを異方性ドライエッチン
グにより除去し、前記第１及び第２のゲ−ト電極のそれ
ぞれの側面に側壁絶縁膜を形成する工程、 (3) 前記第１のゲ−ト電極を有する第１の電界効果トラ
ンジスタの極性をもつ不純物をイオン注入により基板全
面に注入し、第１の電界効果トランジスタの低濃度(Ｌ
ＤＤ)層及び高濃度層(ソ−ス／ドレイン)を形成する工
程、 (4) 前記第１の電界効果トランジスタ領域上にフォトリ
ソグラフィマスクを形成する工程、 (5) 前記フォトリソグラフィマスク存在下で前記第２の
ゲ−ト電極を有する第２の電界効果トランジスタの極性
を持つ不純物をイオン注入により第２の電界効果トラン
ジスタに注入し、前記第１の極性を前記第２の電界効果
トランジスタのみ反転させて第２の電界効果トランジス
タの低濃度(ＬＤＤ)層及び高濃度層(ソ−ス／ドレイン)
を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202894A JPH0737994A (ja) | 1993-07-24 | 1993-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202894A JPH0737994A (ja) | 1993-07-24 | 1993-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737994A true JPH0737994A (ja) | 1995-02-07 |
Family
ID=16464967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202894A Pending JPH0737994A (ja) | 1993-07-24 | 1993-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614052B1 (en) | 1995-11-07 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display devices and applications |
| US6831333B2 (en) | 1996-03-21 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of making thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5465485A (en) * | 1977-11-02 | 1979-05-26 | Seiko Epson Corp | Source-drain diffusion method for complementary mos-ic |
| JPH043973A (ja) * | 1990-04-20 | 1992-01-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1993
- 1993-07-24 JP JP5202894A patent/JPH0737994A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5465485A (en) * | 1977-11-02 | 1979-05-26 | Seiko Epson Corp | Source-drain diffusion method for complementary mos-ic |
| JPH043973A (ja) * | 1990-04-20 | 1992-01-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614052B1 (en) | 1995-11-07 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display devices and applications |
| US6815271B2 (en) | 1995-11-07 | 2004-11-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display devices and applications |
| US7352003B2 (en) | 1995-11-07 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device having thin film transistor with LDD region |
| US6831333B2 (en) | 1996-03-21 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of making thereof |
| US7335950B2 (en) | 1996-03-21 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of making thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5489546A (en) | Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process | |
| US20060263964A1 (en) | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxide MOSFETs | |
| US5153146A (en) | Maufacturing method of semiconductor devices | |
| US6218229B1 (en) | Method of fabricating semiconductor device having a dual-gate | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPH1027854A (ja) | 半導体装置及びその製造方法 | |
| JP2852901B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JPH0737994A (ja) | 半導体装置の製造方法 | |
| US4196507A (en) | Method of fabricating MNOS transistors having implanted channels | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| KR100267398B1 (ko) | 실리사이드 형성 방법 및 이를 이용한 반도체소자 제조 방법 | |
| US6013554A (en) | Method for fabricating an LDD MOS transistor | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| KR100313783B1 (ko) | 모스트랜지스터제조방법 | |
| JPS6074663A (ja) | 相補型半導体装置の製造方法 | |
| JPH0773128B2 (ja) | 半導体装置の製造方法 | |
| JPH07115195A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH05110071A (ja) | 半導体装置 | |
| JPH0521455A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| JPS6155783B2 (ja) | ||
| JP2001257343A (ja) | 半導体集積回路装置 | |
| JPS6358872A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH02174236A (ja) | 半導体装置の製造方法 |