JPH05110071A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05110071A JPH05110071A JP26966691A JP26966691A JPH05110071A JP H05110071 A JPH05110071 A JP H05110071A JP 26966691 A JP26966691 A JP 26966691A JP 26966691 A JP26966691 A JP 26966691A JP H05110071 A JPH05110071 A JP H05110071A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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Abstract
(57)【要約】
【目的】 高耐圧トランジスタの微細化をはかり、ソー
ス、ドレイン間の耐圧をじょうしょうさせる。 【構成】 本発明は半導体基板上に形成された高耐圧が
得られるトランジスタにおいて２つ以上に分割されたゲ
ート電極と、前記分割されたゲート電極間のシリコン基
板に薄い不純物領域を有すことを特徴とする。 【効果】 前記の半導体装置をもちいることにより、従
来の高耐圧トランジスタに比べ飛躍的に微細化すること
が出来る。また、薄い不純物領域を縮小できるため電流
駆動能力の低減を防ぎ、ソース、ドレイン間の耐圧を上
昇させることができる。更に濃い不純物領域の形成時に
自己整合法にて不純物を打ち込むことが出来るので、工
程数を減らすことができる。
ス、ドレイン間の耐圧をじょうしょうさせる。 【構成】 本発明は半導体基板上に形成された高耐圧が
得られるトランジスタにおいて２つ以上に分割されたゲ
ート電極と、前記分割されたゲート電極間のシリコン基
板に薄い不純物領域を有すことを特徴とする。 【効果】 前記の半導体装置をもちいることにより、従
来の高耐圧トランジスタに比べ飛躍的に微細化すること
が出来る。また、薄い不純物領域を縮小できるため電流
駆動能力の低減を防ぎ、ソース、ドレイン間の耐圧を上
昇させることができる。更に濃い不純物領域の形成時に
自己整合法にて不純物を打ち込むことが出来るので、工
程数を減らすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型トランジスタ
ーの半導体装置に関する。
ーの半導体装置に関する。
【０００２】
【従来の技術】従来のＭＯＳ型高耐圧の半導体装置の構
造は図２のように、シリコン基板２０１、ゲート酸化膜
２０２、ゲート電極２０３、ゲート電極側壁の酸化膜２
０４、ソース側の薄い不純物領域２０５は前記ゲート電
極側壁の酸化膜２０４下に形成される。ドレイン側の薄
い不純物領域２０６は高耐圧特性を得るためにゲート電
極の端からドレイン領域まで長い寸法が必要である。例
えば２０Ｖ以上の耐圧を得るためには、薄い不純物領域
２０６は２ｕｍ以上必要である。そのためソース側の薄
い不純物領域及２０５及び濃い不純物領域２０７は酸化
膜による自己整合法で形成できるが、ドレイン側はフォ
トリソマスクなどによりマスキングし、形成する必要が
あった。
造は図２のように、シリコン基板２０１、ゲート酸化膜
２０２、ゲート電極２０３、ゲート電極側壁の酸化膜２
０４、ソース側の薄い不純物領域２０５は前記ゲート電
極側壁の酸化膜２０４下に形成される。ドレイン側の薄
い不純物領域２０６は高耐圧特性を得るためにゲート電
極の端からドレイン領域まで長い寸法が必要である。例
えば２０Ｖ以上の耐圧を得るためには、薄い不純物領域
２０６は２ｕｍ以上必要である。そのためソース側の薄
い不純物領域及２０５及び濃い不純物領域２０７は酸化
膜による自己整合法で形成できるが、ドレイン側はフォ
トリソマスクなどによりマスキングし、形成する必要が
あった。
【０００３】
【発明が解決しようとする課題】したがって、前述の従
来技術の半導体装置では、例えば、２０Ｖの耐圧を有す
るトランジスタを作る場合、ドレイン側の薄い不純物領
域は２．０ｕｍ、ソース側の薄い不純物領域が０．３ｕ
ｍ、併せて２．３ｕｍと長いため、高い寄生抵抗とな
り、動作時のドレインとソース間の電流は低いものであ
った。さらに高耐圧特性を有するトランジスタを作るた
めには薄い不純物領域を長く必要とする。そのため、ゲ
ート電極の端からドレイン側のコンタクトホールまでの
距離は３．０ｕｍ以上と長くなってしまい、高耐圧を得
ながら微細化をはかるのは非常に困難出ある。また、薄
い不純物領域を形成するためのエッチング時に薄い不純
物領域もエッチングされて、薄い不純物領域の基板が削
られるため、不純物濃度が低下し、電流駆動能力の低下
がおきる。また、高濃度の不純物を打ち込むときに、レ
ジストマスクなどで薄い不純物領域を確保する。そのた
めにゲート電極及び酸化膜をマスクとした自己整合法で
打ち込むことができないので工程数が多くなる。以上の
ような問題を有する。
来技術の半導体装置では、例えば、２０Ｖの耐圧を有す
るトランジスタを作る場合、ドレイン側の薄い不純物領
域は２．０ｕｍ、ソース側の薄い不純物領域が０．３ｕ
ｍ、併せて２．３ｕｍと長いため、高い寄生抵抗とな
り、動作時のドレインとソース間の電流は低いものであ
った。さらに高耐圧特性を有するトランジスタを作るた
めには薄い不純物領域を長く必要とする。そのため、ゲ
ート電極の端からドレイン側のコンタクトホールまでの
距離は３．０ｕｍ以上と長くなってしまい、高耐圧を得
ながら微細化をはかるのは非常に困難出ある。また、薄
い不純物領域を形成するためのエッチング時に薄い不純
物領域もエッチングされて、薄い不純物領域の基板が削
られるため、不純物濃度が低下し、電流駆動能力の低下
がおきる。また、高濃度の不純物を打ち込むときに、レ
ジストマスクなどで薄い不純物領域を確保する。そのた
めにゲート電極及び酸化膜をマスクとした自己整合法で
打ち込むことができないので工程数が多くなる。以上の
ような問題を有する。
【０００４】そこで本発明は以上の様な問題点を解決す
るもので、その目的とするところはより微細化可能なう
えにソースドレイン間耐圧が高く、電流駆動能力も高く
得られ、さらに従来より工程数の少ない半導体装置を提
供するところにある。
るもので、その目的とするところはより微細化可能なう
えにソースドレイン間耐圧が高く、電流駆動能力も高く
得られ、さらに従来より工程数の少ない半導体装置を提
供するところにある。
【０００５】
【課題を解決するための手段】半導体基板上に形成され
たＭＯＳ型ライトリー・ドープド・ドレイントランジス
タにおいてゲート電極が少なくとも２つ以上に分離され
ていて、上記ゲート電極間のシリコン基板には薄い不純
物領域を有することを特徴とする半導体装置。
たＭＯＳ型ライトリー・ドープド・ドレイントランジス
タにおいてゲート電極が少なくとも２つ以上に分離され
ていて、上記ゲート電極間のシリコン基板には薄い不純
物領域を有することを特徴とする半導体装置。
【０００６】
【実施例】図１は、本発明の１実施例に於ける半導体装
置の断面図である。又、図３（ａ）から図３（ｄ）は、
その製造工程ごとの主要断面図である。図４はトランジ
スタの平面。尚、実施例の全図に於て、同一の機能を有
するものには、同一の符号を付け、その繰り返しの説明
は省略する。尚、本実施例は説明の都合上Ｎｃｈトラン
ジスタのものとする。
置の断面図である。又、図３（ａ）から図３（ｄ）は、
その製造工程ごとの主要断面図である。図４はトランジ
スタの平面。尚、実施例の全図に於て、同一の機能を有
するものには、同一の符号を付け、その繰り返しの説明
は省略する。尚、本実施例は説明の都合上Ｎｃｈトラン
ジスタのものとする。
【０００７】以下図３（ａ）から図３（ｄ）の工程断面
図により製造方法を詳細に説明する。図３（ａ）図よ
り、ボロンを不純物として含むＰ型基板シリコンウエハ
ー１０１に１０００℃の乾燥酸化雰囲気中で酸化を行
い、２０ｎｍ程度のシリコン酸化膜１０２を形成する。
図３（ｂ）図の如くその後前記ゲート酸化膜１０２上に
ＣＶＤ法により、シランガスを６２０℃で熱分解して３
０ｎｍの膜厚で多結晶シリコン膜を形成する。次にフォ
トリソグラフィによりポジレジスト層を用いてパターン
形成後、異方性エッチング工程により前記多結晶シリコ
ンを所望のパターンに加工し、中心部が２つに分離され
たＭＯＳトランジスターのゲート電極１０３を形成す
る。次に図３（ｃ）図よりイオン注入法により、Ｎ型の
不純物、燐叉は砒素を加速電圧６０Ｋｅｖで１×１０13
〜１×１０14ｃｍー2注入し、シリコンウエハ１０１全面
に薄いＮ型拡散層を形成する。次に図３（ｄ）図より前
記ゲート電極１０３及び前記ゲート酸化膜１０２上にシ
リコン酸化膜を４０ｎｍ程度形成する。前記シリコン酸
化膜を異方性エッチングすることによりシリコン酸化膜
は前記ゲート電極１０３の側壁のみ残る。前記ゲート電
極１０３側壁に残ったシリコン酸化膜はサイドウオール
１０４と以後呼ぶ。この時ゲート電極の側壁にシリコン
酸化膜が残るため、２つのゲート電極間のＳｉＯ２酸化
膜下の薄い不純物領域はエッチングされない。次にイオ
ン打ち込み法により、Ｎ型の不純物、燐叉は砒素を加速
電圧８０Ｋｅｖで１×１０15〜１×１０16ｃｍー2打ち込
み、ゲート電極及びサイドウオール１０４の下以外のシ
リコン基板に自己整合法により濃い不純物領域のソース
領域１０６及びドレイン領域１０７、を形成する。
図により製造方法を詳細に説明する。図３（ａ）図よ
り、ボロンを不純物として含むＰ型基板シリコンウエハ
ー１０１に１０００℃の乾燥酸化雰囲気中で酸化を行
い、２０ｎｍ程度のシリコン酸化膜１０２を形成する。
図３（ｂ）図の如くその後前記ゲート酸化膜１０２上に
ＣＶＤ法により、シランガスを６２０℃で熱分解して３
０ｎｍの膜厚で多結晶シリコン膜を形成する。次にフォ
トリソグラフィによりポジレジスト層を用いてパターン
形成後、異方性エッチング工程により前記多結晶シリコ
ンを所望のパターンに加工し、中心部が２つに分離され
たＭＯＳトランジスターのゲート電極１０３を形成す
る。次に図３（ｃ）図よりイオン注入法により、Ｎ型の
不純物、燐叉は砒素を加速電圧６０Ｋｅｖで１×１０13
〜１×１０14ｃｍー2注入し、シリコンウエハ１０１全面
に薄いＮ型拡散層を形成する。次に図３（ｄ）図より前
記ゲート電極１０３及び前記ゲート酸化膜１０２上にシ
リコン酸化膜を４０ｎｍ程度形成する。前記シリコン酸
化膜を異方性エッチングすることによりシリコン酸化膜
は前記ゲート電極１０３の側壁のみ残る。前記ゲート電
極１０３側壁に残ったシリコン酸化膜はサイドウオール
１０４と以後呼ぶ。この時ゲート電極の側壁にシリコン
酸化膜が残るため、２つのゲート電極間のＳｉＯ２酸化
膜下の薄い不純物領域はエッチングされない。次にイオ
ン打ち込み法により、Ｎ型の不純物、燐叉は砒素を加速
電圧８０Ｋｅｖで１×１０15〜１×１０16ｃｍー2打ち込
み、ゲート電極及びサイドウオール１０４の下以外のシ
リコン基板に自己整合法により濃い不純物領域のソース
領域１０６及びドレイン領域１０７、を形成する。
【０００８】また、薄い不純物領域はゲート電極及びサ
イドウオール１０４以外に形成された濃い不純物領域よ
り浅くなる。
イドウオール１０４以外に形成された濃い不純物領域よ
り浅くなる。
【０００９】以上の工程を経て完成した半導体装置は従
来の半導体装置の製造方法の薄い不純物領域の形成時に
薄い不純物領域を長くするためにフォトリソグラフィ工
程においてレジストマスクで調整する形成方法だったの
に比べ、ゲート電極及び酸化膜をマスクとして使用する
自己整合法なので、工程が短縮できる。
来の半導体装置の製造方法の薄い不純物領域の形成時に
薄い不純物領域を長くするためにフォトリソグラフィ工
程においてレジストマスクで調整する形成方法だったの
に比べ、ゲート電極及び酸化膜をマスクとして使用する
自己整合法なので、工程が短縮できる。
【００１０】本発明のトランジスタは、例えば２０Ｖの
耐圧を有する場合、図２のように中心部から２つに分か
れたゲート電極間寸法は、０．５μｍ，片方のチャネル
長が０．８μｍのトランジスタであるが、図５の様に中
心部が完全に分離されず、チャネル長０．５μｍ、チャ
ネル幅分のみ穴のあいたゲート電極とその下部が薄い不
純物領域で構成されたトランジスタでもよい。
耐圧を有する場合、図２のように中心部から２つに分か
れたゲート電極間寸法は、０．５μｍ，片方のチャネル
長が０．８μｍのトランジスタであるが、図５の様に中
心部が完全に分離されず、チャネル長０．５μｍ、チャ
ネル幅分のみ穴のあいたゲート電極とその下部が薄い不
純物領域で構成されたトランジスタでもよい。
【００１１】以上のように本発明によれば、薄い不純物
領域を形成するためのエッチング時に薄い不純物領域も
エッチングされ、薄い不純物領域の基板が削られること
を防げる。このため動作時電流のばらつきを低減させる
ことが出来る。
領域を形成するためのエッチング時に薄い不純物領域も
エッチングされ、薄い不純物領域の基板が削られること
を防げる。このため動作時電流のばらつきを低減させる
ことが出来る。
【００１２】さらに従来技術の半導体装置に比べ本発明
の半導体装置の場合、ゲート電極が２つあるものと同じ
効果があるため、ドレイン電圧が２分の１になり、ソー
スドレイン間耐圧が上昇する。そのため、従来のトラン
ジスタで高耐圧を得るためには例えば２０Ｖの耐圧を有
する場合、ゲート電極のチャネル長が１．５μｍ、片側
の薄い不純物領域が２．０μｍであり、チャネル長と薄
い不純物領域を足した長さは３．５μｍである。また、
従来条件の半導体装置のゲート電極の端からコンタクト
までの距離は３．７μｍであったために微細化は困難で
あった。しかし本発明のトランジスタの場合、２つのチ
ャネル長とオフセット長を足した長さは２．１μｍとな
り、従来技術の寸法の約３分の２の寸法ですむ。また、
本発明のの半導体装置のゲート電極の端からコンタクト
までの距離は２．３μｍになり、より微細化することが
できる。
の半導体装置の場合、ゲート電極が２つあるものと同じ
効果があるため、ドレイン電圧が２分の１になり、ソー
スドレイン間耐圧が上昇する。そのため、従来のトラン
ジスタで高耐圧を得るためには例えば２０Ｖの耐圧を有
する場合、ゲート電極のチャネル長が１．５μｍ、片側
の薄い不純物領域が２．０μｍであり、チャネル長と薄
い不純物領域を足した長さは３．５μｍである。また、
従来条件の半導体装置のゲート電極の端からコンタクト
までの距離は３．７μｍであったために微細化は困難で
あった。しかし本発明のトランジスタの場合、２つのチ
ャネル長とオフセット長を足した長さは２．１μｍとな
り、従来技術の寸法の約３分の２の寸法ですむ。また、
本発明のの半導体装置のゲート電極の端からコンタクト
までの距離は２．３μｍになり、より微細化することが
できる。
【００１３】さらに、従来条件の薄い不純物領域の寸法
が２．３μｍであったのに対し、本発明のトランジスタ
の場合、薄い不純物領域の合計寸法が１．１μｍと短く
なるため電流駆動能力が高くなる。従って本発明なら微
細化した上に高いソース、ドレイン間耐圧と高い電流駆
動能力が得られるトランジスタを作ることが可能とな
る。
が２．３μｍであったのに対し、本発明のトランジスタ
の場合、薄い不純物領域の合計寸法が１．１μｍと短く
なるため電流駆動能力が高くなる。従って本発明なら微
細化した上に高いソース、ドレイン間耐圧と高い電流駆
動能力が得られるトランジスタを作ることが可能とな
る。
【００１４】
【発明の効果】以上述べたように本発明によれば、ＭＯ
Ｓ型ライトリイ・ドープド・ドレイントランジスターに
おいて、ゲート電極が２つ以上分離されていることによ
り、下記に列挙する効果が得られる。
Ｓ型ライトリイ・ドープド・ドレイントランジスターに
おいて、ゲート電極が２つ以上分離されていることによ
り、下記に列挙する効果が得られる。
【００１５】１．薄い不純物領域を形成するためのエッ
チング時に薄い不純物領域まで削られることを防げるた
め，電流駆動能力の低減を防ぐことができる。
チング時に薄い不純物領域まで削られることを防げるた
め，電流駆動能力の低減を防ぐことができる。
【００１６】２．トランジスタがより微細化できる。
【００１７】３．ゲート電極が２つあるため、ソース、
ドレイン間の耐圧が上昇する。
ドレイン間の耐圧が上昇する。
【００１８】４．トランジスタの薄いＮ型不純物領域を
短くできるため、高い電流駆動能力を得ることができ
る。
短くできるため、高い電流駆動能力を得ることができ
る。
【００１９】５．耐圧を上げるために薄い不純物領域を
長くする必要がないので濃い不純物を打ち込むときにマ
スクを使わず、ゲート電極及び酸化膜をマスクとした自
己整合法にて打ち込むことが出来るために工程数が減る
という効果を有する。
長くする必要がないので濃い不純物を打ち込むときにマ
スクを使わず、ゲート電極及び酸化膜をマスクとした自
己整合法にて打ち込むことが出来るために工程数が減る
という効果を有する。
【図１】本発明に於ける高耐圧トランジスタの断面図。
【図２】従来条件に於ける高耐圧トランジスタの断面
図。
図。
【図３】（ａ）から（ｄ）は本発明に於ける半導体装置
の製造工程毎の主要断面図。
の製造工程毎の主要断面図。
【図４】本発明に於ける高耐圧トランジスタの平面図。
【図５】本発明に於ける高耐圧トランジスタの平面図の
一例図。
一例図。
１０１ ， ２０１ ， ３０１ シリコン基
板 １０２ ， ２０２ ， ３０２ ゲート酸
化膜 １０３ ， ２０３ ， ３０３ ゲート電極 ４０１ ， ５０１ ，１０４ ， ２０４ ， ３
０５ サイドウオール １０５ ， ２０５ ， ２０６ 薄い不純
物領域 ２０６ ， ３０４ ， ４０２ ５０２ １０６ ， ２０７ ， ２０８ 濃い不純物領域 ３０６ ， ３０７ ， ４０３ ５０３ １０８ ， ２０８ 絶縁層 １０９ ， ２０９ ＡＬ配線
板 １０２ ， ２０２ ， ３０２ ゲート酸
化膜 １０３ ， ２０３ ， ３０３ ゲート電極 ４０１ ， ５０１ ，１０４ ， ２０４ ， ３
０５ サイドウオール １０５ ， ２０５ ， ２０６ 薄い不純
物領域 ２０６ ， ３０４ ， ４０２ ５０２ １０６ ， ２０７ ， ２０８ 濃い不純物領域 ３０６ ， ３０７ ， ４０３ ５０３ １０８ ， ２０８ 絶縁層 １０９ ， ２０９ ＡＬ配線
Claims (1)
- 【請求項１】 半導体基板上に形成されたＭＯＳ型ライ
トリー・ドープド・ドレイントランジスタにおいてゲー
ト電極が少なくともソース、ドレイン間で２つ以上に分
離されていて、上記ゲート電極間のシリコン基板には薄
い不純物領域を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966691A JPH05110071A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966691A JPH05110071A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110071A true JPH05110071A (ja) | 1993-04-30 |
Family
ID=17475522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26966691A Pending JPH05110071A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110071A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753953A (en) * | 1995-09-11 | 1998-05-19 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| US7008831B2 (en) | 2003-11-10 | 2006-03-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006278418A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法並びにゲート電極構造体 |
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1991
- 1991-10-17 JP JP26966691A patent/JPH05110071A/ja active Pending
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