JP3128255B2 - ＢｉＣＭＯＳ型半導体装置の製造方法 - Google Patents
ＢｉＣＭＯＳ型半導体装置の製造方法Info
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- JP3128255B2 JP3128255B2 JP03071859A JP7185991A JP3128255B2 JP 3128255 B2 JP3128255 B2 JP 3128255B2 JP 03071859 A JP03071859 A JP 03071859A JP 7185991 A JP7185991 A JP 7185991A JP 3128255 B2 JP3128255 B2 JP 3128255B2
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Description
【０００１】
【産業上の利用分野】この発明は、ＢｉＣＭＯＳ型半導
体集積回路、特に高速動作が要求されるバイポーラトラ
ンジスタを有する該装置の製造方法に関するものであ
る。
体集積回路、特に高速動作が要求されるバイポーラトラ
ンジスタを有する該装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、ＣＭＯＳの高速性を追求するため
にバイポーラ素子を同一チップ上に形成し、ＣＭＯＳの
負荷駆動能力をバイポーラで高めることにより高速化を
図ったＢｉＣＭＯＳ混載技術が広く用いられるようにな
ってきた。
にバイポーラ素子を同一チップ上に形成し、ＣＭＯＳの
負荷駆動能力をバイポーラで高めることにより高速化を
図ったＢｉＣＭＯＳ混載技術が広く用いられるようにな
ってきた。
【０００３】一般に、ＢｉＣＭＯＳ ＬＳＩはバイポー
ラとＣＭＯＳの特徴を兼ね備えているために、高速、高
集積、高耐圧、高負荷駆動能力、低消費電力等の優れた
性能を実現できるものの、構造的にはバイポーラ素子を
搭載するためにエピタキシャル層や分離拡散層が必要で
ある。
ラとＣＭＯＳの特徴を兼ね備えているために、高速、高
集積、高耐圧、高負荷駆動能力、低消費電力等の優れた
性能を実現できるものの、構造的にはバイポーラ素子を
搭載するためにエピタキシャル層や分離拡散層が必要で
ある。
【０００４】また、バイポーラおよびＣＭＯＳ素子の性
能を損なわずに同時形成させるために工程が複雑でマス
ク数が増えることになるが、これは経済性の面で不利と
なるため、極力工程数が増えないよう工程設計する必要
がある。
能を損なわずに同時形成させるために工程が複雑でマス
ク数が増えることになるが、これは経済性の面で不利と
なるため、極力工程数が増えないよう工程設計する必要
がある。
【０００５】ここで従来のＢｉＣＭＯＳ型半導体集積回
路の製造方法を図５を用いて説明する。先ず図５（ａ）
に示すように、Ｐ型半導体基板１上にＮ+埋込拡散層２
およびＰ+ 埋込拡散層３を形成した後、厚さ２μm のＮ
- エピタキシャル層４、続いて選択拡散によりＰウェル
層５、分離拡散層６を同時形成する。次いで、基板の全
面に５００Å程度の薄い酸化膜７および１６００Å程度
の窒化膜を形成した後、素子分離する領域の窒化膜を選
択的に除去する。なお、図中、窒化膜８は選択的に除去
された状態を示している。更にパターニングしたレジス
ト９をマスクとしてイオン注入法によりＮＭＯＳ（２０
０）のチャネルストッパ領域および分離拡散層６の表面
領域にＢ（ボロン）等のＰ形不純物を注入する。また、
同様の方法でＰＭＯＳ（３００）のチャネルストッパ領
域にもＮ形不純物を注入する。
路の製造方法を図５を用いて説明する。先ず図５（ａ）
に示すように、Ｐ型半導体基板１上にＮ+埋込拡散層２
およびＰ+ 埋込拡散層３を形成した後、厚さ２μm のＮ
- エピタキシャル層４、続いて選択拡散によりＰウェル
層５、分離拡散層６を同時形成する。次いで、基板の全
面に５００Å程度の薄い酸化膜７および１６００Å程度
の窒化膜を形成した後、素子分離する領域の窒化膜を選
択的に除去する。なお、図中、窒化膜８は選択的に除去
された状態を示している。更にパターニングしたレジス
ト９をマスクとしてイオン注入法によりＮＭＯＳ（２０
０）のチャネルストッパ領域および分離拡散層６の表面
領域にＢ（ボロン）等のＰ形不純物を注入する。また、
同様の方法でＰＭＯＳ（３００）のチャネルストッパ領
域にもＮ形不純物を注入する。
【０００６】ここでＮ+ 埋込拡散層２は、ＮＰＮバイポ
ーラトランジスタ（以下、ＮＰＮ−Ｔｒと略す）（１０
０）のコレクタシリーズ抵抗を下げるためにＡｓ（ヒ
素）やＳｂ（アンチモン）を用いて２０〜１００Ω／□
に拡散し、またＰＭＯＳ（３００）が寄生バイポーラ動
作を起こさないようＰＭＯＳ（３００）形成領域にも同
時に拡散する。Ｐ+ 埋込拡散層３は、ＮＰＮ−Ｔｒ（１
００）の素子分離領域に予めイオン注入法等で形成して
おき、次工程のエピタキシャル工程や分離拡散時に半導
体基板１からの上方拡散を利用して分離拡散時間を短縮
するために用いるものであり、通常、Ｂを用いて５０〜
３００Ω／□に設定され、またＮＭＯＳ（２００）が寄
生バイポーラ動作を起こさないようにＮＭＯＳ（２０
０）形成領域にも同時に形成しておく。また、Ｎ- エピ
タキシャル層４はＮＰＮ−Ｔｒ（１００）の素子特性と
ＰＭＯＳ（３００）のゲートスレッシュホールド電圧を
制御できるように濃度および厚さが決められている。更
に、Ｐ- 拡散領域５，６はＮＰＮ−Ｔｒ（１００）の素
子分離とＮＭＯＳ（２００）のスレッシュホールド電圧
を制御するためにエピタキシャル層４の表面より拡散さ
れる。
ーラトランジスタ（以下、ＮＰＮ−Ｔｒと略す）（１０
０）のコレクタシリーズ抵抗を下げるためにＡｓ（ヒ
素）やＳｂ（アンチモン）を用いて２０〜１００Ω／□
に拡散し、またＰＭＯＳ（３００）が寄生バイポーラ動
作を起こさないようＰＭＯＳ（３００）形成領域にも同
時に拡散する。Ｐ+ 埋込拡散層３は、ＮＰＮ−Ｔｒ（１
００）の素子分離領域に予めイオン注入法等で形成して
おき、次工程のエピタキシャル工程や分離拡散時に半導
体基板１からの上方拡散を利用して分離拡散時間を短縮
するために用いるものであり、通常、Ｂを用いて５０〜
３００Ω／□に設定され、またＮＭＯＳ（２００）が寄
生バイポーラ動作を起こさないようにＮＭＯＳ（２０
０）形成領域にも同時に形成しておく。また、Ｎ- エピ
タキシャル層４はＮＰＮ−Ｔｒ（１００）の素子特性と
ＰＭＯＳ（３００）のゲートスレッシュホールド電圧を
制御できるように濃度および厚さが決められている。更
に、Ｐ- 拡散領域５，６はＮＰＮ−Ｔｒ（１００）の素
子分離とＮＭＯＳ（２００）のスレッシュホールド電圧
を制御するためにエピタキシャル層４の表面より拡散さ
れる。
【０００７】次に図５（ｂ）に示すように、レジスト９
を除去後、９００℃程度の温度でイオン注入した不純物
を活性化し、酸化処理によって酸化膜１０を形成し、Ｌ
ＯＣＯＳ分離が完成される。なお、１１はＰ形不純物が
注入されたＮＭＯＳ（２００）のチャネルストッパ層、
１２はＮ形不純物が注入されたＰＭＯＳ（３００）のチ
ャネルストッパ層である。その後は既知の拡散、ホトリ
ソグラフィ、エッチング（以下ホトリソ・エッチングと
称す）を繰返すことにより図５（ｃ）に示すＢｉＣＭＯ
Ｓ構造が完成する。ここで、１３はＰ拡散層で、ＮＰＮ
−Ｔｒ（１００）のアクティブベース、また１４，１５
はＰ+ 拡散層で、１４はＰＭＯＳ（３００）のソース、
ドレイン、１５はＮＰＮ−Ｔｒ（１００）のインアクテ
ィブベース層を形成している。なお、インアクティブベ
ース層１５はアクティブベース層１３にオーミックコン
タクトをとるために必要である。また、１６〜１８はＮ
+ 拡散層で、１６はＮＭＯＳ（２００）のソース、ドレ
イン、１７はＮＰＮ−Ｔｒ（１００）のエミッタ、１８
はＮＰＮ−Ｔｒ（１００）のコレクタ層のコンタクト取
出しを形成する。更に、１９，２０はそれぞれＰＭＯＳ
（３００）およびＮＭＯＳ（２００）のゲートである。
を除去後、９００℃程度の温度でイオン注入した不純物
を活性化し、酸化処理によって酸化膜１０を形成し、Ｌ
ＯＣＯＳ分離が完成される。なお、１１はＰ形不純物が
注入されたＮＭＯＳ（２００）のチャネルストッパ層、
１２はＮ形不純物が注入されたＰＭＯＳ（３００）のチ
ャネルストッパ層である。その後は既知の拡散、ホトリ
ソグラフィ、エッチング（以下ホトリソ・エッチングと
称す）を繰返すことにより図５（ｃ）に示すＢｉＣＭＯ
Ｓ構造が完成する。ここで、１３はＰ拡散層で、ＮＰＮ
−Ｔｒ（１００）のアクティブベース、また１４，１５
はＰ+ 拡散層で、１４はＰＭＯＳ（３００）のソース、
ドレイン、１５はＮＰＮ−Ｔｒ（１００）のインアクテ
ィブベース層を形成している。なお、インアクティブベ
ース層１５はアクティブベース層１３にオーミックコン
タクトをとるために必要である。また、１６〜１８はＮ
+ 拡散層で、１６はＮＭＯＳ（２００）のソース、ドレ
イン、１７はＮＰＮ−Ｔｒ（１００）のエミッタ、１８
はＮＰＮ−Ｔｒ（１００）のコレクタ層のコンタクト取
出しを形成する。更に、１９，２０はそれぞれＰＭＯＳ
（３００）およびＮＭＯＳ（２００）のゲートである。
【０００８】
【発明が解決しようとする課題】しかしながら前述の構
成の装置では、以下の問題点がある。
成の装置では、以下の問題点がある。
【０００９】（１）ベースの電位とりだし用Ｐ+ の位置
とエミッタとの位置は、２枚のマスクを用いて位置決め
されるため、マスク合せ余裕分の寸法を確保しておかね
ばならない。従ってベースのＰ+ とエミッタの距離が広
くなってしまい、ベース抵抗（Ｒｂ）が大きくなり、高
速動作の妨げとなる。
とエミッタとの位置は、２枚のマスクを用いて位置決め
されるため、マスク合せ余裕分の寸法を確保しておかね
ばならない。従ってベースのＰ+ とエミッタの距離が広
くなってしまい、ベース抵抗（Ｒｂ）が大きくなり、高
速動作の妨げとなる。
【００１０】（２）高速動作させる為には（ｆＴを向上
させるには）、エミッタの接合容量を低減することが必
要で、できるだけ小さなエミッタ面積にすることが望ま
しい。しかしホトリソ寸法で得られる最小幅以下にはで
きない為、ホトリソ・エッチングで決まる開口幅によっ
て必然的にｆＴは決まってしまい、ｆＴはこれ以上向上
できない。
させるには）、エミッタの接合容量を低減することが必
要で、できるだけ小さなエミッタ面積にすることが望ま
しい。しかしホトリソ寸法で得られる最小幅以下にはで
きない為、ホトリソ・エッチングで決まる開口幅によっ
て必然的にｆＴは決まってしまい、ｆＴはこれ以上向上
できない。
【００１１】この発明は、以上述べたベースのとり出し
用Ｐ+ とエミッタとの距離を広くとらなければならない
ことによるＲｂの増大という問題点と、ホトリソ寸法以
下にはエミッタを細く出来ないためｆＴを向上できない
という問題点を除去するために、（１）ベースとり出し
用Ｐ+ とエミッタの距離を１回のホトリソ／エッチング
により決め、合せ余裕を考慮することをなくし、エミッ
タベースとり出しＰ+ 間の距離を設計通りに設定できる
ようにし、Ｒｂの増加をおさえることと、（２）ＭＯＳ
のサイドウォールをバイポーラトランジスタ（ＢｉＰＴ
ｒ）のエミッタやコレクタ部にも採用し、ＢｉＰＴｒに
ＭＯＳのサイドウォールと同時にサイドウォールを形成
し、ホトリソ寸法以下にエミッタが開孔できるように
し、細いエミッタを形成できるようにしてｆＴを向上で
きる装置を提供することを目的とする。
用Ｐ+ とエミッタとの距離を広くとらなければならない
ことによるＲｂの増大という問題点と、ホトリソ寸法以
下にはエミッタを細く出来ないためｆＴを向上できない
という問題点を除去するために、（１）ベースとり出し
用Ｐ+ とエミッタの距離を１回のホトリソ／エッチング
により決め、合せ余裕を考慮することをなくし、エミッ
タベースとり出しＰ+ 間の距離を設計通りに設定できる
ようにし、Ｒｂの増加をおさえることと、（２）ＭＯＳ
のサイドウォールをバイポーラトランジスタ（ＢｉＰＴ
ｒ）のエミッタやコレクタ部にも採用し、ＢｉＰＴｒに
ＭＯＳのサイドウォールと同時にサイドウォールを形成
し、ホトリソ寸法以下にエミッタが開孔できるように
し、細いエミッタを形成できるようにしてｆＴを向上で
きる装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明はＢｉＣＭＯＳ
型半導体集積回路の製造方法において、ゲート用のＰｏ
ｌｙ−Ｓｉ（ポリシリコン）及びＮＰＮのベース形成
後、Ｓｉ3 Ｎ4 膜を基板表面に形成し、その後コレク
タ、ベース、エミッタを開孔し、異方性エッチングを用
いてコレクタとエミッタをさらに深くほり下げ、その後
ＢｉｐＴｒのベース領域以外のＳｉ3 Ｎ4 膜を除去し、
サイドウォール（ＳＷ）形成の為のＰＳＧを基板表面に
形成して、ＳＷエッチングを行い、ゲートの両わきと、
エミッタ、コレクタ内部にＳＷを形成するようにしたも
のである。
型半導体集積回路の製造方法において、ゲート用のＰｏ
ｌｙ−Ｓｉ（ポリシリコン）及びＮＰＮのベース形成
後、Ｓｉ3 Ｎ4 膜を基板表面に形成し、その後コレク
タ、ベース、エミッタを開孔し、異方性エッチングを用
いてコレクタとエミッタをさらに深くほり下げ、その後
ＢｉｐＴｒのベース領域以外のＳｉ3 Ｎ4 膜を除去し、
サイドウォール（ＳＷ）形成の為のＰＳＧを基板表面に
形成して、ＳＷエッチングを行い、ゲートの両わきと、
エミッタ、コレクタ内部にＳＷを形成するようにしたも
のである。
【００１３】
【作用】本発明は前述のように、ベースとり出し用Ｐ+
の位置をＳｉ3 Ｎ4 膜のエッチングの際にセルフアライ
ンで位置決めするようにし、かつエミッタとコレクタ一
部に溝を形成後ＭＯＳのＳＷと同時にエミッタ、コレク
タ一部にもＳＷを形成するようにしたので、（１）ベー
ス（Ｐ+ ）−エミッタの距離に合せマージンを加味する
必要がなくなり、必要最小限の寸法にできることからＲ
ｂを低減できるし、また（２）エミッタ部に溝をほり、
ＳＷを形成するようにしたのでエミッタはホトリソ限界
以下の開孔幅にできる、細長いエミッタが形成できるの
でｆＴを向上できる。
の位置をＳｉ3 Ｎ4 膜のエッチングの際にセルフアライ
ンで位置決めするようにし、かつエミッタとコレクタ一
部に溝を形成後ＭＯＳのＳＷと同時にエミッタ、コレク
タ一部にもＳＷを形成するようにしたので、（１）ベー
ス（Ｐ+ ）−エミッタの距離に合せマージンを加味する
必要がなくなり、必要最小限の寸法にできることからＲ
ｂを低減できるし、また（２）エミッタ部に溝をほり、
ＳＷを形成するようにしたのでエミッタはホトリソ限界
以下の開孔幅にできる、細長いエミッタが形成できるの
でｆＴを向上できる。
【００１４】
【実施例】図１〜４（Ａ）〜（Ｓ）は、この発明の実施
例を示す製造方法である。以下その工程（Ａ）〜（Ｓ）
の順で説明する。
例を示す製造方法である。以下その工程（Ａ）〜（Ｓ）
の順で説明する。
【００１５】（Ａ）Ｐ型Ｓｉ基板（Ｐ−ｓｕｂ）１０１
上にＮ+ 埋込層１０２とＰ+ 埋込層１０３を形成する。
上にＮ+ 埋込層１０２とＰ+ 埋込層１０３を形成する。
【００１６】（Ｂ）Ｐ−ｓｕｂ１０１上にＮ型エピタキ
シャル（Ｎエピ）１２７を厚さ１．６μm 、比抵抗５Ω
cmの条件で成長させる。
シャル（Ｎエピ）１２７を厚さ１．６μm 、比抵抗５Ω
cmの条件で成長させる。
【００１７】（Ｃ）Ｐｗｅｌｌ層１０５、Ｎｗｅｌｌ層
１０４を従来通り形成する。
１０４を従来通り形成する。
【００１８】（Ｄ）ＮＭＯＳ，ＰＭＯＳ，Ｂｉｐｏｌａ
ｒ領域にホトリソ・エッチング技術でＳｉ3 Ｎ4 膜１０
６を形成する。
ｒ領域にホトリソ・エッチング技術でＳｉ3 Ｎ4 膜１０
６を形成する。
【００１９】（Ｅ）１０００℃，１５０分，ＷｅｔＯ2
の条件で酸化を行い、フィールド酸化膜１０７を形成す
る。
の条件で酸化を行い、フィールド酸化膜１０７を形成す
る。
【００２０】（Ｆ）８５０℃，ＷｅｔＯ2 ，１３分の条
件でゲート酸化を行い（図示せず）、既知のホトリソ技
術にてベース領域１０８を窓開けし、４０ｋｅＶ，４×
１０13ions／cm2 の条件でＢ（Ｂｏｒｏｎ）をイオン注
入する（図示せず）。
件でゲート酸化を行い（図示せず）、既知のホトリソ技
術にてベース領域１０８を窓開けし、４０ｋｅＶ，４×
１０13ions／cm2 の条件でＢ（Ｂｏｒｏｎ）をイオン注
入する（図示せず）。
【００２１】次いで１０００℃，３０分，Ｎ2 の条件で
ベースアニールを行いベース層１０９を形成する。
ベースアニールを行いベース層１０９を形成する。
【００２２】（Ｇ）ウェハ全面にＰｏｌｙ−ＳｉとＷＳ
ｉｘを形成し、既知のホトリソ・エッチング技術を用い
てゲート１１０の形成を行う。ゲート形成後ホトリソ−
イオン注入を繰り返し、Ｐ+ ，３３ｋｅＶ，１．５×１
０13及びＡｓ，４０ｋｅＶ，１×１０13の条件でＬＤＤ
Ｎ- １２９とＢＦ2 + ，３３ｋｅＶ，１×１０13の条件
でＬＤＤＰ- １３０を形成する。
ｉｘを形成し、既知のホトリソ・エッチング技術を用い
てゲート１１０の形成を行う。ゲート形成後ホトリソ−
イオン注入を繰り返し、Ｐ+ ，３３ｋｅＶ，１．５×１
０13及びＡｓ，４０ｋｅＶ，１×１０13の条件でＬＤＤ
Ｎ- １２９とＢＦ2 + ，３３ｋｅＶ，１×１０13の条件
でＬＤＤＰ- １３０を形成する。
【００２３】（Ｈ）基板上全面にＳｉ3 Ｎ4 膜１１１を
形成する。
形成する。
【００２４】（Ｉ）既知のホトリソ・エッチング技術に
て、コレクタ１１２、エミッタ１１３、ベース１１４の
窓開けを行い、窓開けを行った部分のＳｉ3Ｎ4 膜１１
１を除去した後レジストを全面除去する。
て、コレクタ１１２、エミッタ１１３、ベース１１４の
窓開けを行い、窓開けを行った部分のＳｉ3Ｎ4 膜１１
１を除去した後レジストを全面除去する。
【００２５】（Ｊ）レジストを全面に塗布し、コレクタ
１１２、エミッタ１１３の窓開けを行い異方性エッチン
グ技術を用いてコレクタ１１２とエミッタ１１３に溝を
形成する。その後レジストを全面除去する。
１１２、エミッタ１１３の窓開けを行い異方性エッチン
グ技術を用いてコレクタ１１２とエミッタ１１３に溝を
形成する。その後レジストを全面除去する。
【００２６】（Ｊ′）バイポーラＴｒのベース領域に既
知のホトリソ・エッチング技術を用いてレジスト３００
を形成後、ドライエッチング技術を用いてＭＯＳ領域の
Ｓｉ3 Ｎ4 １１１を除去し、レジスト３００も除去す
る。
知のホトリソ・エッチング技術を用いてレジスト３００
を形成後、ドライエッチング技術を用いてＭＯＳ領域の
Ｓｉ3 Ｎ4 １１１を除去し、レジスト３００も除去す
る。
【００２７】（Ｋ）基板上全面にＰＳＧ膜１１６を形成
する。
する。
【００２８】（Ｌ）既知の方法でＳＷ（サイドウォー
ル）エッチングを行いＳＷ１１７をＭＯＳのゲート横部
とエミッタ１１３、コレクタ１１２の内部に形成する。
ル）エッチングを行いＳＷ１１７をＭＯＳのゲート横部
とエミッタ１１３、コレクタ１１２の内部に形成する。
【００２９】（Ｍ）９００℃，ＤｒｙＯ2 ，７０分の条
件で酸化を行い、マスク酸化膜（図示せず）を形成後既
知のホトリソ・エッチング技術を用いコレクタ及びエミ
ッタ上のマスク酸化膜をエッチング除去し、その上にエ
ミッタ電極となるＰｏｌｙ−Ｓｉ１１８を２０００Åを
形成する。
件で酸化を行い、マスク酸化膜（図示せず）を形成後既
知のホトリソ・エッチング技術を用いコレクタ及びエミ
ッタ上のマスク酸化膜をエッチング除去し、その上にエ
ミッタ電極となるＰｏｌｙ−Ｓｉ１１８を２０００Åを
形成する。
【００３０】次いでＰｏｌｙ−Ｓｉ１１８に対し全面
に、Ａｓを、４０ｋｅＶ，２×１０16ions／cm2 の条件
でイオン注入する。
に、Ａｓを、４０ｋｅＶ，２×１０16ions／cm2 の条件
でイオン注入する。
【００３１】（Ｎ）既知のホトリソ・エッチング技術に
てエミッタ用Ｐｏｌｙ・Ｓｉ（ＰＳ）１１９とコレクタ
コンタクト用Ｐｏｌｙ−Ｓｉ１２０を形成する。
てエミッタ用Ｐｏｌｙ・Ｓｉ（ＰＳ）１１９とコレクタ
コンタクト用Ｐｏｌｙ−Ｓｉ１２０を形成する。
【００３２】（Ｏ）レジスト１２８を全面に形成後、ベ
ースのとり出し用のＰ+ 領域とＰＭＯＳのＳ／Ｄ（ソー
ス／ドレイン）領域に窓あけを行い、Ｂを７０ｋｅＶ，
２×１０15ions／cm2 の条件でイオン注入を行い、ＰＭ
ＯＳ Ｓ／Ｄ １２１とベースとり出し用コンタクト１
２１を形成する。
ースのとり出し用のＰ+ 領域とＰＭＯＳのＳ／Ｄ（ソー
ス／ドレイン）領域に窓あけを行い、Ｂを７０ｋｅＶ，
２×１０15ions／cm2 の条件でイオン注入を行い、ＰＭ
ＯＳ Ｓ／Ｄ １２１とベースとり出し用コンタクト１
２１を形成する。
【００３３】（Ｐ）次にＮＭＯＳのソース／ドレイン領
域に既知のホトリソエッチング技術を用いて窓あけを行
い、Ａｓを７０ｋｅＶ，２．５×１０15ions／cm2 の条
件でイオン注入し、ソース、ドレイン１２２を形成す
る。
域に既知のホトリソエッチング技術を用いて窓あけを行
い、Ａｓを７０ｋｅＶ，２．５×１０15ions／cm2 の条
件でイオン注入し、ソース、ドレイン１２２を形成す
る。
【００３４】（Ｑ）中間絶縁膜としてＰＳＧ１２３を形
成後、９５０℃，Ｎ2 ，５分の条件でフローを行い、配
線形成のためのＰＳＧ１２３の平坦化と同時にエミッタ
及びコレクタの拡散を行いエミッタ、コレクタ１２６を
形成する。
成後、９５０℃，Ｎ2 ，５分の条件でフローを行い、配
線形成のためのＰＳＧ１２３の平坦化と同時にエミッタ
及びコレクタの拡散を行いエミッタ、コレクタ１２６を
形成する。
【００３５】（Ｒ）ＭＯＳのＳ／Ｄ及びベース、エミッ
タ、コレクタからの電極とりだしの為コンタクトホトリ
ソ、エッチングを行いコンタクト孔１２４を形成する。
タ、コレクタからの電極とりだしの為コンタクトホトリ
ソ、エッチングを行いコンタクト孔１２４を形成する。
【００３６】（Ｓ）配線金属としてＡＬ−１％Ｓｉを形
成後、ホトリソ・エッチング技術を用いて配線１２５を
形成する。
成後、ホトリソ・エッチング技術を用いて配線１２５を
形成する。
【００３７】
【発明の効果】以上、詳細に説明したように、この発明
の製造方法によれば、ベースとり出し用Ｐ+ の位置をＳ
ｉ3 Ｎ4 膜のエッチングの際に１枚のマスクでかつ１回
のホトリソで決めてしまう、即ちセルフアラインで位置
決めするようにし、かつエミッタとコレクター部に溝を
形成後ＭＯＳのＳＷと同時にエミッタ、コレクター部に
もＳＷを形成するようにしたので、以下の効果を実現で
きる。
の製造方法によれば、ベースとり出し用Ｐ+ の位置をＳ
ｉ3 Ｎ4 膜のエッチングの際に１枚のマスクでかつ１回
のホトリソで決めてしまう、即ちセルフアラインで位置
決めするようにし、かつエミッタとコレクター部に溝を
形成後ＭＯＳのＳＷと同時にエミッタ、コレクター部に
もＳＷを形成するようにしたので、以下の効果を実現で
きる。
【００３８】（１）ベース（Ｐ+ ）−エミッタの距離に
合せマージンを加味する必要がなくなり、必要最小限の
寸法にできることからＲｂを低減できるし、また（２）
エミッタ部に溝をほり、ＳＷを形成するようにしたので
エミッタはホトリソ限界以下の開孔幅にできるため細長
いエミッタが形成でき、ｆＴを向上即ち高速動作に対応
できる。
合せマージンを加味する必要がなくなり、必要最小限の
寸法にできることからＲｂを低減できるし、また（２）
エミッタ部に溝をほり、ＳＷを形成するようにしたので
エミッタはホトリソ限界以下の開孔幅にできるため細長
いエミッタが形成でき、ｆＴを向上即ち高速動作に対応
できる。
【図１】本発明の実施例の製造工程断面図（その１）
【図２】本発明の実施例の製造工程断面図（その２）
【図３】本発明の実施例の製造工程断面図（その３）
【図４】本発明の実施例の製造工程断面図（その４）
【図５】従来例の製造工程断面図
１０６，１１１ Ｓｉ3 Ｎ4 膜 １０７ フィールド酸化膜 １０８ ベース領域 １０９ ベース層 １１０ ゲート １１２，１２０ コレクタ １１３，１１９ エミッタ １１４ ベース １１６，１２３ ＰＳＧ １１７ サイドウォール １１８ Ｐｏｌｙ−Ｓｉ １２２ ソース・ドレイン
Claims (2)
- 【請求項１】 バイポーラトランジスタ及び相補型ＭＯ
Ｓトランジスタが同一基板上に形成されるＢｉＣＭＯＳ
型半導体装置の製造方法において、 前記相補型ＭＯＳトランジスタのゲート電極及び前記バ
イポーラトランジスタのベース領域用不純物層が形成さ
れた基板上全面に窒化膜を形成する工程と、 前記ベース領域用不純物層内のエミッタ形成予定領域上
の前記窒化膜を除去し、前記エミッタ形成予定領域を露
出する工程と、 前記露出されたエミッタ形成予定領域に異方性エッチン
グにより溝を形成する工程と、 前記溝内を含む前記基板全面に絶縁膜を形成した後、こ
の絶縁膜をエッチングすることにより、前記ゲート電極
の側面及び前記溝の側面に前記絶縁膜の一部を残す工程
と、 前記溝の側面に形成された前記絶縁膜を利用して前記エ
ミッタ形成予定領域内にエミッタ領域用不純物層を形成
する工程とを有することを特徴とするＢｉＣＭＯＳ型半
導体装置の製造方法。 - 【請求項２】 前記エミッタ形成予定領域上の前記窒化
膜を除去すると同時にコレクタ領域用不純物層上の前記
窒化膜を除去し、前記コレクタ領域用不純物層を露出す
る工程と、 前記エミッタ形成予定領域に溝を形成すると同時に前記
コレクタ領域用不純物層にも溝を形成する工程と、 前記ゲート電極の側面及び前記エミッタ形成予定領域内
の前記溝の側面に前記絶縁膜の一部を残すと同時に、前
記コレクタ領域用不純物層の前記溝の側面にも前記絶縁
膜の一部を残す工程とを有することを特徴とする請求項
１記載のＢｉＣＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03071859A JP3128255B2 (ja) | 1991-04-04 | 1991-04-04 | ＢｉＣＭＯＳ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03071859A JP3128255B2 (ja) | 1991-04-04 | 1991-04-04 | ＢｉＣＭＯＳ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307740A JPH04307740A (ja) | 1992-10-29 |
| JP3128255B2 true JP3128255B2 (ja) | 2001-01-29 |
Family
ID=13472673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03071859A Expired - Fee Related JP3128255B2 (ja) | 1991-04-04 | 1991-04-04 | ＢｉＣＭＯＳ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128255B2 (ja) |
-
1991
- 1991-04-04 JP JP03071859A patent/JP3128255B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04307740A (ja) | 1992-10-29 |
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Legal Events
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|---|---|---|---|
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