JP3163694B2 - 半導体装置及びその製法 - Google Patents
半導体装置及びその製法Info
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- JP3163694B2 JP3163694B2 JP32313591A JP32313591A JP3163694B2 JP 3163694 B2 JP3163694 B2 JP 3163694B2 JP 32313591 A JP32313591 A JP 32313591A JP 32313591 A JP32313591 A JP 32313591A JP 3163694 B2 JP3163694 B2 JP 3163694B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に同一
基板上にＭＯＳトランジスタとバイポーラトランジスタ
が形成されたＢｉＣＭＯＳデバイス及びその製法に関す
る。
基板上にＭＯＳトランジスタとバイポーラトランジスタ
が形成されたＢｉＣＭＯＳデバイス及びその製法に関す
る。
【０００２】
【従来の技術】近時、半導体装置に関し、メモリセルを
高集積化が可能なＭＯＳトランジスタで構成し、周辺回
路をバイポーラトランジスタを含む回路で構成して高速
化を図った所謂ＢｉＣＭＯＳデバイスが注目されてい
る。
高集積化が可能なＭＯＳトランジスタで構成し、周辺回
路をバイポーラトランジスタを含む回路で構成して高速
化を図った所謂ＢｉＣＭＯＳデバイスが注目されてい
る。
【０００３】ここで、重要になるのは、バイポーラプロ
セスとＣＭＯＳプロセスの融合による製造工程の合理化
と、段差低減などの構造自体の簡略化である。
セスとＣＭＯＳプロセスの融合による製造工程の合理化
と、段差低減などの構造自体の簡略化である。
【０００４】ここで、従来のＢｉＣＭＯＳデバイスの製
法を図１２〜図１７に基いて説明する。まず、図１２Ａ
に示すように、例えばＰ型のシリコン基板５１上にＮ型
のエピタキシャル層５２を形成する。このとき、バイポ
ーラトランジスタが形成される領域（以下、バイポーラ
トランジスタ形成領域と記す）５３にＮ型の埋め込み層
５４が形成される。その後、選択酸化を行ってエピタキ
シャル層５２の表面に選択的にフィールド絶縁層５５を
形成する。
法を図１２〜図１７に基いて説明する。まず、図１２Ａ
に示すように、例えばＰ型のシリコン基板５１上にＮ型
のエピタキシャル層５２を形成する。このとき、バイポ
ーラトランジスタが形成される領域（以下、バイポーラ
トランジスタ形成領域と記す）５３にＮ型の埋め込み層
５４が形成される。その後、選択酸化を行ってエピタキ
シャル層５２の表面に選択的にフィールド絶縁層５５を
形成する。
【０００５】次に、図１２Ｂに示すように、全面に多結
晶シリコン層を形成した後、パターンニングしてＭＯＳ
トランジスタが形成される領域（以下、単にＭＯＳトラ
ンジスタ形成領域と記す）５６に多結晶シリコン層によ
るゲート電極５７を形成する。
晶シリコン層を形成した後、パターンニングしてＭＯＳ
トランジスタが形成される領域（以下、単にＭＯＳトラ
ンジスタ形成領域と記す）５６に多結晶シリコン層によ
るゲート電極５７を形成する。
【０００６】次に、図１３Ａに示すように、バイポーラ
トランジスタ形成領域５３上にフォトレジスト膜５８を
形成した後、ゲート電極５７をマスクとしてＭＯＳトラ
ンジスタ形成領域５６にＬＤＤ領域形成用の不純物、例
えばＢＦ2 + をイオン注入してＰ型（低濃度）のＬＤＤ
領域５９を形成する。
トランジスタ形成領域５３上にフォトレジスト膜５８を
形成した後、ゲート電極５７をマスクとしてＭＯＳトラ
ンジスタ形成領域５６にＬＤＤ領域形成用の不純物、例
えばＢＦ2 + をイオン注入してＰ型（低濃度）のＬＤＤ
領域５９を形成する。
【０００７】次に、図１３Ｂに示すように、バイポーラ
トランジスタ形成領域５３上のフォトレジスト膜５８を
除去した後、ＭＯＳトランジスタ形成領域５６及びコレ
クタ取出し領域が形成される部分にフォトレジスト膜６
０を形成する。その後、バイポーラトランジスタ形成領
域５３にベース領域形成用の不純物、例えば例えばＢＦ
2 + をイオン注入してＰ型のベース領域６１を形成す
る。
トランジスタ形成領域５３上のフォトレジスト膜５８を
除去した後、ＭＯＳトランジスタ形成領域５６及びコレ
クタ取出し領域が形成される部分にフォトレジスト膜６
０を形成する。その後、バイポーラトランジスタ形成領
域５３にベース領域形成用の不純物、例えば例えばＢＦ
2 + をイオン注入してＰ型のベース領域６１を形成す
る。
【０００８】次に、図１４Ａに示すように、上記フォト
レジスト膜６０を除去した後、再びＭＯＳトランジスタ
形成領域５６及びバイポーラトランジスタ形成領域５３
の真性ベース領域となる部分にフォトレジスト膜６２を
形成する。その後、フォトレジスト膜６２をマスクとし
てバイポーラトランジスタ形成領域５３にベース取出し
領域形成用の不純物、例えばＢＦ2 + をイオン注入して
バイポーラトランジスタ形成領域にＰ型（高濃度）のベ
ース取出し領域６１ａを形成する。
レジスト膜６０を除去した後、再びＭＯＳトランジスタ
形成領域５６及びバイポーラトランジスタ形成領域５３
の真性ベース領域となる部分にフォトレジスト膜６２を
形成する。その後、フォトレジスト膜６２をマスクとし
てバイポーラトランジスタ形成領域５３にベース取出し
領域形成用の不純物、例えばＢＦ2 + をイオン注入して
バイポーラトランジスタ形成領域にＰ型（高濃度）のベ
ース取出し領域６１ａを形成する。
【０００９】次に、図１４Ｂに示すように、上記フォト
レジスト膜６２を除去した後、全面に例えばＳｉＯ2 か
らなる絶縁膜をＣＶＤ法等で形成する。その後、ＲＩＥ
（反応性イオンエッチング）にて全面エッチバックを行
って、ゲート電極５７の側壁に絶縁膜を残す。即ち、ゲ
ート電極５７に上記絶縁膜によるサイドウォール６３を
形成する。
レジスト膜６２を除去した後、全面に例えばＳｉＯ2 か
らなる絶縁膜をＣＶＤ法等で形成する。その後、ＲＩＥ
（反応性イオンエッチング）にて全面エッチバックを行
って、ゲート電極５７の側壁に絶縁膜を残す。即ち、ゲ
ート電極５７に上記絶縁膜によるサイドウォール６３を
形成する。
【００１０】次に、図１５Ａに示すように、バイポーラ
トランジスタ形成領域５３上にフォトレジスト膜６４を
形成した後、ゲート電極５７及びサイドウォール６３を
マスクとしてＭＯＳトランジスタ形成領域５６にソー
ス、ドレイン領域形成用の不純物、例えばＢＦ2 + をイ
オン注入してＭＯＳトランジスタ形成領域５６にＰ型
（高濃度）のソース領域６５及びドレイン領域６６を形
成する。
トランジスタ形成領域５３上にフォトレジスト膜６４を
形成した後、ゲート電極５７及びサイドウォール６３を
マスクとしてＭＯＳトランジスタ形成領域５６にソー
ス、ドレイン領域形成用の不純物、例えばＢＦ2 + をイ
オン注入してＭＯＳトランジスタ形成領域５６にＰ型
（高濃度）のソース領域６５及びドレイン領域６６を形
成する。
【００１１】次に、図１５Ｂに示すように、上記フォト
レジスト膜６４を除去した後、コレクタ取出し領域とな
る部分を除く、バイポーラトランジスタ形成領域５３と
ＭＯＳトランジスタ形成領域５６上にフォトレジスト膜
６７を形成した後、Ｎチャネル型ＭＯＳトランジスタの
ソース領域及びドレイン領域となる部分（図示せず）並
びにコレクタ取出し領域となる部分にＮ型の不純物をイ
オン注入して、Ｎチャネル型ＭＯＳトランジスタとなる
部分に夫々Ｎ型のソース領域及びドレイン領域（図示せ
ず）を形成すると共に、バイポーラトランジスタ形成領
域５３にＮ型のコレクタ取出し領域６８を形成する。
レジスト膜６４を除去した後、コレクタ取出し領域とな
る部分を除く、バイポーラトランジスタ形成領域５３と
ＭＯＳトランジスタ形成領域５６上にフォトレジスト膜
６７を形成した後、Ｎチャネル型ＭＯＳトランジスタの
ソース領域及びドレイン領域となる部分（図示せず）並
びにコレクタ取出し領域となる部分にＮ型の不純物をイ
オン注入して、Ｎチャネル型ＭＯＳトランジスタとなる
部分に夫々Ｎ型のソース領域及びドレイン領域（図示せ
ず）を形成すると共に、バイポーラトランジスタ形成領
域５３にＮ型のコレクタ取出し領域６８を形成する。
【００１２】次に、図１６Ａに示すように、上記フォト
レジスト膜６７を除去した後、全面に例えばＳｉＯ2 か
らなる絶縁膜６９をＣＶＤ法等で形成する。その後、エ
ミッタ領域が形成される部分に対応した箇所に開口６９
ａを形成した後、全面に多結晶シリコン層７０を形成す
る。その後、多結晶シリコン層７０中にエミッタ領域形
成用の不純物、例えば砒素（Ａｓ+ ）をイオン注入す
る。
レジスト膜６７を除去した後、全面に例えばＳｉＯ2 か
らなる絶縁膜６９をＣＶＤ法等で形成する。その後、エ
ミッタ領域が形成される部分に対応した箇所に開口６９
ａを形成した後、全面に多結晶シリコン層７０を形成す
る。その後、多結晶シリコン層７０中にエミッタ領域形
成用の不純物、例えば砒素（Ａｓ+ ）をイオン注入す
る。
【００１３】次に、図１６Ｂに示すように、多結晶シリ
コン層７０をパターニングして開口６９ａの部分のみに
多結晶シリコン層７０を残す。その後、例えばＳｉＯ2
からなる層間絶縁膜７１を形成した後、熱処理を行う。
このとき、多結晶シリコン層７０中の不純物が真性ベー
ス領域６１ｂ内に拡散してＮ型のエミッタ領域７２が形
成される。
コン層７０をパターニングして開口６９ａの部分のみに
多結晶シリコン層７０を残す。その後、例えばＳｉＯ2
からなる層間絶縁膜７１を形成した後、熱処理を行う。
このとき、多結晶シリコン層７０中の不純物が真性ベー
ス領域６１ｂ内に拡散してＮ型のエミッタ領域７２が形
成される。
【００１４】そして、図１７に示すように、ソース領域
６５、ドレイン領域６６、ベース取出し領域６１ａ、多
結晶シリコン層７０及びコレクタ取出し領域６８に対応
する箇所に夫々開口７３を形成した後、全面にＡｌ層を
形成し、その後、Ａｌ層をパターニングしてＡｌ層によ
るソース電極７４、ドレイン電極７５、ベース電極７
６、エミッタ電極７７及びコレクタ電極７８を夫々形成
してＢｉＣＭＯＳデバイスを得る。
６５、ドレイン領域６６、ベース取出し領域６１ａ、多
結晶シリコン層７０及びコレクタ取出し領域６８に対応
する箇所に夫々開口７３を形成した後、全面にＡｌ層を
形成し、その後、Ａｌ層をパターニングしてＡｌ層によ
るソース電極７４、ドレイン電極７５、ベース電極７
６、エミッタ電極７７及びコレクタ電極７８を夫々形成
してＢｉＣＭＯＳデバイスを得る。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
ＢｉＣＭＯＳデバイスにおいては、図１４Ｂで示す工程
にて、ゲート電極５７にサイドウォール６３を形成する
際、ＲＩＥによる全面エッチバックを行うが、このと
き、バイポーラトランジスタ形成領域５３、特にその動
作領域にエッチングによるダメージが入るという問題が
ある。このダメージを解消させるには、高温（例えば１
０００℃以上）の熱処理が必要であるが、通常、ＭＯＳ
トランジスタの形成プロセスでは、不純物の異常拡散の
関係から高温による熱処理を行うことができない。
ＢｉＣＭＯＳデバイスにおいては、図１４Ｂで示す工程
にて、ゲート電極５７にサイドウォール６３を形成する
際、ＲＩＥによる全面エッチバックを行うが、このと
き、バイポーラトランジスタ形成領域５３、特にその動
作領域にエッチングによるダメージが入るという問題が
ある。このダメージを解消させるには、高温（例えば１
０００℃以上）の熱処理が必要であるが、通常、ＭＯＳ
トランジスタの形成プロセスでは、不純物の異常拡散の
関係から高温による熱処理を行うことができない。
【００１６】従って、バイポーラトランジスタ形成領域
５３に入ったエッチングによるダメージを、その後のプ
ロセスで有効に除去することができず、作製されたＢｉ
ＣＭＯＳデバイスのうち、バイポーラトランジスタの特
性がどうしても劣化してしまうという問題があった。
５３に入ったエッチングによるダメージを、その後のプ
ロセスで有効に除去することができず、作製されたＢｉ
ＣＭＯＳデバイスのうち、バイポーラトランジスタの特
性がどうしても劣化してしまうという問題があった。
【００１７】本発明は、このような課題に鑑み成された
もので、その目的とするところは、ＭＯＳトランジスタ
のゲート電極にサイドウォールを形成する際のエッチン
グ処理時において、バイポーラトランジスタ形成領域に
エッチングによるダメージを与えることがなく、特性の
劣化を引き起こすことのない半導体装置を提供すること
にある。
もので、その目的とするところは、ＭＯＳトランジスタ
のゲート電極にサイドウォールを形成する際のエッチン
グ処理時において、バイポーラトランジスタ形成領域に
エッチングによるダメージを与えることがなく、特性の
劣化を引き起こすことのない半導体装置を提供すること
にある。
【００１８】また、本発明は、製造工程の増加を最小限
に抑えて、かつバイポーラトランジスタ形成領域へのダ
メージを防止することができる半導体装置の製法を提供
することにある。
に抑えて、かつバイポーラトランジスタ形成領域へのダ
メージを防止することができる半導体装置の製法を提供
することにある。
【００１９】
【課題を解決するための手段】本発明は、同一基板上に
ＭＯＳトランジスタＴｒとバイポーラトランジスタＱが
形成された半導体装置において、ＭＯＳトランジスタＴ
ｒのゲートの電極側壁の絶縁膜と、バイポーラトランジ
スタＱの形成領域４上における上記基板１とエミッタ電
極２６間の絶縁膜とを複数の膜２３及び３８からなる同
一の絶縁膜にて形成して構成する。
ＭＯＳトランジスタＴｒとバイポーラトランジスタＱが
形成された半導体装置において、ＭＯＳトランジスタＴ
ｒのゲートの電極側壁の絶縁膜と、バイポーラトランジ
スタＱの形成領域４上における上記基板１とエミッタ電
極２６間の絶縁膜とを複数の膜２３及び３８からなる同
一の絶縁膜にて形成して構成する。
【００２０】また、本発明は、同一基板１上に形成され
た素子分離領域２にて分離されたＭＯＳトランジスタ形
成領域３とバイポーラトランジスタ形成領域４に夫々Ｍ
ＯＳトランジスタＴｒ及びバイポーラトランジスタＱが
形成された半導体装置の製法において、ＭＯＳトランジ
スタ形成領域３上にゲート電極８を形成した後、ＭＯＳ
トランジスタ形成領域３にゲート電極８をマスクとして
選択的にＬＤＤ領域形成用不純物を導入する。その後、
バイポーラトランジスタ形成領域４に選択的にベース領
域形成用不純物を導入する。
た素子分離領域２にて分離されたＭＯＳトランジスタ形
成領域３とバイポーラトランジスタ形成領域４に夫々Ｍ
ＯＳトランジスタＴｒ及びバイポーラトランジスタＱが
形成された半導体装置の製法において、ＭＯＳトランジ
スタ形成領域３上にゲート電極８を形成した後、ＭＯＳ
トランジスタ形成領域３にゲート電極８をマスクとして
選択的にＬＤＤ領域形成用不純物を導入する。その後、
バイポーラトランジスタ形成領域４に選択的にベース領
域形成用不純物を導入する。
【００２１】次いで、全面に第１の絶縁膜２３を形成し
た後、エッチバックして、ＭＯＳトランジスタ形成領域
３上のゲート電極８の側壁及びバイポーラトランジスタ
形成領域４上に第１の絶縁膜２３を残す。次いで、全面
に第２の絶縁膜３８を形成する。その後、ＭＯＳトラン
ジスタ形成領域３にゲート電極８及びゲート電極８の側
壁に残存する絶縁膜２３（サイドウォール１０）をマス
クとして選択的にソース、ドレイン領域形成用不純物を
導入する。次いで、バイポーラトランジスタ形成領域４
上に残存する絶縁膜２２，３８の一部に開口２４を形成
した後、該開口２４を介してバイポーラトランジスタ形
成領域４にエミッタ領域形成用不純物を導入する。次い
で、エミッタ領域形成用不純物が導入された領域１８に
エミッタ電極２６を形成する。
た後、エッチバックして、ＭＯＳトランジスタ形成領域
３上のゲート電極８の側壁及びバイポーラトランジスタ
形成領域４上に第１の絶縁膜２３を残す。次いで、全面
に第２の絶縁膜３８を形成する。その後、ＭＯＳトラン
ジスタ形成領域３にゲート電極８及びゲート電極８の側
壁に残存する絶縁膜２３（サイドウォール１０）をマス
クとして選択的にソース、ドレイン領域形成用不純物を
導入する。次いで、バイポーラトランジスタ形成領域４
上に残存する絶縁膜２２，３８の一部に開口２４を形成
した後、該開口２４を介してバイポーラトランジスタ形
成領域４にエミッタ領域形成用不純物を導入する。次い
で、エミッタ領域形成用不純物が導入された領域１８に
エミッタ電極２６を形成する。
【００２２】
【作用】ゲート電極８側壁に絶縁膜を残してゲート電極
８に絶縁膜によるサイドウォール１０を形成する際、例
えばＲＩＥによるエッチングが全面に対して行われ、通
常は、バイポーラトランジスタ形成領域４上の絶縁膜は
全てエッチング除去されるわけであるが、本発明の構成
では、ゲート電極８のサイドウォール１０と、バイポー
ラトランジスタ形成領域４上における基板１とエミッタ
電極２６間の絶縁膜とを同一の絶縁膜にて形成するよう
にしているため、バイポーラトランジスタ形成領域４上
の絶縁膜は、エッチングされず、最終工程まで残存する
ことになる。このことは、バイポーラトランジスタ形成
領域４へのエッチングによるダメージは、絶縁膜によっ
て回避されることになり、エッチングダメージによるバ
イポーラトランジスタＱの特性劣化を防止することがで
きる。また、この絶縁膜を複数の膜２３及び３８にて形
成するので、例えばその後に形成されるエミッタ電極
（多結晶シリコン）２１をパターニングする際、上層の
絶縁膜３８がエッチングストッパとして機能し、ＭＯＳ
トランジスタ形成領域におけるソース領域５及びドレイ
ン領域６がオーバーエッチングされない。
８に絶縁膜によるサイドウォール１０を形成する際、例
えばＲＩＥによるエッチングが全面に対して行われ、通
常は、バイポーラトランジスタ形成領域４上の絶縁膜は
全てエッチング除去されるわけであるが、本発明の構成
では、ゲート電極８のサイドウォール１０と、バイポー
ラトランジスタ形成領域４上における基板１とエミッタ
電極２６間の絶縁膜とを同一の絶縁膜にて形成するよう
にしているため、バイポーラトランジスタ形成領域４上
の絶縁膜は、エッチングされず、最終工程まで残存する
ことになる。このことは、バイポーラトランジスタ形成
領域４へのエッチングによるダメージは、絶縁膜によっ
て回避されることになり、エッチングダメージによるバ
イポーラトランジスタＱの特性劣化を防止することがで
きる。また、この絶縁膜を複数の膜２３及び３８にて形
成するので、例えばその後に形成されるエミッタ電極
（多結晶シリコン）２１をパターニングする際、上層の
絶縁膜３８がエッチングストッパとして機能し、ＭＯＳ
トランジスタ形成領域におけるソース領域５及びドレイ
ン領域６がオーバーエッチングされない。
【００２３】また、本発明の製法によれば、全面に第１
の絶縁膜２３を形成した後、ゲート電極８側壁に絶縁膜
２３を残してゲート電極８に絶縁膜２３によるサイドウ
ォール１０を形成する場合において、例えばＲＩＥによ
るエッチングを全面に対して行ったとしても、バイポー
ラトランジスタ形成領域４上に上記絶縁膜２３（絶縁膜
２２）を残すことができる。従って、バイポーラトラン
ジスタ形成領域４へのエッチングによるダメージが、バ
イポーラトランジスタ形成領域４上の絶縁膜２２によっ
て回避されることになり、エッチングダメージによるバ
イポーラトランジスタＱの特性劣化を防止することがで
きる。
の絶縁膜２３を形成した後、ゲート電極８側壁に絶縁膜
２３を残してゲート電極８に絶縁膜２３によるサイドウ
ォール１０を形成する場合において、例えばＲＩＥによ
るエッチングを全面に対して行ったとしても、バイポー
ラトランジスタ形成領域４上に上記絶縁膜２３（絶縁膜
２２）を残すことができる。従って、バイポーラトラン
ジスタ形成領域４へのエッチングによるダメージが、バ
イポーラトランジスタ形成領域４上の絶縁膜２２によっ
て回避されることになり、エッチングダメージによるバ
イポーラトランジスタＱの特性劣化を防止することがで
きる。
【００２４】この場合、例えば全面に上記絶縁膜２３を
形成した後、エッチバックを行う前に予め、バイポーラ
トランジスタ形成領域４における絶縁膜２３上にフォト
レジスト膜３７を形成するだけでよいため、製造工程の
増加を最小限に抑えることができる。尚、バイポーラト
ランジスタＱのベース領域１７がベース取出し領域１７
ａと真性ベース領域１７ｂとで構成される場合、上記真
性ベース領域１７ｂとＭＯＳトランジスタＴｒのＬＤＤ
領域９とを同時に形成することにより、製造工程の簡略
化を図ることができ、上記フォトレジスト膜３７の形成
に伴う製造工程の増加を相殺させることができる。
形成した後、エッチバックを行う前に予め、バイポーラ
トランジスタ形成領域４における絶縁膜２３上にフォト
レジスト膜３７を形成するだけでよいため、製造工程の
増加を最小限に抑えることができる。尚、バイポーラト
ランジスタＱのベース領域１７がベース取出し領域１７
ａと真性ベース領域１７ｂとで構成される場合、上記真
性ベース領域１７ｂとＭＯＳトランジスタＴｒのＬＤＤ
領域９とを同時に形成することにより、製造工程の簡略
化を図ることができ、上記フォトレジスト膜３７の形成
に伴う製造工程の増加を相殺させることができる。
【００２５】また、第１の絶縁膜２３を形成し、エッチ
バックしてＭＯＳトランジスタ形成領域３上のゲート電
極８の側壁及びバイポーラトランジスタ形成領域４上に
第１の絶縁膜２３を残した後、全面に第２の絶縁膜３８
を形成する工程を有するので、その後に形成されるエミ
ッタ電極（多結晶シリコン）２１をパターニングする際
に第２の絶縁膜３８がエッチングストッパとなり、ＭＯ
Ｓトランジスタのソース領域及びドレイン領域に対する
オーバーエッチングを防止することができる。
バックしてＭＯＳトランジスタ形成領域３上のゲート電
極８の側壁及びバイポーラトランジスタ形成領域４上に
第１の絶縁膜２３を残した後、全面に第２の絶縁膜３８
を形成する工程を有するので、その後に形成されるエミ
ッタ電極（多結晶シリコン）２１をパターニングする際
に第２の絶縁膜３８がエッチングストッパとなり、ＭＯ
Ｓトランジスタのソース領域及びドレイン領域に対する
オーバーエッチングを防止することができる。
【００２６】このように、本発明に係る製法によれば、
製造工程の増加を最小限に抑えて、かつバイポーラトラ
ンジスタ形成領域４へのダメージ、ＭＯＳトランジスタ
のソース、ドレイン領域に対するオーバーエッチングを
防止することができる。
製造工程の増加を最小限に抑えて、かつバイポーラトラ
ンジスタ形成領域４へのダメージ、ＭＯＳトランジスタ
のソース、ドレイン領域に対するオーバーエッチングを
防止することができる。
【００２７】
【実施例】以下、図１〜図１１を参照しながら本発明の
実施例を説明する。図１は、本実施例に係るＢｉＣＭＯ
Ｓデバイス（以下、単にデバイスと記す）の構成を示す
断面図である。
実施例を説明する。図１は、本実施例に係るＢｉＣＭＯ
Ｓデバイス（以下、単にデバイスと記す）の構成を示す
断面図である。
【００２８】このデバイスは、図示するように、同一の
シリコン基板１上にＰチャネル型ＭＯＳトランジスタＴ
ｒとＮＰＮトランジスタＱを有する。これらトランジス
タＴｒ及びＱは、例えば選択酸化（ＬＯＣＯＳ）法等で
形成された素子分離領域（フィールド絶縁層）２によっ
て互いに分離されたＭＯＳトランジスタ形成領域３とバ
イポーラトランジスタ形成領域４に夫々形成されてい
る。
シリコン基板１上にＰチャネル型ＭＯＳトランジスタＴ
ｒとＮＰＮトランジスタＱを有する。これらトランジス
タＴｒ及びＱは、例えば選択酸化（ＬＯＣＯＳ）法等で
形成された素子分離領域（フィールド絶縁層）２によっ
て互いに分離されたＭＯＳトランジスタ形成領域３とバ
イポーラトランジスタ形成領域４に夫々形成されてい
る。
【００２９】そして、Ｐチャネル型ＭＯＳトランジスタ
Ｔｒは、その形成領域３に形成された例えばＰ型（高濃
度）のソース領域５及びドレイン領域６と、チャネル領
域上にゲート絶縁膜７を介して形成されたゲート電極８
から構成されている。特に、本例では、ＭＯＳトランジ
スタの高集積化に伴うドレイン端への電界集中（短チャ
ネル効果）を防止するために、Ｐ型（低濃度）のＬＤＤ
領域９が形成されている。
Ｔｒは、その形成領域３に形成された例えばＰ型（高濃
度）のソース領域５及びドレイン領域６と、チャネル領
域上にゲート絶縁膜７を介して形成されたゲート電極８
から構成されている。特に、本例では、ＭＯＳトランジ
スタの高集積化に伴うドレイン端への電界集中（短チャ
ネル効果）を防止するために、Ｐ型（低濃度）のＬＤＤ
領域９が形成されている。
【００３０】このＬＤＤ領域９は、ゲート電極８の側壁
に残存する絶縁膜、即ちサイドウォール１０下に形成さ
れる。尚、１１は層間絶縁膜、１２及び１３は夫々Ａｌ
層によるソース電極及びドレイン電極である。また、ゲ
ート電極８は、上層のタングステンシリサイド層１４と
下層の多結晶シリコン層１５からなるタングステンポリ
サイド層にて形成される。
に残存する絶縁膜、即ちサイドウォール１０下に形成さ
れる。尚、１１は層間絶縁膜、１２及び１３は夫々Ａｌ
層によるソース電極及びドレイン電極である。また、ゲ
ート電極８は、上層のタングステンシリサイド層１４と
下層の多結晶シリコン層１５からなるタングステンポリ
サイド層にて形成される。
【００３１】一方、ＮＰＮトランジスタＱは、その形成
領域４に形成された例えばＮ型のコレクタ領域（エピタ
キシャル層１６）と、Ｐ型のベース領域１７と、Ｎ型の
エミッタ領域１８から構成されている。特に、本例で
は、上記ベース領域１７は、比較的深さがあり、中央の
エミッタ領域を囲むように平面ほぼコ字状に形成された
ベース取出し領域１７ａと、エミッタ領域１８の下層に
拡がる比較的浅い真性ベース領域１７ｂから構成されて
いる。
領域４に形成された例えばＮ型のコレクタ領域（エピタ
キシャル層１６）と、Ｐ型のベース領域１７と、Ｎ型の
エミッタ領域１８から構成されている。特に、本例で
は、上記ベース領域１７は、比較的深さがあり、中央の
エミッタ領域を囲むように平面ほぼコ字状に形成された
ベース取出し領域１７ａと、エミッタ領域１８の下層に
拡がる比較的浅い真性ベース領域１７ｂから構成されて
いる。
【００３２】また、コレクタ領域１６の下層には、コレ
クタ抵抗を低減させるためのＮ型の埋め込み層１９と表
面から埋め込み層１９に達するコレクタ取出し領域２０
とを有する。また、エミッタ領域１８は、その上層に形
成された不純物ドープの多結晶シリコン層２１からの不
純物拡散によって形成されている。
クタ抵抗を低減させるためのＮ型の埋め込み層１９と表
面から埋め込み層１９に達するコレクタ取出し領域２０
とを有する。また、エミッタ領域１８は、その上層に形
成された不純物ドープの多結晶シリコン層２１からの不
純物拡散によって形成されている。
【００３３】しかして、本例においては、バイポーラト
ランジスタ形成領域４と多結晶シリコン層２１間に形成
された絶縁膜２２と、ＭＯＳトランジスタ形成領域３上
のゲート電極８に形成されたサイドウォール１０とが同
じ絶縁膜２３にて形成されている。
ランジスタ形成領域４と多結晶シリコン層２１間に形成
された絶縁膜２２と、ＭＯＳトランジスタ形成領域３上
のゲート電極８に形成されたサイドウォール１０とが同
じ絶縁膜２３にて形成されている。
【００３４】即ち、全面に絶縁膜２３を形成した後、例
えばＲＩＥによるエッチング処理にてゲート電極８のサ
イドウォール１０と多結晶シリコン層２１下の絶縁膜２
２を同時に形成する。そして、絶縁膜２２に開口２４を
形成した後、不純物ドープの多結晶シリコン層２１を形
成して、その後の熱処理により、多結晶シリコン層２１
から不純物を拡散させてエミッタ領域１８を形成する。
えばＲＩＥによるエッチング処理にてゲート電極８のサ
イドウォール１０と多結晶シリコン層２１下の絶縁膜２
２を同時に形成する。そして、絶縁膜２２に開口２４を
形成した後、不純物ドープの多結晶シリコン層２１を形
成して、その後の熱処理により、多結晶シリコン層２１
から不純物を拡散させてエミッタ領域１８を形成する。
【００３５】尚、図において、２５、２６及び２７は、
Ａｌ層によるベース電極、エミッタ電極及びコレクタ電
極を示す。また、図２にＮＰＮトランジスタの平面形状
を示す。この図から、エミッタ領域１８上に多結晶シリ
コン層２１が形成され、該多結晶シリコン層２１上にＡ
ｌ層によるエミッタ電極２６が形成された形となってお
り、また、エミッタ電極２６を囲むようにベース電極２
５がほぼ平面コ字状に形成された形となっている。
Ａｌ層によるベース電極、エミッタ電極及びコレクタ電
極を示す。また、図２にＮＰＮトランジスタの平面形状
を示す。この図から、エミッタ領域１８上に多結晶シリ
コン層２１が形成され、該多結晶シリコン層２１上にＡ
ｌ層によるエミッタ電極２６が形成された形となってお
り、また、エミッタ電極２６を囲むようにベース電極２
５がほぼ平面コ字状に形成された形となっている。
【００３６】このように、ゲート電極８の側壁に絶縁膜
２３を残してゲート電極８に絶縁膜２３によるサイドウ
ォール１０を形成する際、例えばＲＩＥによるエッチン
グが全面に対して行われ、通常は、バイポーラトランジ
スタ形成領域４上の絶縁膜２３は全てエッチング除去さ
れるわけであるが、本実施例の構成では、ゲート電極８
のサイドウォール１０と、バイポーラトランジスタ形成
領域４上における基板１と多結晶シリコン層２１間の絶
縁膜２２とを同一の絶縁膜２３にて形成するようにして
いるため、バイポーラトランジスタ形成領域４上の絶縁
膜２２は、上記ＲＩＥによってはエッチングされず、最
終工程まで残存することになる。このことは、バイポー
ラトランジスタ形成領域４へのエッチングによるダメー
ジは、上層の絶縁膜２２によって回避されることにな
り、エッチングダメージによるバイポーラトランジスタ
の特性劣化を防止することができる。中央のエミッタ領
域１８を囲むように平面コ字状のベース取出し領域１７
ａが形成され、エミッタ電極２６が平面コ字状のベース
電極２５に囲まれているので、エミッタ領域１８の位置
がずれても（即ち、エミッタ領域１８、ベース取出し領
域１７ａの形成の際のマスク合わせずれが生じても）、
必ず、ベース電極２５と真性ベース領域１７ｂ間の距離
の近いところが存在し、ベース抵抗を低くすることがで
き、高周波特性の劣化を引き起こすことがない。
２３を残してゲート電極８に絶縁膜２３によるサイドウ
ォール１０を形成する際、例えばＲＩＥによるエッチン
グが全面に対して行われ、通常は、バイポーラトランジ
スタ形成領域４上の絶縁膜２３は全てエッチング除去さ
れるわけであるが、本実施例の構成では、ゲート電極８
のサイドウォール１０と、バイポーラトランジスタ形成
領域４上における基板１と多結晶シリコン層２１間の絶
縁膜２２とを同一の絶縁膜２３にて形成するようにして
いるため、バイポーラトランジスタ形成領域４上の絶縁
膜２２は、上記ＲＩＥによってはエッチングされず、最
終工程まで残存することになる。このことは、バイポー
ラトランジスタ形成領域４へのエッチングによるダメー
ジは、上層の絶縁膜２２によって回避されることにな
り、エッチングダメージによるバイポーラトランジスタ
の特性劣化を防止することができる。中央のエミッタ領
域１８を囲むように平面コ字状のベース取出し領域１７
ａが形成され、エミッタ電極２６が平面コ字状のベース
電極２５に囲まれているので、エミッタ領域１８の位置
がずれても（即ち、エミッタ領域１８、ベース取出し領
域１７ａの形成の際のマスク合わせずれが生じても）、
必ず、ベース電極２５と真性ベース領域１７ｂ間の距離
の近いところが存在し、ベース抵抗を低くすることがで
き、高周波特性の劣化を引き起こすことがない。
【００３７】次に、上記本実施例に係るデバイスを作製
するための製法を図３〜図１０の工程図に基いて説明す
る。尚、図１と対応するものについては同符号を記す。
するための製法を図３〜図１０の工程図に基いて説明す
る。尚、図１と対応するものについては同符号を記す。
【００３８】まず、図３Ａに示すように、例えばＰ型の
シリコン基板１上に熱酸化膜３１を形成した後、ＮＰＮ
トランジスタが形成される部分に窓３１ａを形成する。
その後、全面にアンチモン膜３２を形成した後、熱処理
を施してアンチミン膜３２よりＮ型の不純物（アンチモ
ン）を熱酸化膜３１の窓３１ａを通してシリコン基板１
の表面に拡散させて、Ｎ型の不純物拡散領域３３を形成
する。
シリコン基板１上に熱酸化膜３１を形成した後、ＮＰＮ
トランジスタが形成される部分に窓３１ａを形成する。
その後、全面にアンチモン膜３２を形成した後、熱処理
を施してアンチミン膜３２よりＮ型の不純物（アンチモ
ン）を熱酸化膜３１の窓３１ａを通してシリコン基板１
の表面に拡散させて、Ｎ型の不純物拡散領域３３を形成
する。
【００３９】次に、図３Ｂに示すように、表面のアンチ
モン膜３２及び熱酸化膜３１を剥離した後、シリコン基
板１上にＮ型のエピタキシャル層１６を堆積させる。こ
のとき、エピタキシャル層１６中のＮＰＮトランジスタ
が形成される領域（以下、単にバイポーラトランジスタ
形成領域と記す）４下のＮ型の不純物拡散領域３３が上
方に成長してＮ型の埋め込み層１９となる。エピタキシ
ャル層１６は約１．５μｍの厚みを有する。その後、エ
ピタキシャル層１６を選択的に酸化してフィールド絶縁
層２を形成する。
モン膜３２及び熱酸化膜３１を剥離した後、シリコン基
板１上にＮ型のエピタキシャル層１６を堆積させる。こ
のとき、エピタキシャル層１６中のＮＰＮトランジスタ
が形成される領域（以下、単にバイポーラトランジスタ
形成領域と記す）４下のＮ型の不純物拡散領域３３が上
方に成長してＮ型の埋め込み層１９となる。エピタキシ
ャル層１６は約１．５μｍの厚みを有する。その後、エ
ピタキシャル層１６を選択的に酸化してフィールド絶縁
層２を形成する。
【００４０】次に、図３Ｃに示すように、全面に厚み約
１００ｎｍの多結晶シリコン層１５及び厚み約１００ｎ
ｍのタングステンシリサイド層１４を順次形成してタン
グステンポリサイド層とする。このとき、多結晶シリコ
ン層１５には、不純物が導入されて導電性を有してい
る。その後、上記タングステンポリサイド層をパターニ
ングして、エピタキシャル層１６中のＰチャネル型ＭＯ
Ｓトランジスタが形成される領域（以下、単にＭＯＳト
ランジスタ形成領域と記す）３上にタングステンポリサ
イド層によるゲート電極８を形成する。
１００ｎｍの多結晶シリコン層１５及び厚み約１００ｎ
ｍのタングステンシリサイド層１４を順次形成してタン
グステンポリサイド層とする。このとき、多結晶シリコ
ン層１５には、不純物が導入されて導電性を有してい
る。その後、上記タングステンポリサイド層をパターニ
ングして、エピタキシャル層１６中のＰチャネル型ＭＯ
Ｓトランジスタが形成される領域（以下、単にＭＯＳト
ランジスタ形成領域と記す）３上にタングステンポリサ
イド層によるゲート電極８を形成する。
【００４１】次に、図４Ａに示すように、バイポーラト
ランジスタ形成領域４上にフォトレジスト膜３４を形成
した後、ゲート電極８をマスクとしてＭＯＳトランジス
タ形成領域３にＬＤＤ領域形成用の不純物、例えばＢＦ
2 + をイオン注入してＰ型（低濃度）のＬＤＤ領域９を
自己整合的に形成する。尚、図では省略したが、その前
後において、Ｎチャネル型ＭＯＳトランジスタが形成さ
れる領域に、Ｎ型のＬＤＤ領域が形成される。
ランジスタ形成領域４上にフォトレジスト膜３４を形成
した後、ゲート電極８をマスクとしてＭＯＳトランジス
タ形成領域３にＬＤＤ領域形成用の不純物、例えばＢＦ
2 + をイオン注入してＰ型（低濃度）のＬＤＤ領域９を
自己整合的に形成する。尚、図では省略したが、その前
後において、Ｎチャネル型ＭＯＳトランジスタが形成さ
れる領域に、Ｎ型のＬＤＤ領域が形成される。
【００４２】次に、図４Ｂに示すように、バイポーラト
ランジスタ形成領域４上のフォトレジスト膜３４を除去
した後、ＭＯＳトランジスタ形成領域３上及びコレクタ
取出し領域となる部分上にフォトレジスト膜３５を形成
する。その後、ベース領域となる部分にベース領域形成
用の不純物、例えば例えばＢＦ2 + をイオン注入してＰ
型のベース領域１７を形成する。
ランジスタ形成領域４上のフォトレジスト膜３４を除去
した後、ＭＯＳトランジスタ形成領域３上及びコレクタ
取出し領域となる部分上にフォトレジスト膜３５を形成
する。その後、ベース領域となる部分にベース領域形成
用の不純物、例えば例えばＢＦ2 + をイオン注入してＰ
型のベース領域１７を形成する。
【００４３】この例では、ＬＤＤ領域９とベース領域１
７を別工程にて形成するようにしたが、その他図１１に
示すように、コレクタ取出し領域となる部分を除く、バ
イポーラトランジスタ形成領域４及びＭＯＳトランジス
タ形成領域３に上記不純物を同時にイオン注入してバイ
ポーラトランジスタ形成領域４にＰ型のベース領域（比
較的浅い領域）１７を、上記ＬＤＤ領域９と同時に形成
するようにしてもよい。
７を別工程にて形成するようにしたが、その他図１１に
示すように、コレクタ取出し領域となる部分を除く、バ
イポーラトランジスタ形成領域４及びＭＯＳトランジス
タ形成領域３に上記不純物を同時にイオン注入してバイ
ポーラトランジスタ形成領域４にＰ型のベース領域（比
較的浅い領域）１７を、上記ＬＤＤ領域９と同時に形成
するようにしてもよい。
【００４４】次に、図５Ａに示すように、ＭＯＳトラン
ジスタ形成領域３上及びコレクタ取出し領域となる部分
上のフォトレジスト膜３５を除去した後、再びＭＯＳト
ランジスタ形成領域３、バイポーラトランジスタ形成領
域４の真性ベース領域となる部分及びコレクタ取出し領
域となる部分にフォトレジスト膜３６を形成する。その
後、フォトレジスト膜３６をマスクとしてバイポーラト
ランジスタ形成領域４にベース取出し領域形成用の不純
物、例えばＢＦ2 + をイオン注入してバイポーラトラン
ジスタ形成領域４にＰ型（高濃度）のベース取出し領域
（グラフトベース）１７ａを形成する。
ジスタ形成領域３上及びコレクタ取出し領域となる部分
上のフォトレジスト膜３５を除去した後、再びＭＯＳト
ランジスタ形成領域３、バイポーラトランジスタ形成領
域４の真性ベース領域となる部分及びコレクタ取出し領
域となる部分にフォトレジスト膜３６を形成する。その
後、フォトレジスト膜３６をマスクとしてバイポーラト
ランジスタ形成領域４にベース取出し領域形成用の不純
物、例えばＢＦ2 + をイオン注入してバイポーラトラン
ジスタ形成領域４にＰ型（高濃度）のベース取出し領域
（グラフトベース）１７ａを形成する。
【００４５】次に、図５Ｂに示すように、上記フォトレ
ジスト膜３６を除去した後、全面に例えばＳｉＯ2 から
なる厚み約２５０ｎｍの絶縁膜２３をＣＶＤ法等で形成
する。その後、バイポーラトランジスタ形成領域４中、
特に動作領域となる部分の絶縁膜２３上にフォトレジス
ト膜３７を形成する。
ジスト膜３６を除去した後、全面に例えばＳｉＯ2 から
なる厚み約２５０ｎｍの絶縁膜２３をＣＶＤ法等で形成
する。その後、バイポーラトランジスタ形成領域４中、
特に動作領域となる部分の絶縁膜２３上にフォトレジス
ト膜３７を形成する。
【００４６】次に、図６Ａに示すように、ＲＩＥにて全
面エッチバックを行って、ゲート電極８の側壁に絶縁膜
２３を残す。即ち、ゲート電極８に上記絶縁膜２３によ
るサイドウォール１０を形成する。一方、バイポーラト
ランジスタ形成領域４中、その動作領域となる部分は、
フォトレジスト膜３７の存在によってＲＩＥによるエッ
チングが阻止されるため、バイポーラトランジスタ形成
領域４（特に、動作領域）にエッチングによるダメージ
は入らない。このとき、バイポーラトランジスタ形成領
域４上に絶縁膜２３が残存し、図１で示す絶縁膜２２が
形成される。
面エッチバックを行って、ゲート電極８の側壁に絶縁膜
２３を残す。即ち、ゲート電極８に上記絶縁膜２３によ
るサイドウォール１０を形成する。一方、バイポーラト
ランジスタ形成領域４中、その動作領域となる部分は、
フォトレジスト膜３７の存在によってＲＩＥによるエッ
チングが阻止されるため、バイポーラトランジスタ形成
領域４（特に、動作領域）にエッチングによるダメージ
は入らない。このとき、バイポーラトランジスタ形成領
域４上に絶縁膜２３が残存し、図１で示す絶縁膜２２が
形成される。
【００４７】次に、図６Ｂに示すように、バイポーラト
ランジスタ形成領域４上のフォトレジスト膜３７を除去
した後、全面に厚み約２０ｎｍのＳｉＯ2 膜３８をＣＶ
Ｄ法にて形成する。このＳｉＯ2 膜３８は、後の工程で
多結晶シリコン層２１（図１参照）をパターニングする
際の基板１（特に、ＭＯＳトランジスタ形成領域３）に
対するオーバーエッチングを防止する上で重要である。
ランジスタ形成領域４上のフォトレジスト膜３７を除去
した後、全面に厚み約２０ｎｍのＳｉＯ2 膜３８をＣＶ
Ｄ法にて形成する。このＳｉＯ2 膜３８は、後の工程で
多結晶シリコン層２１（図１参照）をパターニングする
際の基板１（特に、ＭＯＳトランジスタ形成領域３）に
対するオーバーエッチングを防止する上で重要である。
【００４８】その後、バイポーラトランジスタ形成領域
４上及び図示しないがＮチャネル型ＭＯＳトランジスタ
が形成される部分にフォトレジスト膜３９を形成した
後、ゲート電極８及びサイドウォール１０をマスクとし
てＭＯＳトランジスタ形成領域３にソース、ドレイン領
域形成用の不純物、例えばＢＦ2 + をイオン注入してＭ
ＯＳトランジスタ形成領域３にＰ型（高濃度）のソース
領域５及びドレイン領域６を形成する。
４上及び図示しないがＮチャネル型ＭＯＳトランジスタ
が形成される部分にフォトレジスト膜３９を形成した
後、ゲート電極８及びサイドウォール１０をマスクとし
てＭＯＳトランジスタ形成領域３にソース、ドレイン領
域形成用の不純物、例えばＢＦ2 + をイオン注入してＭ
ＯＳトランジスタ形成領域３にＰ型（高濃度）のソース
領域５及びドレイン領域６を形成する。
【００４９】続いて、図７Ａに示すように、上記フォト
レジスト膜３９を除去した後、コレクタ取出し領域とな
る部分を除く、バイポーラトランジスタ形成領域４とＭ
ＯＳトランジスタ形成領域４上にフォトレジスト膜４０
を形成した後、Ｎチャネル型ＭＯＳトランジスタのソー
ス領域及びドレイン領域となる部分（図示せず）並びに
コレクタ取出し領域となる部分にＮ型の不純物をイオン
注入して、Ｎチャネル型ＭＯＳトランジスタとなる部分
に夫々Ｎ型のソース領域及びドレイン領域（図示せず）
を形成すると共に、バイポーラトランジスタ形成領域４
にＮ型のコレクタ取出し領域２０を形成する。
レジスト膜３９を除去した後、コレクタ取出し領域とな
る部分を除く、バイポーラトランジスタ形成領域４とＭ
ＯＳトランジスタ形成領域４上にフォトレジスト膜４０
を形成した後、Ｎチャネル型ＭＯＳトランジスタのソー
ス領域及びドレイン領域となる部分（図示せず）並びに
コレクタ取出し領域となる部分にＮ型の不純物をイオン
注入して、Ｎチャネル型ＭＯＳトランジスタとなる部分
に夫々Ｎ型のソース領域及びドレイン領域（図示せず）
を形成すると共に、バイポーラトランジスタ形成領域４
にＮ型のコレクタ取出し領域２０を形成する。
【００５０】次に、図７Ｂに示すように、上記フォトレ
ジスト膜４０を除去した後、エミッタ領域に対応する部
分に開口４１ａを有するフォトレジスト膜４１を形成す
る。その後、フォトレジスト膜４１の開口４１ａを介し
て下層の絶縁膜３８及び２２をエッチング除去し、バイ
ポーラトランジスタ形成領域４に達する開口２４を形成
する。
ジスト膜４０を除去した後、エミッタ領域に対応する部
分に開口４１ａを有するフォトレジスト膜４１を形成す
る。その後、フォトレジスト膜４１の開口４１ａを介し
て下層の絶縁膜３８及び２２をエッチング除去し、バイ
ポーラトランジスタ形成領域４に達する開口２４を形成
する。
【００５１】次に、図８Ａに示すように、上記フォトレ
ジスト膜４１を除去した後、全面に厚み約１５０ｎｍの
多結晶シリコン層２１を形成する。その後、多結晶シリ
コン層２１中にエミッタ領域形成用の不純物、例えば砒
素（Ａｓ+）をイオン注入する。
ジスト膜４１を除去した後、全面に厚み約１５０ｎｍの
多結晶シリコン層２１を形成する。その後、多結晶シリ
コン層２１中にエミッタ領域形成用の不純物、例えば砒
素（Ａｓ+）をイオン注入する。
【００５２】次に、図８Ｂに示すように、開口２４の部
分にフォトレジスト膜４２を形成した後、露出する多結
晶シリコン層２１をエッチング除去して開口２４の部分
に多結晶シリコン層２１を残す。この多結晶シリコン層
２１に対するエッチング時、下層のＳｉＯ2 膜３８がエ
ッチングストッパとなるため、特にＭＯＳトランジスタ
形成領域３におけるソース領域５及びドレイン領域６に
対するオーバーエッチングを防止することができる。
分にフォトレジスト膜４２を形成した後、露出する多結
晶シリコン層２１をエッチング除去して開口２４の部分
に多結晶シリコン層２１を残す。この多結晶シリコン層
２１に対するエッチング時、下層のＳｉＯ2 膜３８がエ
ッチングストッパとなるため、特にＭＯＳトランジスタ
形成領域３におけるソース領域５及びドレイン領域６に
対するオーバーエッチングを防止することができる。
【００５３】次に、図９に示すように、多結晶シリコン
層２１上のフォトレジスト膜４２を除去した後、全面に
例えばＳｉＯ2 からなる層間絶縁膜１１を形成し、次い
で熱処理を行う。このとき、多結晶シリコン層２１中の
不純物が真性ベース領域１７ｂ内に拡散してＮ型のエミ
ッタ領域１８が形成される。
層２１上のフォトレジスト膜４２を除去した後、全面に
例えばＳｉＯ2 からなる層間絶縁膜１１を形成し、次い
で熱処理を行う。このとき、多結晶シリコン層２１中の
不純物が真性ベース領域１７ｂ内に拡散してＮ型のエミ
ッタ領域１８が形成される。
【００５４】そして、図１０に示すように、ソース領域
５、ドレイン領域６、ベース取出し領域１７ａ、多結晶
シリコン層２１及びコレクタ取出し領域２０に対応する
箇所に夫々開口４３を形成した後、全面にＡｌ層を形成
し、その後、該Ａｌ層をパターニングしてＡｌ層による
ソース電極１２、ドレイン電極１３、ベース電極２５、
エミッタ電極２６及びコレクタ電極２７を夫々形成して
本例に係るデバイスを得る。
５、ドレイン領域６、ベース取出し領域１７ａ、多結晶
シリコン層２１及びコレクタ取出し領域２０に対応する
箇所に夫々開口４３を形成した後、全面にＡｌ層を形成
し、その後、該Ａｌ層をパターニングしてＡｌ層による
ソース電極１２、ドレイン電極１３、ベース電極２５、
エミッタ電極２６及びコレクタ電極２７を夫々形成して
本例に係るデバイスを得る。
【００５５】この製法によれば、図５Ｂ及び図６Ａに示
すように、全面に絶縁膜２３を形成した後、ゲート電極
８側壁に絶縁膜２３を残してゲート電極８に絶縁膜２３
によるサイドウォール１０を形成する場合において、例
えばＲＩＥによるエッチングを全面に対して行ったとし
ても、バイポーラトランジスタ形成領域４上に上記絶縁
膜２３を残すことができる。
すように、全面に絶縁膜２３を形成した後、ゲート電極
８側壁に絶縁膜２３を残してゲート電極８に絶縁膜２３
によるサイドウォール１０を形成する場合において、例
えばＲＩＥによるエッチングを全面に対して行ったとし
ても、バイポーラトランジスタ形成領域４上に上記絶縁
膜２３を残すことができる。
【００５６】従って、バイポーラトランジスタ形成領域
４へのエッチングによるダメージが、バイポーラトラン
ジスタ形成領域４上の絶縁膜２２（残存する絶縁膜２
３）によって回避されることになり、エッチングダメー
ジによるバイポーラトランジスタ（図示の例では、ＮＰ
ＮトランジスタＱ）の特性劣化を防止することができ
る。
４へのエッチングによるダメージが、バイポーラトラン
ジスタ形成領域４上の絶縁膜２２（残存する絶縁膜２
３）によって回避されることになり、エッチングダメー
ジによるバイポーラトランジスタ（図示の例では、ＮＰ
ＮトランジスタＱ）の特性劣化を防止することができ
る。
【００５７】この場合、例えば全面に上記絶縁膜２３を
形成した後、エッチバックを行う前に予め、バイポーラ
トランジスタ形成領域４における絶縁膜２３上にフォト
レジスト膜３７を形成するだけでよいため、製造工程の
増加を最小限に抑えることができる。尚、バイポーラト
ランジスタＱのベース領域１７が図示するように、ベー
ス取出し領域１７ａと真性ベース領域１７ｂとで構成さ
れる場合、上記真性ベース領域１７ｂとＭＯＳトランジ
スタＴｒのＬＤＤ領域９とを同時に形成することによ
り、製造工程の簡略化を図ることができ、上記フォトレ
ジスト膜３７の形成に伴う製造工程の増加を相殺させる
ことができる。中央のエミッタ領域１８及びこれに接続
されるエミッタ電極２６を囲うように、ベース取出し領
域１７ａ及びこれに接続されるベース電極２５を平面コ
字状に形成するので、エミッタ領域形成用の開口２４の
位置がずれても（即ち、エミッタ領域１８、ベース取出
し領域１７ａの形成の際のマスク合わせずれが生じて
も）、必ず、ベース電極２５と真性ベース領域１７ｂ間
の距離の近いところが存在し、ベース電極２５及び真性
ベース領域１７ｂ間のベース抵抗を低く維持することが
でき、高周波特性の優れたバイポーラトランジスタを有
する半導体装置を製造できる。
形成した後、エッチバックを行う前に予め、バイポーラ
トランジスタ形成領域４における絶縁膜２３上にフォト
レジスト膜３７を形成するだけでよいため、製造工程の
増加を最小限に抑えることができる。尚、バイポーラト
ランジスタＱのベース領域１７が図示するように、ベー
ス取出し領域１７ａと真性ベース領域１７ｂとで構成さ
れる場合、上記真性ベース領域１７ｂとＭＯＳトランジ
スタＴｒのＬＤＤ領域９とを同時に形成することによ
り、製造工程の簡略化を図ることができ、上記フォトレ
ジスト膜３７の形成に伴う製造工程の増加を相殺させる
ことができる。中央のエミッタ領域１８及びこれに接続
されるエミッタ電極２６を囲うように、ベース取出し領
域１７ａ及びこれに接続されるベース電極２５を平面コ
字状に形成するので、エミッタ領域形成用の開口２４の
位置がずれても（即ち、エミッタ領域１８、ベース取出
し領域１７ａの形成の際のマスク合わせずれが生じて
も）、必ず、ベース電極２５と真性ベース領域１７ｂ間
の距離の近いところが存在し、ベース電極２５及び真性
ベース領域１７ｂ間のベース抵抗を低く維持することが
でき、高周波特性の優れたバイポーラトランジスタを有
する半導体装置を製造できる。
【００５８】
【発明の効果】本発明に係る半導体装置によれば、Ｂｉ
ＣＭＯＳにおいて、ＭＯＳトランジスタのゲート電極に
サイドウォールを形成する際のエッチング処理時に、バ
イポーラトランジスタ形成領域へのエッチングによるダ
メージを与えることがなく、該エッチングダメージによ
る特性の劣化を阻止することができる。また、エミッタ
電極をパターニングする際、上層の絶縁膜がエッチング
ストッパーとして機能し、特にＭＯＳトランジスタ形成
領域におけるソース及びドレイン領域に対するオーバー
エッチングが防止され、ＭＯＳトランジスタの高信頼性
化が図れる。
ＣＭＯＳにおいて、ＭＯＳトランジスタのゲート電極に
サイドウォールを形成する際のエッチング処理時に、バ
イポーラトランジスタ形成領域へのエッチングによるダ
メージを与えることがなく、該エッチングダメージによ
る特性の劣化を阻止することができる。また、エミッタ
電極をパターニングする際、上層の絶縁膜がエッチング
ストッパーとして機能し、特にＭＯＳトランジスタ形成
領域におけるソース及びドレイン領域に対するオーバー
エッチングが防止され、ＭＯＳトランジスタの高信頼性
化が図れる。
【００５９】また、本発明に係る半導体装置の製法によ
れば、ＢｉＣＭＯＳデバイスにおける製造工程の増加を
最小限に抑えて、かつバイポーラトランジスタが形成さ
れる領域へのエッチングダメージを防止し、またＭＯＳ
トランジスタのソース及びドレイン領域に対するオーバ
ーエッチングを防止することができる。
れば、ＢｉＣＭＯＳデバイスにおける製造工程の増加を
最小限に抑えて、かつバイポーラトランジスタが形成さ
れる領域へのエッチングダメージを防止し、またＭＯＳ
トランジスタのソース及びドレイン領域に対するオーバ
ーエッチングを防止することができる。
【図１】本実施例に係るＢｉＣＭＯＳデバイスの構成を
示す断面図。
示す断面図。
【図２】本実施例に係るＮＰＮトランジスタの構成を示
す平面図。
す平面図。
【図３】本実施例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その１）。
示す工程図（その１）。
【図４】本実施例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その２）。
示す工程図（その２）。
【図５】本実施例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その３）。
示す工程図（その３）。
【図６】本実施例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その４）。
示す工程図（その４）。
【図７】本実施例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その５）。
示す工程図（その５）。
【図８】本実施例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その６）。
示す工程図（その６）。
【図９】本実施例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その７）。
示す工程図（その７）。
【図１０】本実施例に係るＢｉＣＭＯＳデバイスの製法
を示す工程図（その８）。
を示す工程図（その８）。
【図１１】本実施例に係るＢｉＣＭＯＳデバイスの製法
の他の例を示す工程経過図。
の他の例を示す工程経過図。
【図１２】従来例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その１）。
示す工程図（その１）。
【図１３】従来例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その２）。
示す工程図（その２）。
【図１４】従来例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その３）。
示す工程図（その３）。
【図１５】従来例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その４）。
示す工程図（その４）。
【図１６】従来例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その５）。
示す工程図（その５）。
【図１７】従来例に係るＢｉＣＭＯＳデバイスの製法を
示す工程図（その６）。
示す工程図（その６）。
Ｔｒ Ｐチャネル型ＭＯＳトランジスタ Ｑ ＮＰＮトランジスタ １ シリコン基板 ２ フィールド絶縁層 ３ ＭＯＳトランジスタ形成領域 ４ バイポーラトランジスタ形成領域 ５ ソース領域 ６ ドレイン領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ ＬＤＤ領域 １０ サイドウォール（絶縁膜２３） １１ 層間絶縁膜 １２ ソース電極 １３ ドレイン電極 １４ タングステンシリサイド層 １５ 多結晶シリコン層 １６ エピタキシャル層 １７ ベース領域 １７ａ ベース取出し領域 １７ｂ 真性ベース領域 １８ エミッタ領域 １９ 埋め込み層 ２０ コレクタ取出し領域 ２１ 多結晶シリコン層 ２２ 絶縁膜（絶縁膜２３） ２５ ベース電極 ２６ エミッタ電極 ２７ コレクタ電極 ３７ フォトレジスト膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06
Claims (8)
- 【請求項１】 同一基板上にＭＯＳトランジスタとバイ
ポーラトランジスタが形成された半導体装置において、 上記ＭＯＳトランジスタのゲート電極側壁の絶縁膜と、
上記バイポーラトランジスタの形成領域上における上記
基板とエミッタ電極間の絶縁膜とが複数の膜からなる同
一の絶縁膜にて形成されていることを特徴とする半導体
装置。 - 【請求項２】 上記ＭＯＳトランジスタがＰチャネル型
ＭＯＳトランジスタであり、上記バイポーラトランジス
タがＮＰＮトランジスタであることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 同一基板上に形成された素子分離領域に
て分離されたＭＯＳトランジスタ形成領域とバイポーラ
トランジスタ形成領域に夫々ＭＯＳトランジスタ及びバ
イポーラトランジスタが形成された半導体装置の製法に
おいて、 上記ＭＯＳトランジスタ形成領域上にゲート電極を形成
する工程と、 上記ＭＯＳトランジスタ形成領域に上記ゲート電極をマ
スクとして選択的にＬＤＤ領域形成用不純物を導入する
工程と、 上記バイポーラトランジスタ形成領域に選択的にベース
領域形成用不純物を導入する工程と、 全面に第１の絶縁膜を形成した後、エッチバックして、
上記ＭＯＳトランジスタ形成領域上のゲート電極の側壁
及びバイポーラトランジスタ形成領域上に上記第１の絶
縁膜を残す工程と、 全面に第２の絶縁膜を形成する工程と、 上記ＭＯＳトランジスタ形成領域に上記ゲート電極及び
該ゲート電極の側壁に残存する絶縁膜をマスクとして選
択的にソース、ドレイン領域形成用不純物を導入する工
程と、 上記バイポーラトランジスタ形成領域上に残存する上記
絶縁膜の一部に開口を形成した後、該開口を介して上記
バイポーラトランジスタ形成領域にエミッタ領域形成用
不純物を導入する工程と、 該エミッタ領域形成用不純物が導入された領域にエミッ
タ電極を形成する工程とを有することを特徴とする半導
体装置の製法。 - 【請求項４】 上記全面に上記絶縁膜を形成した後、エ
ッチバックして、上記ＭＯＳトランジスタ形成領域上の
上記ゲート電極の側壁及び上記バイポーラトランジスタ
形成領域上に上記絶縁膜を残す工程において、全面に上
記絶縁膜を形成した後、上記バイポーラトランジスタ形
成領域における上記絶縁膜上にフォトレジスト膜を形成
し、その後上記エッチバックを行うことを特徴とする請
求項３記載の半導体装置の製法。 - 【請求項５】 上記開口を介してエミッタ領域形成用不
純物を導入する工程において、上記開口を含む全面に多
結晶シリコン層を形成した後、該多結晶シリコン層にエ
ミッタ領域形成用不純物を導入し、その後、上記多結晶
シリコン層をパターニングして上記開口の部分のみに残
し、その後、熱処理を行って、残存する上記多結晶シリ
コン層から上記開口を介してバイポーラトランジスタ形
成領域にエミッタ領域形成用不純物を拡散させることを
特徴とする請求項３又は４記載の半導体装置の製法。 - 【請求項６】 上記バイポーラトランジスタのベース領
域がベース取出し領域と真性ベース領域からなり、上記
真性ベース領域と上記ＭＯＳトランジスタのＬＤＤ領域
とが同時に形成されることを特徴とする請求項３、４又
は５記載の半導体装置の製法。 - 【請求項７】 上記ＭＯＳトランジスタがＰチャネル型
ＭＯＳトランジスタであり、上記バイポーラトランジス
タがＮＰＮトランジスタであることを特徴とする請求項
３〜６のいずれかの半導体装置の製法。 - 【請求項８】 上記ＭＯＳトランジスタにおける上記ゲ
ート電極が上層のタングステンシリサイド層と下層の多
結晶シリコン層によるタングステンポリサイド層にて形
成されることを特徴とする請求項３〜７のいずれかの半
導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32313591A JP3163694B2 (ja) | 1991-12-06 | 1991-12-06 | 半導体装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32313591A JP3163694B2 (ja) | 1991-12-06 | 1991-12-06 | 半導体装置及びその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160351A JPH05160351A (ja) | 1993-06-25 |
| JP3163694B2 true JP3163694B2 (ja) | 2001-05-08 |
Family
ID=18151477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32313591A Expired - Lifetime JP3163694B2 (ja) | 1991-12-06 | 1991-12-06 | 半導体装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163694B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3143366B2 (ja) * | 1995-07-31 | 2001-03-07 | 三洋電機株式会社 | Ｃｍｏｓ半導体装置の製造方法 |
| US20050005870A1 (en) | 2003-07-11 | 2005-01-13 | The Clorox Company | Composite absorbent particles |
| US20110123474A1 (en) | 2009-11-24 | 2011-05-26 | Jenkins Dennis B | Non-Visible Activated Carbon in Absorbent Materials |
-
1991
- 1991-12-06 JP JP32313591A patent/JP3163694B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05160351A (ja) | 1993-06-25 |
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