JP2853444B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＭＯＳ型トランジス
タを含む半導体装置に関し、特にソース・ドレイン領域
上に多結晶シリコン膜を用いたものに関するものであ
る。

【０００２】

【従来の技術】ＭＯＳ型トランジスタが高性能化するた
めにはゲート長を縮小するのが最も効果的であり、素子
の集積度が向上するにつれ年々ゲート長が短くなってき
ている。これに伴ってショートチャネル効果防止のため
にソース・ドレイン領域も浅く形成される。このためソ
ース・ドレイン領域の寄生抵抗の増大および電極用配線
層形成のためのコンタクト孔形成のためのエッチングに
起因する電気的コンタクト不良などの問題が発生し、ゲ
ート電極自身の寄生抵抗の増大とともに近年の重要な課
題となっている。

【０００３】図２９は従来の半導体装置の構造をSelf a
ligned Silicide（以下、サリサイドと称す）を用いた
Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳＴと称
す）について示した断面図である。図において、１はシ
リコン単結晶等からなる半導体基板（以下、シリコン基
板と称す）、２はシリコン基板１に形成され、素子間を
分離するフィールド絶縁膜、３および４はシリコン基板
１におけるフィールド絶縁膜２の内央側に形成されたソ
ース領域およびドレイン領域である。５はソース領域３
とドレイン領域４との間に位置し、シリコン基板１上に
形成されたゲート絶縁膜、６はゲート絶縁膜５を介して
シリコン基板１上に形成されたゲート電極、７はゲート
電極６側壁に形成されたサイドウォール、８はソース・
ドレイン領域３，４上およびゲート電極６上に形成され
たチタンシリサイド（ＴｉＳｉ₂）膜である。９はゲー
ト電極６およびフィールド絶縁膜２を被覆するようにシ
リコン基板１上に形成された層間絶縁膜、１０は層間絶
縁膜９に形成されたコンタクト孔、１１は層間絶縁膜９
上に形成され、コンタクト孔１０を介してそれぞれソー
ス領域３、ドレイン領域４に接続された電極配線層であ
る。なお、この場合シリコン基板１はＮ型、ソース・ド
レイン領域３，４はＰ⁺型にそれぞれ形成されている。

【０００４】このように構成されるサリサイドを用いた
ＰＭＯＳＴは次のように製造される。これを図３０に基
づいて説明する。まずＮ型のシリコン基板１に公知の局
所酸化法（ＬＯＣＯＳ法）により素子分離用のフィール
ド絶縁膜２を形成する（図３０（ａ））。次にシリコン
基板１上の全面にゲート絶縁膜５となるシリコン酸化膜
５ａを形成し、さらにその上の全面に多結晶シリコン膜
６ａを堆積後、この多結晶シリコン膜６ａに導電性を持
たせるために例えばホウ素（Ｂ）イオンを注入する。こ
のホウ素イオン注入は、多結晶シリコン膜６ａ堆積時
に、ホウ素を含む多結晶シリコン膜を堆積することで行
っても良い（図３０（ｂ））。次に多結晶シリコン膜６
ａ上の全面にホトレジスト膜（図示せず）を形成し、こ
れをホトリソグラフィ技術によりパターン化する。この
レジストパターンをマスクに下地の多結晶シリコン膜６
ａをエッチングして除去した後、ホトレジスト膜を除去
する。これにより多結晶シリコン膜６ａの一部が残存し
てゲート電極６を形成する。その後シリコン基板１上の
全面にＣＶＤ法によりサイドウォール用シリコン酸化膜
７ａを形成する（図３０（Ｃ））。次にシリコン酸化膜
７ａを全面エッチバックし、さらに下地のシリコン酸化
膜５ａをエッチングしてシリコン基板１表面を露出す
る。これによりゲート電極６側壁にシリコン酸化膜７ａ
がサイドウォール７となって残存し、ゲート電極６およ
びサイドウォール７の下にシリコン酸化膜５ａによるゲ
ート絶縁膜５が形成される（図３０（ｄ））。

【０００５】次にシリコン基板１上より例えばホウ素イ
オンなどのＰ型不純物をイオン注入し、その後シリコン
基板１を熱処理することによって、自己整合的にソース
・ドレイン領域３，４を形成する。その後シリコン基板
１上の全面にチタン（Ｔｉ）膜８ａを堆積する（図３０
（ｅ））。次にシリコン基板１を熱処理すると、チタン
膜８ａはシリコン酸化膜とは反応しないがシリコンと反
応するため、ゲート電極６上およびソース・ドレイン領
域３，４上にチタンシリサイド（ＴｉＳｉ₂）膜８を形
成する。その後フィールド絶縁膜２上およびサイドウォ
ール７上の未反応のチタン膜８ａを除去する。その後シ
リコン基板１上の全面にシリコン酸化膜からなる層間絶
縁膜９を堆積し、配線用コンタクト孔１０を開口する。
このコンタクト孔１０を埋めるように、層間絶縁膜９上
の全面に金属膜を形成し、この金属膜をパターニングし
て、コンタクト孔１０を介してソース領域３、ドレイン
領域４にそれぞれ接続される電極配線層１１を形成する
（図２９参照）。さらにこの後所定の処理が行われるこ
とによりサリサイドを用いたＰＭＯＳＴは完成する。

【０００６】従来のサリサイドを用いたＭＯＳトランジ
スタは、上記のようにゲート電極６上およびソース・ド
レイン領域３、４上にチタンシリサイド膜８が形成され
ているため、ゲート電極６およびソース・ドレイン領域
３，４の寄生抵抗を減少することができる。しかし、層
間絶縁膜９にコンタクト孔１０を形成する際、エッチン
グ時にソース・ドレイン領域３，４を形成したシリコン
基板１が削られてしまい、最悪の場合、電極配線層１１
がソース・ドレイン領域３，４を突き抜けて電気的なシ
ョートが発生するという問題は解決できないものであっ
た。

【０００７】上記コンタクト孔１０形成時の問題を解消
するために、従来から、ソース・ドレイン領域上に多結
晶シリコン膜を形成したものがあった。図３１は従来の
別例による半導体装置の構造をＰＭＯＳＴについて示し
た断面図である。図において、１，２，および９〜１１
は図２９に示したものと同じもの、１２，１３はソース
・ドレイン領域、１４はソース領域１２，ドレイン領域
１３上からそれぞれフィールド絶縁膜２上にわたって形
成されたソース・ドレイン用導電層としての多結晶シリ
コン膜（以下、ＰＳＤ（ポリシリコン ソース・ドレイ
ン）と称す）、１５はゲート絶縁膜、１６はゲート絶縁
膜１５を介してシリコン基板１上に形成されたゲート電
極である。１７はゲート電極１６とＰＳＤ１４との分離
用サイドウォール、１８は同じくゲート電極１６とＰＳ
Ｄ１４との分離用で、ＰＳＤ１４上に形成されたシリコ
ン酸化膜、１９はゲート電極１６およびＰＳＤ１４表面
に形成されたチタンシリサイド膜である。なお、この場
合もシリコン基板１はＮ型、ソース・ドレイン領域１
２，１３はＰ⁺に形成されている。

【０００８】以下、製造方法を図３２に基づいて示す。
まず、Ｎ型のシリコン基板１にＬＯＣＯＳ法により素子
分離用のフィールド絶縁膜２を形成する。次にシリコン
基板１上の全面にＰＳＤ１４となる多結晶シリコン膜１
４ａを堆積し、導電性を持たせるためにＰ型の例えばホ
ウ素イオンを注入する。その後多結晶シリコン膜１４上
の全面にシリコン酸化膜１８を形成する（図３２
（ａ））。次に、シリコン酸化膜１８上の全面にホトレ
ジスト膜（図示せず）を形成し、これをホトリソグラフ
ィ技術によりパターン化する。このレジストパターンを
マスクに下地のシリコン酸化膜１８さらに多結晶シリコ
ン膜１４ａをエッチングにより除去する。この後ホトレ
ジスト膜を除去すると、ＰＳＤ１４がパターニングされ
て、後工程でゲート電極１６が形成される領域にシリコ
ン酸化膜１８およびＰＳＤ１４の開口部２０が形成され
る（図３２（ｂ））。

【０００９】次にシリコン基板１上の全面にシリコン酸
化膜を形成して全面エッチバックを行って、開口部２０
側壁にサイドウォール１７を形成する（図３２
（ｃ））。次にシリコン基板１上の全面にゲート絶縁膜
１５となるシリコン酸化膜を形成し、その上の全面に多
結晶シリコン膜１６ａを堆積する。その後、多結晶シリ
コン膜１６ａに例えばホウ素イオンを注入し、続いてシ
リコン基板１をアニール処理する。これによりＰＳＤ１
４内のＰ型不純物イオンがシリコン基板１に拡散、活性
化されてソース・ドレイン領域１２，１３が形成され、
同時にゲート電極１６となる多結晶シリコン膜１６ａに
導電性を与える（図３２（ｄ））。次に多結晶シリコン
膜１６ａ上の全面にホトレジスト膜（図示せず）を形成
し、これをホトリソグラフィ技術によりパターン化す
る。このレジストパターンをマスクに下地の多結晶シリ
コン膜１６ａさらにシリコン酸化膜１８をエッチングに
より除去する。この後ホトレジスト膜を除去すると、シ
リコン酸化膜１８およびサイドウォール１７によってＰ
ＳＤ１４と電気的に分離されたゲート電極１６が形成さ
れる。この後シリコン基板１上の全面にチタン膜１９ａ
を堆積する（図３２（ｅ））。

【００１０】次にシリコン基板１を熱処理するとチタン
膜１９ａはシリコン酸化膜１８とは反応しないがシリコ
ンと反応するため、ゲート電極１６表面およびＰＳＤ１
４上のチタン膜１９ａがチタンシリサイド膜１９に変成
される。その後、未反応のチタン膜１９ａを除去し、さ
らに図３０に示す従来の別例と同様に層間絶縁膜９，コ
ンタクト孔１０，および電極配線層１１を形成する（図
３１参照）。

【００１１】このように構成されるＰＳＤを用いたＭＯ
Ｓトランジスタは、ソース・ドレイン領域１２，１３上
にＰＳＤ１４が形成されているため、電極配線層１１形
成のためのコンタクト孔１０形成のためのエッチングに
起因する電気的接続の不良を防ぐことができる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記Ｍ
ＯＳトランジスタは製造工程において、ＰＳＤ１４をパ
ターニングする際のエッチング時にＭＯＳトランジスタ
のチャネルとなるシリコン面を露出させるため、チャネ
ルとなるシリコン面にダメージを与えることがあった
（図３２（ｂ）参照）。またゲート電極１６の形成を、
ＰＳＤ１４およびソース・ドレイン領域１２，１３の形
成の後に行っているため、ゲート長が間接的に決定され
ることになり、ゲート長寸法の制御性が悪いものになる
という問題点があった。

【００１３】この発明は、以上のような問題点を解消す
るためになされたもので、電極配線層との確実なコンタ
クトを行える半導体装置で、その製造工程において、チ
ャネルとなるシリコン面にダメージを与えることなくま
たゲート長の寸法の制御性の良い半導体装置の製造方法
を提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、同一半導体基板上にＭＯＳ
型トランジスタとＢＩＰ型トランジスタとを含む半導体
装置の製造方法において、半導体基板上に素子分離用絶
縁膜を形成する工程と、次に上記半導体基板上にゲート
絶縁膜およびエミッタ用絶縁膜となる絶縁膜を形成した
後、この絶縁膜下のシリコン基板のＢＩＰ型トランジス
タ活性領域に注入によりベース領域を形成する工程と、
その後上記ＢＩＰ型トランジスタ活性領域の上記絶縁膜
の所定領域を開口する工程と、次に上記絶縁膜上に第１
の多結晶シリコン膜、シリコン窒化膜を順次堆積した
後、この第１の多結晶シリコン膜とシリコン窒化膜をパ
ターニングして、ゲート電極の下層部とエミッタ用導電
層の下層部とを同時に形成する工程と、この第１の多結
晶シリコン膜とシリコン窒化膜とのパターンに側壁絶縁
膜を形成して、上記ゲート電極とエミッタ用導電層の側
壁絶縁膜を同時に形成し、さらにＭＯＳ型トランジスタ
の上記ゲート絶縁膜およびＢＩＰ型トランジスタの開口
部を持つ上記エミッタ用絶縁膜を同時にパターニングし
た後、上記シリコン窒化膜を除去する工程と、その後選
択性多結晶シリコン成長により第２の多結晶シリコン膜
を形成して、ＭＯＳ型トランジスタ活性領域に、第１の
多結晶シリコン膜と第２の多結晶シリコン膜とからなる
上記ゲート電極および第２の多結晶シリコン膜からなる
ソース・ドレイン用導電層を形成し、同時にＢＩＰ型ト
ランジスタ活性領域に、第１の多結晶シリコン膜と第２
の多結晶シリコン膜とからなる上記エミッタ用導電層お
よび第２の多結晶シリコン膜からなるベース用導電層を
形成する工程と、その後、上記ソース・ドレイン用導電
層下のソース・ドレイン領域と上記ベース用導電層下の
外部ベース領域とを同時に形成しさらに、上記エミッタ
用導電層下の半導体基板に、上記エミッタ用絶縁膜の開
口部を介してエミッタ領域を形成する工程とを含むこと
を特徴としたものである。

【００１５】また、この発明の請求項２に係る半導体装
置の製造方法は、同一半導体基板にＭＯＳ型トランジス
タとＢＩＰ型トランジスタとを含む半導体装置の製造方
法において、半導体基板上に素子分離用絶縁膜を形成す
る工程と、次に上記半導体基板上の全面に、ゲート絶縁
膜となる絶縁膜、第１の多結晶シリコン膜、シリコン窒
化膜を順次堆積した後、この第１の多結晶シリコン膜と
シリコン窒化膜をパターニングする工程と、この第１の
多結晶シリコン膜とシリコン窒化膜とのパターンに側壁
絶縁膜を形成し、さらに上記ゲート絶縁膜をパターニン
グした後、上記シリコン窒化膜を除去する工程と、その
後、選択性多結晶シリコン膜成長により第２の多結晶シ
リコン膜を形成して、第１の多結晶シリコン膜と第２の
多結晶シリコン膜とからなるゲート電極および第１の多
結晶シリコン膜からなるソース・ドレイン領域用導電
層、ベース用導電層を同時に形成する工程と、次に上記
半導体基板上の全面にエミッタ・ベース分離用絶縁膜を
形成した後、この絶縁膜と下地のベース用導電層の所定
領域に開口部を形成し、この開口部を介して上記半導体
基板にベース領域を形成する工程と、その後上記開口部
内側に側壁絶縁膜を形成してエミッタ・ベース間の分離
とエミッタ拡散用の開口形成とを同時に行った後、全面
に第３の多結晶シリコン膜を堆積してパターニングして
エミッタ用導電層を形成する工程と、次に上記エミッタ
・ベース分離用絶縁膜をパターニングした後、ソース・
ドレイン領域と外部ベース領域を同時に形成し、さらに
エミッタ領域を形成する工程とを、含むことを特徴とし
たものである。

【００１６】また、この発明の請求項３に係る半導体装
置の製造方法は、上記請求項２または３に係る製造方法
において、上記ＭＯＳ型トランジスタのドレイン領域と
上記ＢＩＰ型トランジスタの外部ベース領域とを、同一
拡散層で形成し、上記両トランジスタを同一活性領域に
形成したものである。

【００１７】

【作用】この発明による半導体装置の製造方法では、Ｍ
ＯＳ型トランジスタにおいて、ゲート電極の下層部を構
成する第１の多結晶シリコン膜およびゲート電極の側壁
絶縁膜を形成してゲート長寸法を決定後に、選択性多結
晶シリコン成長により、ゲート電極の上層部およびソー
ス・ドレイン用導電層となる第２の多結晶シリコン膜を
形成する。このためゲート長寸法の制御性が良く、ま
た、チャネルとなる半導体基板のシリコン面がダメージ
を受けることもない。また、ソース・ドレイン用導電層
とゲート電極との表面の段差が従来のものより低減でき
るので、半導体装置の集積度が効果的に向上でき、特に
ゲートアレイ構造に有効である。さらに、ＭＯＳ型トラ
ンジスタとＢＩＰ型トランジスタを同一基板上に製造す
るのに、ゲート絶縁膜とエミッタ用絶縁膜、ゲート電極
とエミッタ用導電層、ゲート電極用側壁絶縁膜とエミッ
タ用導電層用側壁絶縁膜、およびソース・ドレイン領域
と外部ベース領域をそれぞれ同時に形成しているため製
造が簡略化される。

【００１８】また、請求項２記載の製造方法において
は、ＢＩＰ型トランジスタのエミッタ領域とベース領域
の形成が、ホトリソグラフィ工程の不要な自己整合プロ
セスであるため、製造が簡略化されるとともに、トラン
ジスタサイズが縮小でき集積度が向上できる。

【００１９】さらに、請求項３記載の製造方法において
は、ＭＯＳ型トランジスタのドレイン領域とＢＩＰ型ト
ランジスタの外部ベース領域を同一拡散層で形成したた
め、素子面積の低減を図れる。

【００２０】

【実施例】実施例１． 以下、この発明の一実施例を図について説明する。な
お、従来の技術の説明と重複する部分は、適宜その説明
を省略する。図１はこの発明の実施例１によって製造さ
れたＰＭＯＳＴの構造を示した断面図である。図におい
て１、２および９〜１１は従来のものと同じもの、２
１，２２はソース・ドレイン領域、２３はソース・ドレ
イン領域２１，２２上に形成されたソース・ドレイン用
導電層としてのＰＳＤ、２４はゲート絶縁膜、２５はゲ
ート電極、２６はゲート電極２５の側壁絶縁膜としての
シリコン酸化膜からなるサイドウォール、２７はＰＳＤ
２３およびゲート電極２５上に形成されたチタンシリサ
イド膜である。なお、この場合、シリコン基板１はＮ
型、ソース・ドレイン領域２１，２２はＰ⁺型にそれぞ
れ形成されている。

【００２１】次に製造方法を図２〜図７に基づいて説明
する。まず従来のものと同様に、Ｎ型のシリコン基板１
に素子分離用フィールド絶縁膜２を形成する（図２）。
次にシリコン基板１上の全面にゲート絶縁膜２４となる
シリコン酸化膜２４ａを形成した後、その上の全面に第
１の多結晶シリコン膜２８を例えば約０．１μｍの膜厚
に形成し、さらにその上の全面にシリコン窒化膜２９を
堆積する（図３）。次にシリコン窒化膜２９上の全面に
ホトレジスト膜（図示せず）を形成し、こりをホトリソ
グラフィ技術によりパターン化する。このレジストパタ
ーンをマスクとし、シリコン酸化膜２４ａをエッチング
の終点検出として、シリコン窒化膜２９と第１の多結晶
シリコン膜２８を順次エッチングして除去する。これに
よりフィールド絶縁膜２の内央部に、後工程でゲート電
極２５の一部となる第１の多結晶シリコン膜２８とその
上のシリコン窒化膜２９がパターニングされる。さらに
シリコン基板１上の全面にシリコン酸化膜２６ａを形成
する（図４）。

【００２２】次にシリコン酸化膜２６ａを全面エッチバ
ックすることにより、第１の多結晶シリコン膜２８およ
びその上のシリコン窒化膜２９のパターン側壁にサイド
ウォール２６を形成し、さらにエッチングを進めて下地
のシリコン酸化膜２４ａをエッチング除去して、ゲート
絶縁膜２４をパターニングする。これにより後工程でソ
ース・ドレイン領域２１，２２となるシリコン基板１の
表面を自己整合的に露出させる。その後シリコン窒化膜
２９を除去する（図５）。次にＣＶＤ法による選択性多
結晶シリコン成長により、シリコン酸化膜からなるフィ
ールド絶縁膜２およびサイドウォール２６上には成長さ
せないで、シリコン基板１の露出面および第１の多結晶
シリコン膜２８上には成長させるように第２の多結晶シ
リコン膜３０を例えば約０．３μｍの膜厚に成長させる
（図６）。

【００２３】次にシリコン基板１上より、フィールド絶
縁膜２およびサイドウォール２６をマスクにして全面
に、例えばホウ素イオンなどのＰ型不純物を注入し、そ
の後シリコン基板１を熱処理して第２の多結晶シリコン
膜３０に注入されたＰ型不純物を拡散、活性化させる。
これにより第２の多結晶シリコン膜３０からなるＰＳＤ
２３および第１の多結晶シリコン膜２８とその上の第２
の多結晶シリコン膜３０からなるゲート電極２５に導電
性を与え、さらにソース・ドレイン領域２１，２２を形
成する。その後、シリコン基板１上の全面にチタン膜２
７ａを例えば約０．０５μｍの膜厚に堆積し、続いてシ
リコン基板１を熱処理する。これにより第２の多結晶シ
リコン膜３０上、すなわちゲート電極２５上およびＰＳ
Ｄ２３上にのみチタンシリサイド膜２７が形成される。
この後未反応のチタン膜２７ａをウェットエッチングに
より除去する（図７）。次に従来のものと同様に層間絶
縁膜９，コンタクト孔１０，および電極配線層１１を形
成する（図１参照）。さらにこの後所定の処理が行われ
ることによりＰＭＯＳＴは完成する。

【００２４】このように製造されるＰＭＯＳＴは、ゲー
ト電極２５の下層部となる第１の多結晶シリコン膜２８
およびサイドウォール２６の形成後に、選択性多結晶シ
リコン成長によりＰＳＤ２３およびゲート電極２５の上
層部となる第２の多結晶シリコン膜３０を形成する。こ
のためゲート長の寸法の制御性が良く、また、チャネル
となるシリコン面がダメージを受けることもない。さら
に、ゲート電極２５とＰＳＤ２３との高さの差が少なく
なるので、トランジスタ表面の段差も低減できる。

【００２５】なお、上記実施例では単体のＭＯＳトラン
ジスタについて示したが、トランジスタを多数配列した
ゲートアレイ構造について特に有効である。図８（ａ）
は上記実施例によるトランジスタをゲートアレイ構造に
配設した半導体装置の構造を示す平面図であり、図８
（ｂ）は図８（ａ）のＡ−Ａ線における断面図である。
ゲートアレイにおいて集積度を上げてかつ素子を高性能
化するためには、ゲート長だけでなくゲート電極２５同
士の間隔を狭くする必要がある。このためゲート電極２
５とＰＳＤ２３との表面段差の低減により、信頼性が向
上し効果的に集積化が進められる。また、上記実施例の
チタンシリサイド膜２７の替わりに白金、コバルト、タ
ングステンなどのシリサイド膜を用いても良い。

【００２６】実施例２． 次に、この発明の実施例２による半導体装置の製造方法
を図について説明する。図９はこの発明の実施例２によ
って製造された半導体装置の構造を、ＮＰＮ型バイポー
ラトランジスタ（以下ＮＰＮＴｒと称す）とＰＭＯＳＴ
とによるＢｉＰＭＯＳトランジスタについて示した断面
図である。図において１，２，９〜１１，および２１〜
２７は図１に示す実施例１のものと同じもの、３１はＰ
ＭＯＳＴ活性領域、３２はＮＰＮＴｒ活性領域である。
３３はＮＰＮＴｒ活性領域３２のシリコン基板１に形成
された真性ベース領域、３４は外部ベース領域、３５は
エミッタ領域である。３６は真性ベース領域３３上にゲ
ート絶縁膜２４と同時に形成され、その中央部にエミッ
タ領域３５拡散のための開口部を有するエミッタ用絶縁
膜、３７はエミッタ用絶縁膜３６の開口部を埋めるよう
にエミッタ領域３５と接続して形成されたエミッタ用導
電層としての多結晶シリコン膜（以下ポリシリコン・エ
ミッタと称す）、３８はポリシリコン・エミッタ３７の
側壁絶縁膜としてのシリコン酸化膜からなるサイドウォ
ールである。３９は外部ベース領域３４上に形成された
ベース用導電層としての多結晶シリコン膜（以下ポリシ
リコン・ベースと称す）、４０はポリシリコン・エミッ
タ３７およびポリシリコン・ベース３９上に形成された
チタンシリサイド膜である。なお、この場合、シリコン
基板１はＮＰＮＴｒのコレクタを兼ねておりＮ型、エミ
ッタ領域３５はＮ⁺型、真性ベース領域３３はＰ型、外
部ベース領域３４およびＰＭＯＳＴのソース・ドレイン
領域２１，２２はＰ⁺にそれぞれ形成されてる。

【００２７】次に製造方法を図１０〜図１５に基づいて
説明する。まずＮ型のシリコン基板１のトランジスタ活
性領域３１，３２以外の領域に、公知のＬＯＣＯＳ法に
よりフィールド絶縁膜２を形成する（図１０）。次にシ
リコン基板１上の全面にゲート絶縁膜２４およびエミッ
タ用絶縁膜３６となるシリコン酸化膜４１を形成した
後、ＮＰＮＴｒ活性領域３２のシリコン基板１中にＰ型
の不純物イオンを注入し、Ｐ型の真性ベース領域３３を
形成する。次にＮＰＮＴｒ活性領域３２のシリコン酸化
膜４１の所定領域を選択的にエッチングして、後工程で
エミッタ領域３５を拡散するための開口部を形成する。
その後シリコン基板１上の全面に第１の多結晶シリコン
膜４２と、その上の全面にシリコン窒化膜４３を順次堆
積する（図１１）。

【００２８】次にシリコン窒化膜４３上の全面にホトレ
ジスト膜（図示せず）を形成し、これをホトリソグラフ
ィ技術によりパターン化する。このレジストパターンを
マスクにし、シリコン酸化膜４１をエッチングの終点検
出として、下地のシリコン窒化膜４３さらに第１の多結
晶シリコン膜４２を順次エッチングして除去する。これ
により、ＰＭＯＳＴ活性領域３１には後工程でゲート電
極２５の下層部分となる第１の多結晶シリコン膜４２と
その上のシリコン窒化膜４３がパターニングされ、ＮＰ
ＮＴｒ活性領域３２には後工程でポリシリコンエミッタ
３７の下層部分となる第１の多結晶シリコン膜４２とそ
の上のシリコン窒化膜４３がシリコン酸化膜４１の開口
部を埋めるようにパターニングされる。その後、シリコ
ン基板１上の全面にシリコン酸化膜４４を堆積する（図
１２）。次にシリコン酸化膜４４を全面エッチバックす
ることにより、第１の多結晶シリコン膜４２およびその
上のシリコン窒化膜４３のパターン側壁にサイドウォー
ル２６，３８を形成し、さらにエッチングを進めて下地
のシリコン酸化膜４１をエッチングして除去する。これ
によりシリコン酸化膜４１の一部が残存して、ＰＭＯＳ
Ｔ活性領域３１にはゲート絶縁膜２４が、ＮＰＮＴｒ活
性領域３２にはエミッタ用絶縁膜３６がそれぞれ形成さ
れる。その後シリコン窒化膜４３を除去する（図１
３）。

【００２９】次にＣＶＤ法による選択性多結晶シリコン
成長により、シリコン酸化膜からなるフィールド絶縁膜
２およびサイドウォール２６，３８上には成長させない
で、シリコン基板１の露出面および第１の多結晶シリコ
ン膜４２上には成長させるように、第２の多結晶シリコ
ン膜４５を成長させる。これにより、第２の多結晶シリ
コン膜４５からなるポリシリコン・ベース３９とＰＳＤ
２３、および第１の多結晶シリコン膜４２と第２の多結
晶シリコン膜４５とからなるポリシリコン・エミッタ３
７とゲート電極２５とが形成される。その後シリコン基
板１上の全面にホトレジスト膜４６を形成し、これをホ
トリソグラフィ技術によりパターン化する。このレジス
トパターン４６をマスクにして、ＮＰＮＴｒ活性領域３
２のポリシリコン・エミッタ３７に例えば砒素などのＮ
型不純物イオン４７を注入する（図１４）。次にホトレ
ジスト膜４６を除去し、再びシリコン基板１上の全面に
ホトレジスト膜（図示せず）を形成し、ホトリソグラフ
ィ技術によりパターン化する。このレジストパターンを
マスクにしてシリコン基板１上より例えばホウ素などの
Ｐ型不純物イオンを注入する。これによりＰＳＤ２３、
ゲート電極２５およびポリシリコン・ベース３９にＰ型
不純物を導入し、その後シリコン基板１を熱処理して、
既に注入されていたＮ型およびＰ型の不純物を拡散・活
性化する。これにより、ＰＭＯＳＴ活性領域３１におい
ては、ＰＳＤ２３およびゲート電極２５に導電性を与え
てさらにソース・ドレイン領域２１，２２を形成する。
またＮＰＮＴｒ活性領域３２においては、ポリシリコン
・エミッタ３７およびポリシリコン・ベース３９に導電
性を与え、さらにエミッタ領域３５および外部ベース領
域３４を形成する。その後、シリコン基板１上の全面に
チタン膜（図示せず）を堆積し、シリコン基板１を熱処
理することによって、ＰＳＤ２３，ゲート電極２５，ポ
リシリコン・エミッタ３７およびポリシリコン・ベース
３９上にチタンシリサイド膜２７，４０を形成する。こ
の後未反応のチタン膜をウェットエッチングにより除去
する（図１５）。

【００３０】次に、シリコン基板１上の全面に層間絶縁
膜９を形成し、コンタクト孔１０を開口する。その後こ
のコンタクト孔１０を埋めるように層間絶縁膜９上に金
属膜を堆積してパターニングすることにより、コンタク
ト孔１０およびチタンシリサイド膜２７，４０を介し
て、ＰＳＤ２３，ポリシリコン・ベース３９およびポリ
シリコン・エミッタ３７にそれぞれ接続する電極配線層
１１を形成する（図９参照）。その後、所定の処理が行
われることによってＢｉＰＭＯＳトランジスタは完成す
る。

【００３１】なお、上記実施例２では、ＮＰＮＴｒとＰ
ＭＯＳＴを形成しているが、Ｎ型とＰ型の導電型を入れ
替えることにより、ＰＮＰＴｒとＮＭＯＳＴを形成する
こともでき、さらに両方を合わせることによりＮＰＮＴ
ｒ，ＰＮＰＴｒ，ＮＭＯＳＴおよびＰＭＯＳＴを任意に
含む半導体装置であっても同様の効果を奏する。このと
きＮＰＮＴｒとＰＭＯＳＴまたはＰＮＰＴｒとＮＭＯＳ
Ｔは各々同一の工程において形成できるので、トランジ
スタの種類に比べて製造工程数が少なくなる。

【００３２】実施例３． 次に、この発明の実施例３による半導体装置の製造方法
を図について説明する。図１６はこの発明の実施例３に
よっで製造された半導体装置の構造を、ＮＰＮＴｒのベ
ース領域をＰＭＯＳＴのドレイン領域を同一拡散層で形
成して面積の低減を図った融合型ＢｉＰＭＯＳトランジ
スタについて示した平面図であり、図１７（ａ）は図１
６のＩ−Ｉ線における断面図、図１７（ｂ）は図１６の
ＩＩ−ＩＩ線における断面図である。また、図１８はこ
の半導体装置の等価回路図である。 図１６〜図１８に
おいて、１，２，９〜１１，２１，２４〜２７，３３，
３５は前述したものと同じもの、２３ａはベース用導電
層を兼ねたソース・ドレイン用導電層としてのＰＳＤ、
４８はＮＰＮＴｒの外部のベース領域とＰＭＯＳＴのド
レイン領域とを融合させて形成されたＰ⁺型拡散層、４
９はエミッタ領域３５拡散のためのエミッタ用導電層と
しての多結晶シリコン膜によるポリシリコン・エミッ
タ、５０はＰＳＤ２３ａ上に形成され、ポリシリコン・
エミッタ４９とＰＳＤ２３ａとを分離するエミッタ・ベ
ース分離用絶縁膜としてのシリコン酸化膜である。５１
はＰＳＤ２３ａおよびその上のシリコン酸化膜５０に設
けられた開口部、５２は開口部内側の側壁に形成され、
ポリシリコン・エミッタ４９とＰＳＤ２３ａを分離する
側壁絶縁膜としてのシリコン酸化膜からなるサイドウォ
ールで、ポリシリコン・エミッタ４９は、サイドウォー
ル５２が設けられた開口部５１を埋めるようにシリコン
酸化膜５０上に形成されている。５３はポリシリコン・
エミッタ４９表面に形成された金属シリサイド膜として
のチタンシリサイド膜である。なお、この場合もシリコ
ン基板１はＮＰＮＴｒのコレクタを兼ねておりＮ型、ま
た、エミッタ領域３５はＮ⁺型、真性ベース領域３３は
Ｐ型、ＰＭＯＳＴのソース領域２１はＰ⁺型にそれぞれ
形成されている。

【００３３】次に製造方法を図１９〜図２６に基づいて
説明する。なおＰＭＯＳＴ部となる図１７（ａ）に示す
部分の製造工程を図１９（ａ）〜図２６（ａ）に、また
ＮＰＮＴｒ部となる図１７（ｂ）に示す部分の製造工程
を図１９（ｂ）〜図２６（ｂ）に示すものとする。ま
ず、Ｎ型のシリコン基板１のトランジスタ活性領域以外
の領域に、公知のＬＯＣＯＳ法によりフィールド絶縁膜
２を形成する（図１９）。次にシリコン基板１上の全面
にゲート絶縁膜となるシリコン酸化膜２４ａを形成した
後、その上の全面に第１の多結晶シリコン膜２８を、さ
らにその上の全面にシリコン窒化膜２９を順次堆積する
（図２０）。次にシリコン基板１上の全面にホトレジス
ト膜（図示せず）を形成し、これをホトリソグラフィ技
術によりパターン化する。このレジストパターンをマス
クにし、シリコン酸化膜２４ａをエッチングの終点検出
として、下地のシリコン窒化膜２９さらに第１の多結晶
シリコン膜２８を順次エッチングにより除去する。これ
により、後工程でゲート電極２５の下層部分となる第１
の多結晶シリコン膜２８とその上のシリコン窒化膜２９
がパターニングされる。その後シリコン基板１上の全面
にシリコン酸化膜２６ａを堆積する（図２１）。次に、
シリコン酸化膜２６ａを全面エッチバックすることによ
り、第１の多結晶シリコン膜２８およびその上のシリコ
ン窒化膜２９のパターン側壁にサイドウォール２６を形
成する。さらにエッチングを進めて下地のシリコン酸化
膜２４ａをエッチングして除去すると、その一部が残存
してゲート絶縁膜２４を形成する。その後シリコン窒化
膜２９を除去する（図２２）。ここまでの工程は、実施
例１によるＰＭＯＳＴの製造方法（図２〜図５参照）と
同様である。

【００３４】次にＣＶＤ法による選択性多結晶シリコン
成長によりシリコン基板１の露出面および第１の多結晶
シリコン膜２８上に第２の多結晶シリコン膜３０を形成
して、第１の多結晶シリコン膜２８と第２の多結晶シリ
コン膜３０とからなるゲート電極２５および第２の多結
晶シリコン膜３０からなるＰＳＤ２３ａを形成する。そ
の後シリコン基板１上の全面にシリコン酸化膜５０を堆
積する（図２３）。次に、シリコン酸化膜５０上の全面
にホトレジスト膜（図示せず）を形成し、これをホトリ
ソグラフィ技術によりパターン化する。このレジスト・
パターンをマスクに下地のシリコン酸化膜５０、さらに
第２の多結晶シリコン膜３０をエッチングにより除去す
る。これにより後工程でベース兼ドレイン用のＰ⁺型拡
散層４８が形成される領域のＰＳＤ２３ａとその上のシ
リコン酸化膜５０に開口部５１が形成されシリコン基板
１表面が露出される。次にシリコン酸化膜５０をマスク
にしてシリコン基板１上より全面に例えばホウ素などの
Ｐ型不純物イオンを注入し、その後シリコン基板１を熱
処理すると、開口部５１からシリコン基板１に導入され
たＰ型不純物が拡散活性化して真性ベース領域３３を形
成する。その後シリコン基板１上の全面にシリコン酸化
膜（図示せず）を堆積し、全面をエッチバックすること
により、開口部５１側壁にサイドウォール５２を形成す
る（図２４）。

【００３５】次に開口部５１を埋めるようにシリコン酸
化膜５０上の全面に、第３の多結晶シリコン膜４９ａを
堆積し、この第３の多結晶シリコン膜４９ａに例えば砒
素などのＮ型不純物を導入する。次に第３の多結晶シリ
コン膜４９ａ上の全面にホトレジスト膜５４を形成し、
これをホトリソグラフィ技術によりパターン化する（図
２５）。次にレジスト・パターン５４をマスクにして、
下地の第３の多結晶シリコン膜４９ａ、さらにシリコン
酸化膜５０を順次エッチングにより除去する。これによ
り第３の多結晶シリコン膜４９ａの一部が残存して、開
口部５１を介して真性ベース領域３３と接続されるポリ
シリコン・エミッタ４９が形成され、ポリシリコン・エ
ミッタ４９形成領域以外のシリコン酸化膜５０は除去さ
れる。続いてレジスト・パターン５４をマスクに、シリ
コン基板１上から例えばホウ素などのＰ型不純物イオン
を注入し、その後ホトレジスト膜５４を除去した後、シ
リコン基板１を熱処理する。これによって既に導入され
ていたＮ型およびＰ型の不純物を拡散・活性化して、Ｐ
ＳＤ２３ａ，ゲート電極２５およびポリシリコン・エミ
ッタ４９に導電性を与え、さらにソース領域２１，ベー
ス兼ドレイン用Ｐ⁺型拡散層４８およびＮ⁺型エミッタ領
域３５を形成する。その後、シリコン基板１上の全面に
チタン膜（図示せず）を堆積して、シリコン基板１を熱
処理することにより、多結晶シリコン膜からなるＰＳＤ
２３ａ，ゲート電極２５およびポリシリコン・エミッタ
４９の露出している表面にチタンシリサイド膜２７，５
３を形成する（図２６）。次に、シリコン基板１上の全
面に層間絶縁膜９を形成し、コンタクト孔１０を開口す
る。その後このコンタクト孔１０を埋めるように層間絶
縁膜９上に金属膜を堆積してパターニングすることによ
り、電極配線層１１を形成する（図１７参照）。その
後、所定の処理が行われることにより融合型ＢｉＰＭＯ
Ｓはトランジスタは完成する。

【００３６】このように、上記実施例３ではＢＩＰ型ト
ランジスタのエミッタ領域３５およびベース領域となる
Ｐ⁺型拡散層４８の形成が、ホトリソグラフィ工程の不
要な自己整合プロセスであるため製造が簡略化されると
ともに、マスク合わせ余裕が少なくて済み、集積度が向
上できる。このため、実施例２におけるＢＩＰトランジ
スタに比べトランジスタサイズを縮小でき、寄生容量の
低減、素子動作の高速化などの効果が得られる。このた
め、上記実施例３で示すＢＩＰ型トランジスタを、融合
型でない単体のトランジスタとして同一シリコン基板１
上の別の領域に形成しても良い。また上記実施例３にお
いても、実施例２と同様にＮ型とＰ型の導電型を入れ替
えることができ、ＮＰＮＴｒ，ＰＮＰＴｒ，ＮＭＯＳ
Ｔ，ＰＭＯＳＴを任意に含む半導体装置が形成できる。
このときＮＰＮＴｒとＰＭＯＳＴまたはＰＮＰＴｒとＮ
ＭＯＳＴは各々同一工程で形成できる。

【００３７】実施例４． また、上記実施例３による融合型半導体装置では、ＭＯ
ＳトランジスタとＢｉＰトランジスタを多数配列したＢ
ｉＣＭＯＳ型などのゲートアレイ構造において、特に効
果的に集積度が向上できる。ゲートアレイ構造にした例
として、平面図を図２７に、また図２７のＩＩＩ−ＩＩ
Ｉ線およびＩＶ−ＩＶ線における断面図を図２８（ａ）
および図２８（ｂ）に示す。

【００３８】

【発明の効果】以上のように、この発明によれば、ＭＯ
Ｓ型トランジスタのゲート絶縁膜上にゲート電極の下層
部となる第１の多結晶シリコン膜および側壁絶縁膜を形
成し、しかる後選択性多結晶シリコン成長によってソー
ス・ドレイン用導電層を形成し、その下方にソース・ド
レイン領域を形成するようにしたので、ソース・ドレイ
ン用導電層を設けたにもかかわらずゲート長寸法の制御
性が良く、チャネル領域のシリコン面もダメージを受け
ることがない。また上記トランジスタ表面の段差も低減
できる。また、ＭＯＳ型トランジスタとＢＩＰ型トラン
ジスタを同一基板上に製造するのに、ゲート絶縁膜とエ
ミッタ用絶縁膜、ゲート電極とエミッタ用導電層、ゲー
ト電極用側壁絶縁膜とエミッタ用導電層用側壁絶縁膜、
およびソース・ドレイン領域と外部ベース領域をそれぞ
れ同時に形成しているため製造が簡略化される。

【００３９】また、請求項２記載の製造方法において
は、ＢＩＰ型トランジスタのエミッタ領域とベース領域
の形成が、ホトリソグラフィ工程の不要な自己整合プロ
セスであるため、製造が簡略化されるとともに、トラン
ジスタサイズが縮小でき集積度が向上できる。

【００４０】さらに、請求項３記載の製造方法において
は、ＭＯＳ型トランジスタのドレイン領域とＢＩＰ型ト
ランジスタの外部ベース領域を同一拡散層で形成したた
め、素子面積の低減を図れる。

【図面の簡単な説明】

【図１】 この発明の実施例１による半導体装置の構造
を示す断面図である。

【図２】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図３】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図４】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図５】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図６】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図７】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図８】 この発明の実施例１の応用例による半導体装
置の構造を示す平面図および断面図である。

【図９】 この発明の実施例２による半導体装置の構造
を示す断面図である。

【図１０】 この発明の実施例２による半導体装置の製
造方法の一工程を示す断面図である。

【図１１】 この発明の実施例２による半導体装置の製
造方法の一工程を示す断面図である。

【図１２】 この発明の実施例２による半導体装置の製
造方法の一工程を示す断面図である。

【図１３】 この発明の実施例２による半導体装置の製
造方法の一工程を示す断面図である。

【図１４】 この発明の実施例２による半導体装置の製
造方法の一工程を示す断面図である。

【図１５】 この発明の実施例２による半導体装置の製
造方法の一工程を示す断面図である。

【図１６】 この発明の実施例３による半導体装置の構
造を示す平面図である。

【図１７】 この発明の実施例３による半導体装置の構
造を示す断面図である。

【図１８】 この発明の実施例３による半導体装置の等
価回路図である。

【図１９】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図２０】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図２１】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図２２】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図２３】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図２４】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図２５】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図２６】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図２７】 この発明の実施例４による半導体装置の構
造を示す平面図である。

【図２８】 この発明の実施例４による半導体装置の構
造を示す断面図である。

【図２９】 従来例による半導体装置の構造を示す断面
図である。

【図３０】 従来例による半導体装置の製造方法を示す
断面図である。

【図３１】 従来の別例による半導体装置の構造を示す
断面図である。

【図３２】 従来の別例による半導体装置の製造方法を
示す断面図である。

【符号の説明】

１ 半導体基板、２ 分離用絶縁膜としてのフィールド
絶縁膜、２１ ソース領域、２２ ドレイン領域、２３
ソース・ドレイン用導電層としてのポリシリコン・ソ
ース・ドレイン（ＰＳＤ）、２３ａ ベース用導電層を
兼ねたソース・ドレイン用導電層としてのＰＳＤ、２４
ゲート絶縁膜、２４ａ ゲート絶縁膜となる絶縁膜、
２５ ゲート電極、２６ 側壁絶縁膜としてのサイドウ
ォール、２８ 第１の多結晶シリコン膜、２９ シリコ
ン窒化膜、３０ 第２の多結晶シリコン膜、３１ ＭＯ
Ｓ型トランジスタ活性領域、３２ ＢＩＰ型トランジス
タ活性領域、３３ 真性ベース領域、３４ 外部ベース
領域、３５ エミッタ領域、３６ エミッタ用絶縁膜、
３７ エミッタ用導電層としてのポリシリコン・エミッ
タ、３８ 側壁絶縁膜としてのサイドウォール、３９
ベース用導電層としてのポリシリコン・ベース、４１
ゲート絶縁膜となる絶縁膜、４２ 第１の多結晶シリコ
ン膜、４３ シリコン窒化膜、４５ 第２の多結晶シリ
コン膜、４８ 外部ベース領域およびドレイン領域とし
てのＰ⁺型拡散層、４９ エミッタ用導電層としてのポ
リシリコン・エミッタ、４９ａ 第３の多結晶シリコン
膜、５０ エミッタ・ベース分離用絶縁膜としてのシリ
コン酸化膜、５１ 開口部、５２ 側壁絶縁膜としての
サイドウォール。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 同一半導体基板上にＭＯＳ型トランジス
   タとＢＩＰ型トランジスタとを含む半導体装置の製造方
   法において、半導体基板上に素子分離用絶縁膜を形成す
   る工程と、次に上記半導体基板上にゲート絶縁膜および
   エミッタ用絶縁膜となる絶縁膜を形成した後、この絶縁
   膜下のシリコン基板のＢＩＰ型トランジスタ活性領域に
   注入によりベース領域を形成する工程と、その後上記Ｂ
   ＩＰ型トランジスタ活性領域の上記絶縁膜の所定領域を
   開口する工程と、次に上記絶縁膜上に第１の多結晶シリ
   コン膜、シリコン窒化膜を順次堆積した後、この第１の
   多結晶シリコン膜とシリコン窒化膜をパターニングし
   て、ゲート電極の下層部とエミッタ用導電層の下層部と
   を同時に形成する工程と、この第１の多結晶シリコン膜
   とシリコン窒化膜とのパターンに側壁絶縁膜を形成して
   上記ゲート電極とエミッタ用導電層の側壁絶縁膜を同時
   に形成し、さらにＭＯＳ型トランジスタの上記ゲート絶
   縁膜およびＢＩＰ型トランジスタの開口部を持つ上記エ
   ミッタ用絶縁膜を同時にパターニングした後、上記シリ
   コン窒化膜を除去する工程と、その後選択的多結晶シリ
   コン成長により第２の多結晶シリコン膜を形成して、Ｍ
   ＯＳ型トランジスタ活性領域に、第１の多結晶シリコン
   膜と第２の多結晶シリコン膜とからなる上記ゲート電極
   および第２の多結晶シリコン膜からなるソース・ドレイ
   ン用導電層を形成し、同時にＢＩＰ型トランジスタ活性
   領域に、第１の多結晶シリコン膜と第２の多結晶シリコ
   ン膜とからなる上記エミッタ用導電層および第２の多結
   晶シリコン膜からなるベース用導電層を形成する工程
   と、その後、上記ソース・ドレイン用導電層下のソース
   ・ドレイン領域と、上記ベース用導電層下の外部ベース
   領域とを同時に形成しさらに、上記エミッタ用導電層下
   の半導体基板に、上記エミッタ用絶縁膜の開口部を介し
   てエミッタ領域を形成する工程とを含むことを特徴とす
   る半導体装置の製造方法。
2. 【請求項２】 同一半導体基板上にＭＯＳ型トランジス
   タとＢＩＰ型トランジスタとを含む半導体装置製造方法
   において、半導体基板上に素子分離用絶縁膜を形成する
   工程と、次に上記半導体基板上の全面に、ゲート絶縁膜
   となる絶縁膜 、第１の多結晶シリコン膜、シリコン窒化
   膜を順次堆積した後、この第１の多結晶シリコン膜とシ
   リコン窒化膜をパターニングする工程と、この第１の多
   結晶シリコン膜とシリコン窒化膜とのパターンに側壁絶
   縁膜を形成し、さらに上記ゲート絶縁膜をパターニング
   した後、上記シリコン窒化膜を除去する工程と、その後
   選択性多結晶シリコン膜成長により第２の多結晶シリコ
   ン膜を形成して、第１の多結晶シリコン膜と第２の多結
   晶シリコン膜とからなるゲート電極および第１の多結晶
   シリコン膜からなるソース・ドレイン領域用導電層、ベ
   ース用導電層を同時に形成する工程と、次に上記半導体
   基板上の全面にエミッタ・ベース分離用絶縁膜を形成し
   た後、この絶縁膜と下地のベース用導電層の所定領域に
   開口部を形成し、この開口部を介して上記半導体基板に
   ベース領域を形成する工程と、その後上記開口部内側に
   側壁絶縁膜を形成して、エミッタ・ベース間の分離とエ
   ミッタ拡散用の開口形成とを同時に行った後、全面に第
   ３の多結晶シリコン膜を堆積してパターニングしてエミ
   ッタ用導電層を形成する工程と、次に上記エミッタ・ベ
   ース分離用絶縁膜をパターニングした後、ソース・ドレ
   イン領域と外部ベース領域を同時に形成し、さらにエミ
   ッタ領域を形成する工程とを含むことを特徴とする半導
   体装置の製造方法。
3. 【請求項３】 ＭＯＳ型トランジスタのドレイン領域と
   ＢＩＰ型トランジスタの外部ベース領域とを同一拡散層
   で形成し、上記両トランジスタを同一活性領域に形成し
   たことを特徴とする請求項２または３記載の半導体装置
   の製造方法。