JPS61220454A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS61220454A JPS61220454A JP60062313A JP6231385A JPS61220454A JP S61220454 A JPS61220454 A JP S61220454A JP 60062313 A JP60062313 A JP 60062313A JP 6231385 A JP6231385 A JP 6231385A JP S61220454 A JPS61220454 A JP S61220454A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 13
- 150000002500 ions Chemical class 0.000 abstract description 7
- 235000012431 wafers Nutrition 0.000 description 16
- 238000005530 etching Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 230000008016 vaporization Effects 0.000 description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 238000009834 vaporization Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積装置の製造方法に関し、特にゲー
トアレイに代表されるマスタースライス方式のＩＣ，Ｌ
ＳＩ等の半導体集積回路装置の製造方法の改良に係わる
。
トアレイに代表されるマスタースライス方式のＩＣ，Ｌ
ＳＩ等の半導体集積回路装置の製造方法の改良に係わる
。
マスタースライス方式とは、予め複数の素子からなる基
本セルを半導体基板に多数作り、コンタクトホール及び
金属配Ｉ！（配線パターン）を変更することにより所望
の回路動作を得るものである。
本セルを半導体基板に多数作り、コンタクトホール及び
金属配Ｉ！（配線パターン）を変更することにより所望
の回路動作を得るものである。
即ち、コンタクトホールを形成するまでの半導体チップ
は全て回路機能に対して共通であるため、開発期間の短
縮、製造コストの低減を図ることが可能となり、近年注
目されている。このようなマスタースライス方式に代表
されるＣＭＯＳゲートアレイの基本セルは、例えば第２
図に示す構造になっている。即ち、図中の１は図示しな
いｎ型シリコン基板表面に選択的に形成されたｐ−ウェ
ル領域であり、これらウェル領域１及び基板にはフィー
ルド酸化膜２で分離された島状ウェル領域３及び島状基
板領域４が夫々形成されている。前記ｐ型の島状ウェル
領域３にはソース、ドレイン又はこれらを兼ねるｎ＋型
領領域５１〜５ヨ互いに電気的に分離して設けられてい
る。また、前記ｎ型の島状基板領域４にも同様な機能を
有するｐ１型領域６１〜６ヨが互いに電気的に分離して
設けられている。前記ｎ＋型領領域１．５２及び５２．
５３間を含むｐ型の島状ウェル領域３上にはゲート酸化
膜（図示せず）を介して例えばリンドープ多結晶シリコ
ンからなるゲート電極７ｉ 、７２が夫々設けられてい
る。前記ｐ＋型領領域１．６２及び６２．６３間を含む
ｎ型の島状基板領域４上にはゲート酸化膜を介して例え
ばリンドープ多結晶シリコンからなるゲート電極７１′
、７２−が夫々設けられている。なお、ゲト電極７１．
７１′及び７２．７２ ”は夫々−直線上に配列された
共通電極部８１．８２により一体的に連結されている。
は全て回路機能に対して共通であるため、開発期間の短
縮、製造コストの低減を図ることが可能となり、近年注
目されている。このようなマスタースライス方式に代表
されるＣＭＯＳゲートアレイの基本セルは、例えば第２
図に示す構造になっている。即ち、図中の１は図示しな
いｎ型シリコン基板表面に選択的に形成されたｐ−ウェ
ル領域であり、これらウェル領域１及び基板にはフィー
ルド酸化膜２で分離された島状ウェル領域３及び島状基
板領域４が夫々形成されている。前記ｐ型の島状ウェル
領域３にはソース、ドレイン又はこれらを兼ねるｎ＋型
領領域５１〜５ヨ互いに電気的に分離して設けられてい
る。また、前記ｎ型の島状基板領域４にも同様な機能を
有するｐ１型領域６１〜６ヨが互いに電気的に分離して
設けられている。前記ｎ＋型領領域１．５２及び５２．
５３間を含むｐ型の島状ウェル領域３上にはゲート酸化
膜（図示せず）を介して例えばリンドープ多結晶シリコ
ンからなるゲート電極７ｉ 、７２が夫々設けられてい
る。前記ｐ＋型領領域１．６２及び６２．６３間を含む
ｎ型の島状基板領域４上にはゲート酸化膜を介して例え
ばリンドープ多結晶シリコンからなるゲート電極７１′
、７２−が夫々設けられている。なお、ゲト電極７１．
７１′及び７２．７２ ”は夫々−直線上に配列された
共通電極部８１．８２により一体的に連結されている。
こうした構造によって、二列に並んだｎチャンネルＭＯ
Ｓトランジスタ上ｎ１とエニＬと、これらの並び方向と
直交する方向に隣接した二列のｐチャンネルＭＯＳトラ
ンジスタ Ｌ！ｌｉ。
Ｓトランジスタ上ｎ１とエニＬと、これらの並び方向と
直交する方向に隣接した二列のｐチャンネルＭＯＳトラ
ンジスタ Ｌ！ｌｉ。
エゴ〕工とからなる基本セルが構成される。
ところで、ＣＭＯＳゲートアレイは従来より以下に示す
方法により製造されている。
方法により製造されている。
まず、第３図（ａ）に示すようにｎ型シリコン、 基板
１１にｐ−ウェル領域１２を形成した後、選択酸化法等
によりフィールド酸化膜１３を形成して島状のウェル領
域１４及び島状の基板領域１５を夫々形成する。つづい
て、熱酸化処理を施して前記島状ウェル領１ｉｉ１１４
及び島状基板領域１５の表面にゲート酸化膜１６を形成
した後、全面に多結晶シリコン膜を堆積し、これをバー
ニングしてゲート電極１７１．１７２を各領域１４．１
５のゲート酸化膜１６上に形成する （同図（ｂ）図示
）。次いで、図示しないレジストパターン、ゲート電極
１７１及びフィールド酸化膜１３をマスクとしてｎ型不
純物を島状ウェル領域１４にイオン注入し、更に該レジ
ストパターンを除去し、再度、別のレジストパターン（
図示せず）、ゲート電極１７２及びフィールド酸化膜１
３をマスクとしてｎ型不純物を島状基板領域１５にイオ
ン注入する。ひきつづき、熱処理を施して各イオン注入
層を活性化してｐ型の島状ウェル領域１４にｎ“型ソー
ス、ドレイン領域１８．１８を形成し、ｎ型の島状基板
領域１５にｐ４型のソース、ドレイン領域１９．１９を
夫々形成する。この後、全面にＣＶＤ−３ｉ０２膜等の
層間絶縁膜２０を堆積する（同図（Ｃ）図示）。
１１にｐ−ウェル領域１２を形成した後、選択酸化法等
によりフィールド酸化膜１３を形成して島状のウェル領
域１４及び島状の基板領域１５を夫々形成する。つづい
て、熱酸化処理を施して前記島状ウェル領１ｉｉ１１４
及び島状基板領域１５の表面にゲート酸化膜１６を形成
した後、全面に多結晶シリコン膜を堆積し、これをバー
ニングしてゲート電極１７１．１７２を各領域１４．１
５のゲート酸化膜１６上に形成する （同図（ｂ）図示
）。次いで、図示しないレジストパターン、ゲート電極
１７１及びフィールド酸化膜１３をマスクとしてｎ型不
純物を島状ウェル領域１４にイオン注入し、更に該レジ
ストパターンを除去し、再度、別のレジストパターン（
図示せず）、ゲート電極１７２及びフィールド酸化膜１
３をマスクとしてｎ型不純物を島状基板領域１５にイオ
ン注入する。ひきつづき、熱処理を施して各イオン注入
層を活性化してｐ型の島状ウェル領域１４にｎ“型ソー
ス、ドレイン領域１８．１８を形成し、ｎ型の島状基板
領域１５にｐ４型のソース、ドレイン領域１９．１９を
夫々形成する。この後、全面にＣＶＤ−３ｉ０２膜等の
層間絶縁膜２０を堆積する（同図（Ｃ）図示）。
ＣＭＯＳゲートアレイでは、既述の如く第２図図示の基
本セルを用いてユーザからの要求に応じて、眉間絶縁膜
へのフンチクトホールの開孔、第１ＡＪ２配線の形成、
スルーホールの開孔、第１Ａ２配線の形成等を経て、所
望の半導体集積回路装置を製造する。こうした半導体集
積回路装置を製造する際、予め作られた基本セルのトラ
ンジスタ特性、つまり閾値電圧、電流値及び耐圧等が充
分であるかどうかチェックする必要かめる。
本セルを用いてユーザからの要求に応じて、眉間絶縁膜
へのフンチクトホールの開孔、第１ＡＪ２配線の形成、
スルーホールの開孔、第１Ａ２配線の形成等を経て、所
望の半導体集積回路装置を製造する。こうした半導体集
積回路装置を製造する際、予め作られた基本セルのトラ
ンジスタ特性、つまり閾値電圧、電流値及び耐圧等が充
分であるかどうかチェックする必要かめる。
このようなことから、前述した第３図（Ｃ）に示すよう
にＣＭＯＳゲートアレイを製造した後、例えばウェハ２
０枚中２〜３枚を後取り、第４図に示すように肋間絶縁
膜２０及びゲート酸化膜１６のｎ＋型領領域１８１８、
ｐ“型領域１９．１９に対応する部分を写真蝕刻法（Ｐ
ＥＰ）とエツチングによりコンタクトホール２１を開孔
し、更にＡ２蒸着、ＰＥＰ、エツチングにより第１のＡ
℃配線２２を形成してｎチャンネルＭＯＳトランジスタ
、ｎチャンネルＭＯＳトランジスタを作製して各トラン
ジスタの特性を調べる。この際、トランジスタ特性が良
好である場合には問題がないが、不良と判定された時に
は、残りのウェハや別のウェハについても不良品である
可能性がある。
にＣＭＯＳゲートアレイを製造した後、例えばウェハ２
０枚中２〜３枚を後取り、第４図に示すように肋間絶縁
膜２０及びゲート酸化膜１６のｎ＋型領領域１８１８、
ｐ“型領域１９．１９に対応する部分を写真蝕刻法（Ｐ
ＥＰ）とエツチングによりコンタクトホール２１を開孔
し、更にＡ２蒸着、ＰＥＰ、エツチングにより第１のＡ
℃配線２２を形成してｎチャンネルＭＯＳトランジスタ
、ｎチャンネルＭＯＳトランジスタを作製して各トラン
ジスタの特性を調べる。この際、トランジスタ特性が良
好である場合には問題がないが、不良と判定された時に
は、残りのウェハや別のウェハについても不良品である
可能性がある。
このため、残りのウェハのみならず別のウェハについて
も何点か扱取って同様な特性チェックを行なう必要があ
る。従って、従来方法で製造されたＣＭＯＳゲートアレ
イではトランジスタ特性をチェックするために基本セル
を完成した後、更にＰＥＰ及びエツチングによるコンタ
クトホールの開孔、ＡＪ２蒸看、ＰＥＰ及びエツチング
による第１ＡＪ２配線の形成を行なう必要があり、工程
数、チェック時間の著しい増大を招くという欠点がある
。
も何点か扱取って同様な特性チェックを行なう必要があ
る。従って、従来方法で製造されたＣＭＯＳゲートアレ
イではトランジスタ特性をチェックするために基本セル
を完成した後、更にＰＥＰ及びエツチングによるコンタ
クトホールの開孔、ＡＪ２蒸看、ＰＥＰ及びエツチング
による第１ＡＪ２配線の形成を行なう必要があり、工程
数、チェック時間の著しい増大を招くという欠点がある
。
特に、不良が確認された場合には更に多大な工程と時間
を要することになる。また、チェック後のウェハはそれ
が良品であっても、第１／ｌ配線の形成がなされ、チェ
ックのための熱処理等もなされているため、使用するこ
とができず廃棄処分しており、歩留りの点でも大きな問
題がある。
を要することになる。また、チェック後のウェハはそれ
が良品であっても、第１／ｌ配線の形成がなされ、チェ
ックのための熱処理等もなされているため、使用するこ
とができず廃棄処分しており、歩留りの点でも大きな問
題がある。
本発明は、ＣＭＯＳゲートアレイの完成後、ＰＥＰ及び
エツチングによるコンタクトホールの開孔、Ａ２蒸着、
ＰＥＰ及びエツチングによる第１八２配線の形成を一切
を行なわずに各トランジスタの特性チェックを行なうこ
とができる半導体集積回路装置の製造方法を提供しよう
とするものである。
エツチングによるコンタクトホールの開孔、Ａ２蒸着、
ＰＥＰ及びエツチングによる第１八２配線の形成を一切
を行なわずに各トランジスタの特性チェックを行なうこ
とができる半導体集積回路装置の製造方法を提供しよう
とするものである。
本発明は、ＣＭＯＳマスタースライス方式の半導体集積
回路装置の製造において、第１導電型の半導体基板の表
面に第２導電型のウェル領域を選択的に形成する工程と
、前記基板表面に素子分離領域を形成して該基板及び前
記ウェル領域を島状に分離する工程と、前記島状の基板
領域及び島状のウェル領域の表面にゲート酸化膜を形成
する工程と、テスト領域となる島状の基板領域及びウェ
ル領域におけるソース、ドレイン形成予定部の一部の前
記ゲート酸化膜を選択的に除去した後、該酸化膜の除去
部を通して島状の基板領域に第２導電型の不純物を、島
状のウェル領域に第１導電型の不純物を夫々イオン注入
する工程と、島状の基板領域に第２導電型の不純物を含
むゲート電極及び前記ゲート酸化膜の除去部を通して基
板表面と接続する同不純物を含むソース、ドレイン電極
を形成し、島状のウェル領域に第１導電型の不純物を含
むゲート電極及び前記ゲート酸化膜の除去部を通して基
板表面と接続する同不純物を含むソース、ドレイン電極
を形成する工程と、前記島状の基板領域にゲート電極を
マスクとして第２導電型の不純物をイオン注入して第２
導電型のソース、ドレイン領域を形成し、前記島状のウ
ェル領域にゲート電極をマスクとして第１導電型の不純
物をイオン注入して第１導電型のソース、ドレイン領域
を形成する工程とを具備したことを特徴とするものであ
る。かかる本発明によれば、既述の如くＣＭＯＳゲート
アレイの完成後、ＰＥＰ及びエツチングによるコンタク
トホールの開孔、／ｌ蒸看、ＰＥＰ及びエツチングによ
る第１八β配線の形成を一切を行なわずに各トランジス
タの特性チェックを行なうことが可能な半導体集積回路
装置を得ることができる。
回路装置の製造において、第１導電型の半導体基板の表
面に第２導電型のウェル領域を選択的に形成する工程と
、前記基板表面に素子分離領域を形成して該基板及び前
記ウェル領域を島状に分離する工程と、前記島状の基板
領域及び島状のウェル領域の表面にゲート酸化膜を形成
する工程と、テスト領域となる島状の基板領域及びウェ
ル領域におけるソース、ドレイン形成予定部の一部の前
記ゲート酸化膜を選択的に除去した後、該酸化膜の除去
部を通して島状の基板領域に第２導電型の不純物を、島
状のウェル領域に第１導電型の不純物を夫々イオン注入
する工程と、島状の基板領域に第２導電型の不純物を含
むゲート電極及び前記ゲート酸化膜の除去部を通して基
板表面と接続する同不純物を含むソース、ドレイン電極
を形成し、島状のウェル領域に第１導電型の不純物を含
むゲート電極及び前記ゲート酸化膜の除去部を通して基
板表面と接続する同不純物を含むソース、ドレイン電極
を形成する工程と、前記島状の基板領域にゲート電極を
マスクとして第２導電型の不純物をイオン注入して第２
導電型のソース、ドレイン領域を形成し、前記島状のウ
ェル領域にゲート電極をマスクとして第１導電型の不純
物をイオン注入して第１導電型のソース、ドレイン領域
を形成する工程とを具備したことを特徴とするものであ
る。かかる本発明によれば、既述の如くＣＭＯＳゲート
アレイの完成後、ＰＥＰ及びエツチングによるコンタク
トホールの開孔、／ｌ蒸看、ＰＥＰ及びエツチングによ
る第１八β配線の形成を一切を行なわずに各トランジス
タの特性チェックを行なうことが可能な半導体集積回路
装置を得ることができる。
以下、本発明をＣＭＯＳゲートアレイの製造に適用した
例について第１図（ａ）〜（ｆ）を参照して詳細に説明
する。なお、第１図（ａ）〜（ｆ）にはウェハのテスト
領域を示したものである。
例について第１図（ａ）〜（ｆ）を参照して詳細に説明
する。なお、第１図（ａ）〜（ｆ）にはウェハのテスト
領域を示したものである。
まず、ｎ型シリコン基板（ｎ型シリコンウェハ）３１に
ｐ−ウェル領域３２を形成した後、選択酸化法等により
フィールド酸化膜３３を形成して島状のウェル領域３４
及び島状の基板領域３５を夫々形成したく第１図（ａ）
図示）。
ｐ−ウェル領域３２を形成した後、選択酸化法等により
フィールド酸化膜３３を形成して島状のウェル領域３４
及び島状の基板領域３５を夫々形成したく第１図（ａ）
図示）。
次いで、熱酸化処理を施して前記島状ウェル領域３４及
び島状基板領域３５の表面に厚さ５００人のゲート酸化
膜３６を形成した後、ＰＥＰにより島状ウェル領域３４
のソース、ドレイン形成予定部の一部に対応する箇所が
開孔されたレジストパターン３７を形成した（同図（ｂ
）図示）。つづいて、該レジストパターン３７をマスク
としてゲート酸化膜３６を選択的にエツチング除去して
開孔部３８．３８を形成した後、同レジストパターン３
７をマスクとしてｎ型不純物、例えば砒素を加速電圧４
０ｋｅＶ、ドーズ量２Ｘ１０１’／、ｄの条件で島状ウ
ェル領域３４にイオン注入して砒素イオン注入層３９．
３９を形成した（同図（Ｃ）図示）。
び島状基板領域３５の表面に厚さ５００人のゲート酸化
膜３６を形成した後、ＰＥＰにより島状ウェル領域３４
のソース、ドレイン形成予定部の一部に対応する箇所が
開孔されたレジストパターン３７を形成した（同図（ｂ
）図示）。つづいて、該レジストパターン３７をマスク
としてゲート酸化膜３６を選択的にエツチング除去して
開孔部３８．３８を形成した後、同レジストパターン３
７をマスクとしてｎ型不純物、例えば砒素を加速電圧４
０ｋｅＶ、ドーズ量２Ｘ１０１’／、ｄの条件で島状ウ
ェル領域３４にイオン注入して砒素イオン注入層３９．
３９を形成した（同図（Ｃ）図示）。
次いで、レジストパターン３７を除去し、再度、ＰＥＰ
により島状基板領域３５のソース、ドレイン形成予定部
の一部に対応する箇所が開孔させたレジストパターン４
０を形成した。つづいて、このレジストパターン４０を
マスクとしてゲート酸化ｇＩ３６を選択的にエツチング
除去して開孔部４１．４１を形成した後、同レジストパ
ターン４０をマスクとしてｎ型不純物、例えばボロンを
加速電圧４０ｋｅｖ、ドーズ量２Ｘ １０１６／ｃｔｌ
（Ｄ条件で島状基板領域３５にイオン注入してボロンイ
オン注入層４２．４２を形成した（同図（ｄ）図示）。
により島状基板領域３５のソース、ドレイン形成予定部
の一部に対応する箇所が開孔させたレジストパターン４
０を形成した。つづいて、このレジストパターン４０を
マスクとしてゲート酸化ｇＩ３６を選択的にエツチング
除去して開孔部４１．４１を形成した後、同レジストパ
ターン４０をマスクとしてｎ型不純物、例えばボロンを
加速電圧４０ｋｅｖ、ドーズ量２Ｘ １０１６／ｃｔｌ
（Ｄ条件で島状基板領域３５にイオン注入してボロンイ
オン注入層４２．４２を形成した（同図（ｄ）図示）。
なお、前記第１図（ｂ）〜（ｄ＞までの工程におけるゲ
ート酸化ＩＫ３６への開孔部３８．３８．４１．４１の
形成及び砒素イオン注入層３９．３９、ボロンイオン注
入層４２．４２の形成は、ｎ型シリコンウェハのチップ
領域には適用されない。
ート酸化ＩＫ３６への開孔部３８．３８．４１．４１の
形成及び砒素イオン注入層３９．３９、ボロンイオン注
入層４２．４２の形成は、ｎ型シリコンウェハのチップ
領域には適用されない。
次いで、同図（ｅ）に示すように全面に多結晶シリコン
膜４３を堆積した。つづいて、この多結晶シリコン膜を
図示しないレジストパターンをマスクとして選択的にエ
ツチングして島状ウェル領域３４にゲート電極４４及び
前記開孔部３８．３８を通して島状ウェル領域３４に接
続した電極４５．４５を形成すると共に、島状基板領域
３５にゲート電極４４′及び前記開孔部４１．４１を通
して島状基板領域３５に接続した電極４５′、４５−を
形成した。ひきつづき、図示しないレジストバーン、及
びゲート電極４４及びフィールド酸化膜３３をマスクど
して砒素を加速電圧４０ｋｅＶ、ドーズ＠２ｘ１０１
’ ／ａＡの条件で島状ウェル領域３４にイオン注入し
、更に図示しないレジストパターン、ゲート電極４４′
及びフィールド酸化膜３３をマスクとしてボロンを加速
電圧４０ｋｅｖ、ドーズ！２Ｘ １０１’ ／ｃｔＡの
条件で島状基板領域３５にイオン注入した。この後、熱
処理を施した。この時、開孔部３８．３８を通して予め
イオン注入された砒素イオン注入層３９．３９及び２回
目のゲート電極４４等をマスクとして形成した砒素イオ
ン注入層が活性化されて前記開孔部３８．３８下の領域
を含む島状ウェル領域３４にソース、ドレインとしての
ｎ＋型領領域４６４６が形成された。同時に、開孔部４
１．４１を通して予めイオン注入されたボロンイオン注
入層４２．４２及び２回目のゲート電極４４′等をマス
クとして形成したボロンイオン注入層が活性化されて前
記開孔部４１．４１下の領域を含む島状基板ｉ域３５に
ソース、ドレインとしてのｐ＋型領領域４７４７が形成
された。こうした工程によりウェハ３１のテスト領域に
は、島状ウェル領域３４に形成されたｎ＋型領領域４６
４６と該ｎ＋型領領域６．４６と開孔部３８．３８を通
して接続する多結晶シリコンからなる電極４５．４５と
ゲート酸化膜３６を介して設けられたゲート電極４４と
より構成されるｎチャンネルＭＯＳトランジスタｎ−Ｔ
ｒ、並びにｐ＋型領領域４７４７と該ｐ＋型領領域７．
４７に開孔部４１．４１を通して接続する多結晶シリコ
ンからなる電極４５′、４５′とゲート酸化膜３６を介
して設けられたゲート電極４４′とより構成されるｐチ
ャンネルＭＯＳトランジスタル−Ｔｒが製造されたＣＭ
ＯＳゲートアレイが得られた（同図（ｆ）図示）。
膜４３を堆積した。つづいて、この多結晶シリコン膜を
図示しないレジストパターンをマスクとして選択的にエ
ツチングして島状ウェル領域３４にゲート電極４４及び
前記開孔部３８．３８を通して島状ウェル領域３４に接
続した電極４５．４５を形成すると共に、島状基板領域
３５にゲート電極４４′及び前記開孔部４１．４１を通
して島状基板領域３５に接続した電極４５′、４５−を
形成した。ひきつづき、図示しないレジストバーン、及
びゲート電極４４及びフィールド酸化膜３３をマスクど
して砒素を加速電圧４０ｋｅＶ、ドーズ＠２ｘ１０１
’ ／ａＡの条件で島状ウェル領域３４にイオン注入し
、更に図示しないレジストパターン、ゲート電極４４′
及びフィールド酸化膜３３をマスクとしてボロンを加速
電圧４０ｋｅｖ、ドーズ！２Ｘ １０１’ ／ｃｔＡの
条件で島状基板領域３５にイオン注入した。この後、熱
処理を施した。この時、開孔部３８．３８を通して予め
イオン注入された砒素イオン注入層３９．３９及び２回
目のゲート電極４４等をマスクとして形成した砒素イオ
ン注入層が活性化されて前記開孔部３８．３８下の領域
を含む島状ウェル領域３４にソース、ドレインとしての
ｎ＋型領領域４６４６が形成された。同時に、開孔部４
１．４１を通して予めイオン注入されたボロンイオン注
入層４２．４２及び２回目のゲート電極４４′等をマス
クとして形成したボロンイオン注入層が活性化されて前
記開孔部４１．４１下の領域を含む島状基板ｉ域３５に
ソース、ドレインとしてのｐ＋型領領域４７４７が形成
された。こうした工程によりウェハ３１のテスト領域に
は、島状ウェル領域３４に形成されたｎ＋型領領域４６
４６と該ｎ＋型領領域６．４６と開孔部３８．３８を通
して接続する多結晶シリコンからなる電極４５．４５と
ゲート酸化膜３６を介して設けられたゲート電極４４と
より構成されるｎチャンネルＭＯＳトランジスタｎ−Ｔ
ｒ、並びにｐ＋型領領域４７４７と該ｐ＋型領領域７．
４７に開孔部４１．４１を通して接続する多結晶シリコ
ンからなる電極４５′、４５′とゲート酸化膜３６を介
して設けられたゲート電極４４′とより構成されるｐチ
ャンネルＭＯＳトランジスタル−Ｔｒが製造されたＣＭ
ＯＳゲートアレイが得られた（同図（ｆ）図示）。
なお、ウェハ３１のチップ領域にはゲート電極と該ゲー
ト電極をマスクとして形成されたｎ＋型領領域ｐ＋型領
領域からなる基本セルが製造されている。
ト電極をマスクとして形成されたｎ＋型領領域ｐ＋型領
領域からなる基本セルが製造されている。
しかして、本発明によればＣＭＯＳゲートアレイの製造
を完了した時点で、ウェハ３１のテスト領域にソース、
ドレイン領域としてのｎ＋型領域４６．４６と接続した
多結晶シリコンからなる電極４５．４５を有するｎチャ
ンネルＭＯＳトランジスタｎ−１ｒ、ソース、ドレイン
領域としてのｐ＋型領領域４７４７と接続した多結晶シ
リコンからなる電極４５′、４５′を有するｐチャンネ
ルＭＯＳトランジスタル−Ｔｒが作られているため、該
ゲートアレイの基本セルにおけるトランジスタ特性をチ
ェックする際、従来のようにＰＥＰ及びエツチングによ
るコンタクトホールの開孔、／ｌ蒸着、ＰＥＰ及びエツ
チングによる第１／１配線の形成を一切を行なわず、前
記各トランジスタｎ−Ｔｒ、ｐ−Ｔｒによりチェックで
きる。従って、ウェハのチップ領域に形成された基本セ
ルのトランジスタの特性チェックを極めて簡単かつ短時
間に行なうことができる。
を完了した時点で、ウェハ３１のテスト領域にソース、
ドレイン領域としてのｎ＋型領域４６．４６と接続した
多結晶シリコンからなる電極４５．４５を有するｎチャ
ンネルＭＯＳトランジスタｎ−１ｒ、ソース、ドレイン
領域としてのｐ＋型領領域４７４７と接続した多結晶シ
リコンからなる電極４５′、４５′を有するｐチャンネ
ルＭＯＳトランジスタル−Ｔｒが作られているため、該
ゲートアレイの基本セルにおけるトランジスタ特性をチ
ェックする際、従来のようにＰＥＰ及びエツチングによ
るコンタクトホールの開孔、／ｌ蒸着、ＰＥＰ及びエツ
チングによる第１／１配線の形成を一切を行なわず、前
記各トランジスタｎ−Ｔｒ、ｐ−Ｔｒによりチェックで
きる。従って、ウェハのチップ領域に形成された基本セ
ルのトランジスタの特性チェックを極めて簡単かつ短時
間に行なうことができる。
また、従来のように第１／ｌ配線の形成等を一切行なわ
ずに、上述した各トランジスタｎ−Ｔｒ。
ずに、上述した各トランジスタｎ−Ｔｒ。
ｐ−Ｔｒによりトランジスタ特性のチェックを行なうこ
とができるため、このチェックにおいて良品として判定
された場合、チェックされたウェハを廃棄処分すること
なく、そのまま使用でき、歩留りを著しく向上できる。
とができるため、このチェックにおいて良品として判定
された場合、チェックされたウェハを廃棄処分すること
なく、そのまま使用でき、歩留りを著しく向上できる。
以上詳述した如く、本発明によればＣＭＯＳゲートアレ
イの完成後、ＰＥＰ及びエツチングによるコンタクトホ
ールの開孔、Ａ２蒸看、ＰＥＰ及びエツチングによる第
１ＡＪ２配線の形成を一切を行なわずに各トランジスタ
の特性チェックを行なうことができ、ひいてはチェック
の簡略化、チェック時間の短縮化を図ることができると
共に、歩留りの向上を達成し得る半導体集積回路装置の
製造方法を提供できる。
イの完成後、ＰＥＰ及びエツチングによるコンタクトホ
ールの開孔、Ａ２蒸看、ＰＥＰ及びエツチングによる第
１ＡＪ２配線の形成を一切を行なわずに各トランジスタ
の特性チェックを行なうことができ、ひいてはチェック
の簡略化、チェック時間の短縮化を図ることができると
共に、歩留りの向上を達成し得る半導体集積回路装置の
製造方法を提供できる。
第１図（ａ）〜（ｆ）は本発明の実施例を示すＣＭＯＳ
ゲートアレイのテスト領域の断面図、第２図はＣＭＯＳ
ゲートアレイの基本セルを示す平面図、第３図（ａ）〜
（Ｃ）は従来のＣＭＯＳゲートアレイの製造工程を示す
断面図、第４図は従来法により得たＣＭＯＳゲートアレ
イにおけるトランジスタ特性のチェック時の状態を示す
断面図である。 ３１・・・ｎ型シリコン基板 （ｎ型シリコンウェハ）
、３２・・・ｐ−ウェル領域、３３・・・フィールド酸
化膜、３４・・・島状ウェル領域、３５・・・島状基板
領域、３６・・・ゲート酸化膜、３８．３８．４１．４
１・・・開孔部、３９．３９・・・砒素イオン注入層、
４２．４２・・・ボロンイオン注入層、４４．４４′・
・・多結晶シリコンからなるゲート電極、４５．４５．
４５′、４５′・・・多結晶シリコンからなる電極、４
６．４６・・・ｎ＋型領領域４７．４７・・・ｐ４型領
域、ｎ−Ｔｒ・・・ｎチャンネルＭＯＳトランジスタ、
ｐ−Ｔｒ・・・ｎチャンネルＭＯＳトランジスタ。
ゲートアレイのテスト領域の断面図、第２図はＣＭＯＳ
ゲートアレイの基本セルを示す平面図、第３図（ａ）〜
（Ｃ）は従来のＣＭＯＳゲートアレイの製造工程を示す
断面図、第４図は従来法により得たＣＭＯＳゲートアレ
イにおけるトランジスタ特性のチェック時の状態を示す
断面図である。 ３１・・・ｎ型シリコン基板 （ｎ型シリコンウェハ）
、３２・・・ｐ−ウェル領域、３３・・・フィールド酸
化膜、３４・・・島状ウェル領域、３５・・・島状基板
領域、３６・・・ゲート酸化膜、３８．３８．４１．４
１・・・開孔部、３９．３９・・・砒素イオン注入層、
４２．４２・・・ボロンイオン注入層、４４．４４′・
・・多結晶シリコンからなるゲート電極、４５．４５．
４５′、４５′・・・多結晶シリコンからなる電極、４
６．４６・・・ｎ＋型領領域４７．４７・・・ｐ４型領
域、ｎ−Ｔｒ・・・ｎチャンネルＭＯＳトランジスタ、
ｐ−Ｔｒ・・・ｎチャンネルＭＯＳトランジスタ。
Claims (2)
- （１）ＣＭＯＳマスタースライス方式の半導体集積回路
装置の製造において、第１導電型の半導体基板の表面に
第２導電型のウェル領域を選択的に形成する工程と、前
記基板表面に素子分離領域を形成して該基板及び前記ウ
ェル領域を島状に分離する工程と、前記島状の基板領域
及び島状のウェル領域の表面にゲート酸化膜を形成する
工程と、テスト領域となる島状の基板領域及びウェル領
域におけるソース、ドレイン形成予定部の一部の前記ゲ
ート酸化膜を選択的に除去した後、該酸化膜の除去部を
通して島状の基板領域に第２導電型の不純物を、島状の
ウェル領域に第１導電型の不純物を夫々イオン注入する
工程と、島状の基板領域に第２導電型の不純物を含むゲ
ート電極及び前記ゲート酸化膜の除去部を通して基板表
面と接続する同不純物を含むソース、ドレイン電極を形
成し、島状のウェル領域に第１導電型の不純物を含むゲ
ート電極及び前記ゲート酸化膜の除去部を通して基板表
面と接続する同不純物を含むソース、ドレイン電極を形
成する工程と、前記島状の基板領域にゲート電極をマス
クとして第２導電型の不純物をイオン注入して第２導電
型のソース、ドレイン領域を形成し、前記島状のウェル
領域にゲート電極をマスクとして第１導電型の不純物を
イオン注入して第１導電型のソース、ドレイン領域を形
成する工程とを具備したことを特徴とする半導体集積回
路装置の製造方法。 - （２）第２導電型の不純物を含むゲート、ソース、ドレ
イン電極が同不純物を含む多結晶シリコンから形成され
、第１導電型の不純物を含むゲート、ソース、ドレイン
電極が同不純物を含む多結晶シリコンから形成されるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062313A JPS61220454A (ja) | 1985-03-27 | 1985-03-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062313A JPS61220454A (ja) | 1985-03-27 | 1985-03-27 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220454A true JPS61220454A (ja) | 1986-09-30 |
Family
ID=13196517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062313A Pending JPS61220454A (ja) | 1985-03-27 | 1985-03-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220454A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10150083A (ja) * | 1988-05-16 | 1998-06-02 | Glenn J Leedy | 集積回路の製作および試験方法 |
| JP2003069027A (ja) * | 2001-08-24 | 2003-03-07 | Semiconductor Energy Lab Co Ltd | 評価用素子群、評価用素子群の作製方法、半導体装置の評価方法及び半導体装置 |
| US6838896B2 (en) | 1988-05-16 | 2005-01-04 | Elm Technology Corporation | Method and system for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
-
1985
- 1985-03-27 JP JP60062313A patent/JPS61220454A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10150083A (ja) * | 1988-05-16 | 1998-06-02 | Glenn J Leedy | 集積回路の製作および試験方法 |
| US6838896B2 (en) | 1988-05-16 | 2005-01-04 | Elm Technology Corporation | Method and system for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
| US6891387B2 (en) | 1988-05-16 | 2005-05-10 | Elm Technology Corporation | System for probing, testing, burn-in, repairing and programming of integrated circuits |
| JP2003069027A (ja) * | 2001-08-24 | 2003-03-07 | Semiconductor Energy Lab Co Ltd | 評価用素子群、評価用素子群の作製方法、半導体装置の評価方法及び半導体装置 |
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