JPS6035558A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPS6035558A JPS6035558A JP58143859A JP14385983A JPS6035558A JP S6035558 A JPS6035558 A JP S6035558A JP 58143859 A JP58143859 A JP 58143859A JP 14385983 A JP14385983 A JP 14385983A JP S6035558 A JPS6035558 A JP S6035558A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor region
- semiconductor
- epitaxial layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 212
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 113
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 238000000034 method Methods 0.000 claims abstract description 27
- 230000000630 rising effect Effects 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 238000002955 isolation Methods 0.000 abstract description 21
- 238000010438 heat treatment Methods 0.000 abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 230000007850 degeneration Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 41
- 238000005468 ion implantation Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 238000009826 distribution Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- -1 boron ion Chemical class 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008961 swelling Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 101150114751 SEM1 gene Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、異なる導電型の絶縁ゲート型電界効果トラン
ジスタ〔以下、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）という
〕によって構成される相補型のＭ Ｉ Ｓ ｌｉ’ Ｅ
Ｔ （以下、ＯＭ Ｉ Ｓ （Ｏｏｍｐｌｅｍｅｎ−
ｔａｒｙ Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ ） という〕を備えた半導体集積
回路装置（以下、ＩＯという）に関し、特Ｋ、０Ｍｌ５
とバイポーラトランジスタとによって構成される混在型
ＩＣに適用して有効な技術に関するものである。
ジスタ〔以下、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）という
〕によって構成される相補型のＭ Ｉ Ｓ ｌｉ’ Ｅ
Ｔ （以下、ＯＭ Ｉ Ｓ （Ｏｏｍｐｌｅｍｅｎ−
ｔａｒｙ Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ ） という〕を備えた半導体集積
回路装置（以下、ＩＯという）に関し、特Ｋ、０Ｍｌ５
とバイポーラトランジスタとによって構成される混在型
ＩＣに適用して有効な技術に関するものである。
〔背景技術〕
０Ｍｌ５を備えたＩＯは、それを構成する半導体基板と
し℃、寄生トランジスタによって生じるであろうラッチ
アップ対策のために、不純物濃度の高い半導体基板を採
用することが要求されている〇一方、アクティブ領域に
形成されるＭＩＳＦＥＴのソース領域またはドレイン領
域と半導体基板との接合容量を低減せしめ、ＩＯの動作
時間を向上するために、不純物濃度の低い半導体基板を
採用することが要求され工いる。
し℃、寄生トランジスタによって生じるであろうラッチ
アップ対策のために、不純物濃度の高い半導体基板を採
用することが要求されている〇一方、アクティブ領域に
形成されるＭＩＳＦＥＴのソース領域またはドレイン領
域と半導体基板との接合容量を低減せしめ、ＩＯの動作
時間を向上するために、不純物濃度の低い半導体基板を
採用することが要求され工いる。
このような、互いに相反する要求に対処するために、不
純物＃に度の高い半導体基板の主面上に、不純物濃度の
低いエピタキシャル層を成長させたラッチアップ対策用
の半導体基板を採用することが考えられる。
純物＃に度の高い半導体基板の主面上に、不純物濃度の
低いエピタキシャル層を成長させたラッチアップ対策用
の半導体基板を採用することが考えられる。
しかしながら、本発明者の実験ならびにその検討によれ
ば、上述の技術には次のような問題があることがわかっ
た。すなわち、前記ラッチアップ対策用の半導体基板を
用い０Ｍｌ５を備えたＩＣを形成した場合において、そ
の製造プロセスにおけるウェル領域を形成する工程が１
０００〜１４００〔℃〕程度の高温度で数〜十数時間程
度の処理を必要とするために、不純物濃度の高い半導体
基板から不純物が不純物濃度の低いエピタキシャル層内
に拡散する所謂わき上りを生じる。このわき上りによっ
て、半導体基板と、該半導体基板と同一導電型でエピタ
キシャル層の主面部に形成されるＭＩ ５ＦＥＴのソー
ス領域またはドレイン領域トの距離は、実質的に短縮さ
れる。このために、ソース領域またはドレイン領域とエ
ビタキシャｋｒｆｌまたはエピタキシャル層に形成され
るウェル領域とのｐｎ接合部から半導体基板方向に形成
される空乏層の伸びによって、前記ソース領域またはド
レイン領域とわき上り部、すなわち、半導体基板とが、
電気的に短絡される、所謂、パンチスルーな生じてしま
う。
ば、上述の技術には次のような問題があることがわかっ
た。すなわち、前記ラッチアップ対策用の半導体基板を
用い０Ｍｌ５を備えたＩＣを形成した場合において、そ
の製造プロセスにおけるウェル領域を形成する工程が１
０００〜１４００〔℃〕程度の高温度で数〜十数時間程
度の処理を必要とするために、不純物濃度の高い半導体
基板から不純物が不純物濃度の低いエピタキシャル層内
に拡散する所謂わき上りを生じる。このわき上りによっ
て、半導体基板と、該半導体基板と同一導電型でエピタ
キシャル層の主面部に形成されるＭＩ ５ＦＥＴのソー
ス領域またはドレイン領域トの距離は、実質的に短縮さ
れる。このために、ソース領域またはドレイン領域とエ
ビタキシャｋｒｆｌまたはエピタキシャル層に形成され
るウェル領域とのｐｎ接合部から半導体基板方向に形成
される空乏層の伸びによって、前記ソース領域またはド
レイン領域とわき上り部、すなわち、半導体基板とが、
電気的に短絡される、所謂、パンチスルーな生じてしま
う。
かかる実験ならびに検討の結果、本発明者は、従来のラ
ッチアップ対策用の半導体基板によって０Ｍｌ５を備え
た１０を形成するには、前述のように、わき上りにより
生ずるパンチスルーを防止するために、エピタキシャル
層の膜厚を６〔μｍ〕程度以上にしなければならないこ
とを発見した。
ッチアップ対策用の半導体基板によって０Ｍｌ５を備え
た１０を形成するには、前述のように、わき上りにより
生ずるパンチスルーを防止するために、エピタキシャル
層の膜厚を６〔μｍ〕程度以上にしなければならないこ
とを発見した。
さて、ＯＭＩ Ｓを備えたＩＣは、動作時間の高速化お
よび低消費重力化に優れているために、その需要が極め
て高い。しかしながら、他の１０を駆動するためのドラ
イブ能力が低いという欠点がある。この欠点を除去し、
ドライブ能力を向上式せるために、０Ｍｌ５を備えたＩ
Ｃにバイポーラトランジスタを形成した混在型ＩＣが一
般化されつつある。この混在袋ｌＣの装造方法は特開昭
５４−１３１８８７号公報等に示されている。
よび低消費重力化に優れているために、その需要が極め
て高い。しかしながら、他の１０を駆動するためのドラ
イブ能力が低いという欠点がある。この欠点を除去し、
ドライブ能力を向上式せるために、０Ｍｌ５を備えたＩ
Ｃにバイポーラトランジスタを形成した混在型ＩＣが一
般化されつつある。この混在袋ｌＣの装造方法は特開昭
５４−１３１８８７号公報等に示されている。
このような従来の混在型ＩＯは、本発明者の検討によれ
ば、次のような欠点を有する。前述のように、エピタキ
シャル層に６〔μｍ〕程度以上という厚い膜厚を必要と
するために、バイポーラトランジスタ間を電気的に分離
（アイソレーション）するためのエピタキシャル層に形
成される絶縁膜を、厚く形成しなければならない。この
絶縁膜は、その厚さ方向に形成される寸法に対応し、そ
の横方向に形成される寸法が大きくなる。すなわち、エ
ピタキシャル層の膜厚が厚いたＷ）ＩｔＣ、バイポーラ
トランジスタ間を電気的に分離するために賛する面積が
大きくなり、混在型ＩＣの集積度を向上することができ
ない。また、エピタキシャル層が６〔μｍ１以上と厚い
ため、バイポーラトランジスタの電気的特性が低下する
。
ば、次のような欠点を有する。前述のように、エピタキ
シャル層に６〔μｍ〕程度以上という厚い膜厚を必要と
するために、バイポーラトランジスタ間を電気的に分離
（アイソレーション）するためのエピタキシャル層に形
成される絶縁膜を、厚く形成しなければならない。この
絶縁膜は、その厚さ方向に形成される寸法に対応し、そ
の横方向に形成される寸法が大きくなる。すなわち、エ
ピタキシャル層の膜厚が厚いたＷ）ＩｔＣ、バイポーラ
トランジスタ間を電気的に分離するために賛する面積が
大きくなり、混在型ＩＣの集積度を向上することができ
ない。また、エピタキシャル層が６〔μｍ１以上と厚い
ため、バイポーラトランジスタの電気的特性が低下する
。
本発明の目的は、半導体基板とエピタキシャル層とを具
備し℃なる０Ｍｌ５を備えた■０において、Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔのソース領域またはドレイン領域と半導体
基板との間のパンチスルーな防止することが可能な工０
を提供することにある。
備し℃なる０Ｍｌ５を備えた■０において、Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔのソース領域またはドレイン領域と半導体
基板との間のパンチスルーな防止することが可能な工０
を提供することにある。
本発明の他の目的は、半導体基板とエピタキシャル層と
を具備してなる０Ｍｌ５を備えたｌ０ＩＣおいて、ラッ
チアップ耐圧を向上することが可能なＩＣを提供するこ
とにある。
を具備してなる０Ｍｌ５を備えたｌ０ＩＣおいて、ラッ
チアップ耐圧を向上することが可能なＩＣを提供するこ
とにある。
本発明の他の目的は、半導体基板とエピタキシャル層と
を具備してなる０Ｍｌ５を備えたＩＯにおいて、耐アル
ファ線（以下、α線という）強度を向上することが可能
なＩＯを提供することにある。
を具備してなる０Ｍｌ５を備えたＩＯにおいて、耐アル
ファ線（以下、α線という）強度を向上することが可能
なＩＯを提供することにある。
さらに５本発明の他の目的は、半導体基板とエピタキシ
ャル層とを具備してなるＯＭＩ Ｓを備えたＩＣ，特に
、混在型１０において、バイポーラトランジスタの集積
度を向上することが可能なＩＣを提供することにある。
ャル層とを具備してなるＯＭＩ Ｓを備えたＩＣ，特に
、混在型１０において、バイポーラトランジスタの集積
度を向上することが可能なＩＣを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書ならびに添付図面によって、明らかになるであろ
う。
明細書ならびに添付図面によって、明らかになるであろ
う。
本願において開示でれる発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。
要を簡単に説明すれば下記のとおりである。
すなわち、第１導ｔｍの半導体基板の主面上部に選択的
に第２導電型の第１半導体領域を形成し、該第１半導体
領域の所定部分に選択的に第１導電型で半導体基板より
も高濃度の第２半導体領域を形成し、この後、半導体基
板の主面上に第２導嘗型で第１半導体領域よりも低濃度
の所定の膜厚を有するエピタキシャル層を形成し２、所
定の熱処理を施すことによって、前記第１半導体領域お
よび第２半導体領域からエピタキシャル層内へそれぞれ
の不純物にわき上りを生じせしめ、これによって０Ｍｌ
５を備えたＩＣ１特に、混在型１０を形成することによ
り、前記目的を達成するものである。
に第２導電型の第１半導体領域を形成し、該第１半導体
領域の所定部分に選択的に第１導電型で半導体基板より
も高濃度の第２半導体領域を形成し、この後、半導体基
板の主面上に第２導嘗型で第１半導体領域よりも低濃度
の所定の膜厚を有するエピタキシャル層を形成し２、所
定の熱処理を施すことによって、前記第１半導体領域お
よび第２半導体領域からエピタキシャル層内へそれぞれ
の不純物にわき上りを生じせしめ、これによって０Ｍｌ
５を備えたＩＣ１特に、混在型１０を形成することによ
り、前記目的を達成するものである。
〔実施例］
以下、実施例とともに、本発明の詳細な説明する。
本実施例は、ＯＭＩ Ｓとバイポーラトランジスタとを
備えた混在型ＩＯＫついて説明する。
備えた混在型ＩＯＫついて説明する。
第１図は、本発明の一実施例の構造を説明するための混
在型ＩＣの要部断面図である。
在型ＩＣの要部断面図である。
ナオ、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
第１図において、１はｐ−型の半導体基板であり、′混
在型１０を構成するためのものである。この半導体基板
１は、後述するｎｐｎ型のバイポーラトランジスタ間を
電気的に分離（アイソレーション）するため、および、
前記バイポーラトランジスタのコレクタ領域を構成する
埋込み層との寄生的な接合容量を低減するために、ｐ型
の導電型で低濃度不純物を有している。６は半導体基板
１の主面上に設けられた低濃度不純物を有するｎ−型の
エピタキシャル層であり、混在型１０を構成するための
ものである。２は後述するＯＭＩ Ｓのｎ型ウェル領域
下部の半導体基板１主面部に設げられた本発明の一実施
例による高濃度不純物を有するｎ＋型の第１半導体領域
であり、２人は第１半導体領域２からのｎ＋型の高濃度
不純物の積極的なわき上りによつ℃、エピタキシャル層
６内に設けられた本発明の一実施例による高濃度不純物
を有するｎ“型の第１半導体領域である。この第１半導
体領域２，２人は、半導体基板１の不純物がエピタキシ
ャル層６内もしくは後述するｌｌ型ウェル領域内へわき
上るのを防止し、かつ、後述するｎ型つェル領域ｌＯに
設けられるｐチャネルＭＬＳＦＥＴを構成するソース領
域またはドレイン領域２１から半導体基板１方向（深さ
方向）に形成式れる空乏層の伸びを抑制し、パンチスル
ーな防電し、嘔らに、ｎ型ウェル領域と電気的に接続し
て後述する退化構造を形成し、ラッチアップ耐圧を向上
するためのものである。４は後述する０Ｍｌ５のｎ型ウ
ェル領域】３下部の半導体基板１主面部に設けられた本
発明の一実施例による高濃度不純物を有するｐ＋型の第
２半導体領域であり、４Ａは第２半導体領域４からのｐ
＋型の高濃度不純物の積極的なわき上りによって、エピ
タキシャル層６内に設けられた本発明の一実施例による
高濃度不純物を有するｐ“型の第２半導体領域である。
在型１０を構成するためのものである。この半導体基板
１は、後述するｎｐｎ型のバイポーラトランジスタ間を
電気的に分離（アイソレーション）するため、および、
前記バイポーラトランジスタのコレクタ領域を構成する
埋込み層との寄生的な接合容量を低減するために、ｐ型
の導電型で低濃度不純物を有している。６は半導体基板
１の主面上に設けられた低濃度不純物を有するｎ−型の
エピタキシャル層であり、混在型１０を構成するための
ものである。２は後述するＯＭＩ Ｓのｎ型ウェル領域
下部の半導体基板１主面部に設げられた本発明の一実施
例による高濃度不純物を有するｎ＋型の第１半導体領域
であり、２人は第１半導体領域２からのｎ＋型の高濃度
不純物の積極的なわき上りによつ℃、エピタキシャル層
６内に設けられた本発明の一実施例による高濃度不純物
を有するｎ“型の第１半導体領域である。この第１半導
体領域２，２人は、半導体基板１の不純物がエピタキシ
ャル層６内もしくは後述するｌｌ型ウェル領域内へわき
上るのを防止し、かつ、後述するｎ型つェル領域ｌＯに
設けられるｐチャネルＭＬＳＦＥＴを構成するソース領
域またはドレイン領域２１から半導体基板１方向（深さ
方向）に形成式れる空乏層の伸びを抑制し、パンチスル
ーな防電し、嘔らに、ｎ型ウェル領域と電気的に接続し
て後述する退化構造を形成し、ラッチアップ耐圧を向上
するためのものである。４は後述する０Ｍｌ５のｎ型ウ
ェル領域】３下部の半導体基板１主面部に設けられた本
発明の一実施例による高濃度不純物を有するｐ＋型の第
２半導体領域であり、４Ａは第２半導体領域４からのｐ
＋型の高濃度不純物の積極的なわき上りによって、エピ
タキシャル層６内に設けられた本発明の一実施例による
高濃度不純物を有するｐ“型の第２半導体領域である。
この第２半導体領域４，４Ａは、半導体基板】の不純物
がエピタキシャル層６内もしくは後述するｎ型ウェル領
域内へわき上るのを防止し、かつ、後述するｎ型ウェル
領域に設けられるｎチャネルＭＩ ５ＦＥＴを構成する
ソース領域またはドレイン領域１９から半導体基板１方
向に形成される空乏層の伸びを抑制し、バンチスルーを
防止し、さらに、ｎ型ウェル領域と電気的に接続して後
述する退化構造を形成し、ラッチアップ耐圧を向上する
ためのものである。また、前記第１半導体領域２は、本
発明の一実施例によって、第２半導体領域４下部の半導
体基板１内に延在して設げられている。すなわち、後述
１°ろｐＷウェル領域１３下部に、それを覆うように、
第１半導体領域２と第２半導体領域４とＫより℃、高濃
度不純物領域によるｐ″ｎ＋接合部を構成し壬いる。こ
れは、半導体基板１はα線によって生じるであろう不安
な少数キャリアの発生する度合が多く、当該不要な少数
キャリアが需要度の高いｎチャネルＭＩ ５ＦＥＴに与
える影響なｐ ？ ｎ″″接合部における高障壁高さに
よって防止するためのものである。もちろん、通常の０
Ｍｌ５の場合には、延在させる必要がない。この場合に
も、ｐ”ｐ−接合の障壁が形成されるため、α線による
不要な少数キャリアがｎチャネルＭＩＳＦＥＴに与える
影響は低減される。
がエピタキシャル層６内もしくは後述するｎ型ウェル領
域内へわき上るのを防止し、かつ、後述するｎ型ウェル
領域に設けられるｎチャネルＭＩ ５ＦＥＴを構成する
ソース領域またはドレイン領域１９から半導体基板１方
向に形成される空乏層の伸びを抑制し、バンチスルーを
防止し、さらに、ｎ型ウェル領域と電気的に接続して後
述する退化構造を形成し、ラッチアップ耐圧を向上する
ためのものである。また、前記第１半導体領域２は、本
発明の一実施例によって、第２半導体領域４下部の半導
体基板１内に延在して設げられている。すなわち、後述
１°ろｐＷウェル領域１３下部に、それを覆うように、
第１半導体領域２と第２半導体領域４とＫより℃、高濃
度不純物領域によるｐ″ｎ＋接合部を構成し壬いる。こ
れは、半導体基板１はα線によって生じるであろう不安
な少数キャリアの発生する度合が多く、当該不要な少数
キャリアが需要度の高いｎチャネルＭＩ ５ＦＥＴに与
える影響なｐ ？ ｎ″″接合部における高障壁高さに
よって防止するためのものである。もちろん、通常の０
Ｍｌ５の場合には、延在させる必要がない。この場合に
も、ｐ”ｐ−接合の障壁が形成されるため、α線による
不要な少数キャリアがｎチャネルＭＩＳＦＥＴに与える
影響は低減される。
３はバイポーラトランジスタ形成領域の半導体基板１の
主面部に設けられた高濃度不純物を有するｎ＋型の埋込
み層であり、３人は埋込み層３からのｎ”ｐ型の高濃度
不純物の積極的なわき上りによって、エピタキシャル層
６内に設けられた高濃度不純物を有するｎ＋型の埋込み
層である。この埋込み層３，３Ａは、バイポーラトラン
ジスタを構成するコレクタ領域の抵抗値を低減させるた
めのものである。５は０Ｍｌ５間、バイポーラトランジ
スタ間、０Ｍｌ５とバイポーラトランジスタとの間等の
半導体素子間の半導体基板１の主面部に設けられた高濃
度不純物を有するｐ＋型のアイソレーション領域であり
、５Ａはアイソレーション領域５からのｐ＋型の高濃度
不純物の積極的なわキ上りによって、エピタキシャル層
６内に設けられた高濃度不純物を有するｐ”２１１のア
イソレーション領域である。このアイソレーション領域
５゜５Ａは、後述するチャネルストッパ領域とも電気的
に接続して、前記半導体素子間を電気的に分離（アイソ
レーション）するためのものである。
主面部に設けられた高濃度不純物を有するｎ＋型の埋込
み層であり、３人は埋込み層３からのｎ”ｐ型の高濃度
不純物の積極的なわき上りによって、エピタキシャル層
６内に設けられた高濃度不純物を有するｎ＋型の埋込み
層である。この埋込み層３，３Ａは、バイポーラトラン
ジスタを構成するコレクタ領域の抵抗値を低減させるた
めのものである。５は０Ｍｌ５間、バイポーラトランジ
スタ間、０Ｍｌ５とバイポーラトランジスタとの間等の
半導体素子間の半導体基板１の主面部に設けられた高濃
度不純物を有するｐ＋型のアイソレーション領域であり
、５Ａはアイソレーション領域５からのｐ＋型の高濃度
不純物の積極的なわキ上りによって、エピタキシャル層
６内に設けられた高濃度不純物を有するｐ”２１１のア
イソレーション領域である。このアイソレーション領域
５゜５Ａは、後述するチャネルストッパ領域とも電気的
に接続して、前記半導体素子間を電気的に分離（アイソ
レーション）するためのものである。
１０は第１半導体領域２，２人の上部に、それと電気的
に接続してエピタキシャル磨６主面部に、第１半導体領
域２，２人よりも低濃度不純物でエピタキシャル層６よ
りも高濃度不純物によって設けられた中濃度不純物を有
するｎ型ウェル領域であり、０Ｍｌ５のｐ型Ｍ、ＩＳＦ
’ＥＴを構成１−るためのものである。１３は第２半導
体領域４，４への上部に、それと電気的に接続してエピ
タキシャル層６主面部に、第２半導体領域４，４Ａより
も低濃度不純物で半導体基板１よりも高濃度不純物によ
って設けられた中濃度不純物を有するｐ型ウェル領域で
あり、０Ｍｌ５のｎ型ＭＩＳＦＥＴを構成するためのも
のである。１１は埋込み層３゜３への所定の上部に、そ
れと電気的に接続してエピタキシャル層６主面部に、埋
込み層３，３Ａよりも低濃度不純１物でエピタキシデル
層６よりも高濃度不純物によって設けられた中濃度不純
物を有するｎ型のコレクタ領域であり、バイポーラトラ
ンジスタを構成するだめのものである。１４Ａは埋込み
層３，３への他の所定の上部に、それとｐｎ接合によっ
て、エピタキシャルｆｖ１６王而部に設けられた中濃度
不純物を有するｐ型のベース領域であり、バイポーラト
ランジスタを構成するためのものである。１６はエピタ
キシャル層６主面部の半導体素子間に設けられたフィー
ルド絶縁膜であり、半導体素子間を電気的に分離するた
めのものである。１５はフィールド絶縁膜１６下部のエ
ピタキシャル層６内にｐ型ウェル領域１３よりも高濃度
不純物でアイソレーション領域よりも低濃度不純物によ
って設けられた中濃度不純物を有するｐ型のチャネルス
トッパ領域であり、前記半導体素子間をより電気的に分
離するためのものである。このチャネルストッパ領域１
５は、所定部分のアイソレーション領域５，５Ａと電気
的に接続されて設けられ、アイソレーション構造を形成
するようになっている。１７はアクティブ領域となるエ
ピタキシャル１６主面部に設けられた絶縁膜であり、主
として、０Ｍｌ５のＭＩＳＦＥＴを構成するゲート絶縁
膜を形成するためのものである。１８は０Ｍｌ５のアク
ティブ領域の絶縁膜１７上に選択的に設けられたゲート
電極であり、ＭＩＳＦＥＴを構成するためのものである
。このゲート電極１８は、工０の動作時間を低減するた
めに、多結晶シリコン（Ｓ＋Ｏｔ）層１８Ａとこれより
も抵抗値の小さなモリプシリサイド（Ｍｏｓ＋、）層１
８Ｂとによって設けである。１９はゲート電極１８と自
己整合（ｓｅｌｆ ａｌｉｇｉｎ−ｍｅｎｔ）によって
ｐ型ウェル領域１３１Ｃ設けられた高濃度不純物を有す
るｎ＋型のソース領域またはドレイン領域であり、ｎ型
ＭＩＳＦＥＴを構成するためのものである。２１はゲー
ト電極１８と自己整合によってｎ型ウェル領域１０に設
けられた高濃度不純物を有するｐ＋型のソース領域−１
：たはドレイン領域であり、ｐ型ＭＩ ５ＦＥＴを構成
するためのものである。２０はベース領域１４Ａに選択
的に設けられた高濃度不純物を有するｎ＋型のエミッタ
領域であり、バイポーラトランジスタを構成するだめの
ものである。２２はエピタキシャル層６主面上に設けら
れた絶縁膜であり、エピタキシャルＪｉａ主面上に形成
される導電体間を電気的に分離するためのものである。
に接続してエピタキシャル磨６主面部に、第１半導体領
域２，２人よりも低濃度不純物でエピタキシャル層６よ
りも高濃度不純物によって設けられた中濃度不純物を有
するｎ型ウェル領域であり、０Ｍｌ５のｐ型Ｍ、ＩＳＦ
’ＥＴを構成１−るためのものである。１３は第２半導
体領域４，４への上部に、それと電気的に接続してエピ
タキシャル層６主面部に、第２半導体領域４，４Ａより
も低濃度不純物で半導体基板１よりも高濃度不純物によ
って設けられた中濃度不純物を有するｐ型ウェル領域で
あり、０Ｍｌ５のｎ型ＭＩＳＦＥＴを構成するためのも
のである。１１は埋込み層３゜３への所定の上部に、そ
れと電気的に接続してエピタキシャル層６主面部に、埋
込み層３，３Ａよりも低濃度不純１物でエピタキシデル
層６よりも高濃度不純物によって設けられた中濃度不純
物を有するｎ型のコレクタ領域であり、バイポーラトラ
ンジスタを構成するだめのものである。１４Ａは埋込み
層３，３への他の所定の上部に、それとｐｎ接合によっ
て、エピタキシャルｆｖ１６王而部に設けられた中濃度
不純物を有するｐ型のベース領域であり、バイポーラト
ランジスタを構成するためのものである。１６はエピタ
キシャル層６主面部の半導体素子間に設けられたフィー
ルド絶縁膜であり、半導体素子間を電気的に分離するた
めのものである。１５はフィールド絶縁膜１６下部のエ
ピタキシャル層６内にｐ型ウェル領域１３よりも高濃度
不純物でアイソレーション領域よりも低濃度不純物によ
って設けられた中濃度不純物を有するｐ型のチャネルス
トッパ領域であり、前記半導体素子間をより電気的に分
離するためのものである。このチャネルストッパ領域１
５は、所定部分のアイソレーション領域５，５Ａと電気
的に接続されて設けられ、アイソレーション構造を形成
するようになっている。１７はアクティブ領域となるエ
ピタキシャル１６主面部に設けられた絶縁膜であり、主
として、０Ｍｌ５のＭＩＳＦＥＴを構成するゲート絶縁
膜を形成するためのものである。１８は０Ｍｌ５のアク
ティブ領域の絶縁膜１７上に選択的に設けられたゲート
電極であり、ＭＩＳＦＥＴを構成するためのものである
。このゲート電極１８は、工０の動作時間を低減するた
めに、多結晶シリコン（Ｓ＋Ｏｔ）層１８Ａとこれより
も抵抗値の小さなモリプシリサイド（Ｍｏｓ＋、）層１
８Ｂとによって設けである。１９はゲート電極１８と自
己整合（ｓｅｌｆ ａｌｉｇｉｎ−ｍｅｎｔ）によって
ｐ型ウェル領域１３１Ｃ設けられた高濃度不純物を有す
るｎ＋型のソース領域またはドレイン領域であり、ｎ型
ＭＩＳＦＥＴを構成するためのものである。２１はゲー
ト電極１８と自己整合によってｎ型ウェル領域１０に設
けられた高濃度不純物を有するｐ＋型のソース領域−１
：たはドレイン領域であり、ｐ型ＭＩ ５ＦＥＴを構成
するためのものである。２０はベース領域１４Ａに選択
的に設けられた高濃度不純物を有するｎ＋型のエミッタ
領域であり、バイポーラトランジスタを構成するだめの
ものである。２２はエピタキシャル層６主面上に設けら
れた絶縁膜であり、エピタキシャルＪｉａ主面上に形成
される導電体間を電気的に分離するためのものである。
２３は絶縁膜２２．１７を選択的に除去することによっ
て設けられた接続孔であり、それぞれの半導体素子と工
０に設けられる配線とを電気的に接続する電極を形成す
るためのものである。２４は接続孔２３を介し、それぞ
れのＭＩＳＦＥＴのソース領域マたはドレイン領域１９
．２１と電気的に接続して設けられた電極であり、それ
ぞれのＭＩ ５ＦＥＴと１０に設けられる配線とを電気
的ＩＣ接続するためのものである。２５は接続孔２３を
介し、エミッタ領域２０と電気的に接続して設けられた
電極であり、２６は接続孔２３を介し、ベース領域１４
Ａと電気的に接続して設けられた電極であり、２７は接
続孔２３を介し、コレクタ領域１１と電気的に接続して
設けられた電極である。これらの電極２５．２６．２７
は、それぞ１１．ノ領域２０，１４Ａ。
て設けられた接続孔であり、それぞれの半導体素子と工
０に設けられる配線とを電気的に接続する電極を形成す
るためのものである。２４は接続孔２３を介し、それぞ
れのＭＩＳＦＥＴのソース領域マたはドレイン領域１９
．２１と電気的に接続して設けられた電極であり、それ
ぞれのＭＩ ５ＦＥＴと１０に設けられる配線とを電気
的ＩＣ接続するためのものである。２５は接続孔２３を
介し、エミッタ領域２０と電気的に接続して設けられた
電極であり、２６は接続孔２３を介し、ベース領域１４
Ａと電気的に接続して設けられた電極であり、２７は接
続孔２３を介し、コレクタ領域１１と電気的に接続して
設けられた電極である。これらの電極２５．２６．２７
は、それぞ１１．ノ領域２０，１４Ａ。
１１とＩＯＫ設けられる配線とを電気的に接続するため
のものである。
のものである。
第２図は、本発明の一実施例を説明するための混在型Ｉ
Ｏ５特に、ＯＭＩ Ｓを構成するそれぞれのウェル領域
におけろ不純物濃度分布を示す図である。
Ｏ５特に、ＯＭＩ Ｓを構成するそれぞれのウェル領域
におけろ不純物濃度分布を示す図である。
第２図において、縦軸はｎ型ウェル領域１ｏまたはｐ型
ウェル領域１３が設けられたエピタキシャル層６主面か
らの深さ〔μｍ〕を示し、横軸はｎ型ウェル領域１０ま
たはｐ型つェル領域１３０所定部分におけるそれぞれの
深さに対応した不純物濃度を示１２ている。（ｎ）はｎ
型ウェル領域１０における不純物濃度分布を示し、（ｐ
ｉはｐ型ウェル領域１３における不純物濃度分布を示し
℃いる。同図からも明らかなように、ｎ１ＪＪウエル領
域１ｏおよびｐ型ウェル領域１３は、エピタキシャル層
６主面部よりもその内部方向、すなわち、エピタキシャ
ル層６と半導体基板１との境界部分１（おける不純物濃
度が高い、所謂、退化構造をなしている。
ウェル領域１３が設けられたエピタキシャル層６主面か
らの深さ〔μｍ〕を示し、横軸はｎ型ウェル領域１０ま
たはｐ型つェル領域１３０所定部分におけるそれぞれの
深さに対応した不純物濃度を示１２ている。（ｎ）はｎ
型ウェル領域１０における不純物濃度分布を示し、（ｐ
ｉはｐ型ウェル領域１３における不純物濃度分布を示し
℃いる。同図からも明らかなように、ｎ１ＪＪウエル領
域１ｏおよびｐ型ウェル領域１３は、エピタキシャル層
６主面部よりもその内部方向、すなわち、エピタキシャ
ル層６と半導体基板１との境界部分１（おける不純物濃
度が高い、所謂、退化構造をなしている。
このような、退化構造を有するｎ型ウェル領域１０およ
びｐ型つェル領域忙よって構成部れるＣＮｌ５において
は、ラッチアップを生じるであろう寄生トランジスタ（
ｎｐｎ型トランジスタおよびｐｎｐｆｉトランジスタ）
のそれぞれのベース領域（ｎ型ウェル領域およびｐ型ウ
ェル領域）における抵抗値が低減する。これＫよって、
を化トランジスタの電流増幅率は低減され、ラッチアッ
プ耐圧が向上する。
びｐ型つェル領域忙よって構成部れるＣＮｌ５において
は、ラッチアップを生じるであろう寄生トランジスタ（
ｎｐｎ型トランジスタおよびｐｎｐｆｉトランジスタ）
のそれぞれのベース領域（ｎ型ウェル領域およびｐ型ウ
ェル領域）における抵抗値が低減する。これＫよって、
を化トランジスタの電流増幅率は低減され、ラッチアッ
プ耐圧が向上する。
次に、本実施例の具体的な！！造方法を説明する。
第３図〜第１３図は、本発明の一実施例の＃遣方法を説
明するための各製造工程における混在型ＩＯの要部断面
図である。
明するための各製造工程における混在型ＩＯの要部断面
図である。
まず、第３図に示すように、混在型ＩＯを構成するため
に、シリコン（Ｓｉ）単結晶からなるｐ−型の半導体基
板１を用意する。この半導体基板１は、該半導体基板１
と後の工程によって形成されるバイポーラトランジスタ
のコレクタ領域を構成する埋込み層との接合容量を低減
するために、その抵抗値が例えば１〜５０〔Ω・Ｃｌ１
１〕程度になるように、低不純物濃度を有していればよ
い。
に、シリコン（Ｓｉ）単結晶からなるｐ−型の半導体基
板１を用意する。この半導体基板１は、該半導体基板１
と後の工程によって形成されるバイポーラトランジスタ
のコレクタ領域を構成する埋込み層との接合容量を低減
するために、その抵抗値が例えば１〜５０〔Ω・Ｃｌ１
１〕程度になるように、低不純物濃度を有していればよ
い。
第３図に示す工程の後に、第４図に示すように、半導体
基板１の主面部であって、０Ｍｌ５構成部Ｋ例えば表面
濃度が１×１０′９〔原子側／ ｃＪ ’）程度になる
ような高＋ｌ［のロ＋型不純物を選択的にデポジション
し、本発明の一実施例による第１半導体領域２を形成す
る。これと離隔し、これと同一工程忙よって、バイポー
ラトランジスタ構成部にｎ＋型の埋込み層３を選択的に
形成する。前記不純物としては、後の工程によって形成
される第２半導体領域のための不純物に比べ又、波数速
度が遅い例えばアンチモン（Ｓｂ）イオンを用いればよ
い。この後Ｋ、第１半導体領域２および埋込み層３に、
例えばそれらの深さが１〜３〔μｍ〕程度になるように
、１０００〜１２００（”Ｃ）程度の熱処理によって、
所定の引き伸し拡散を施す。
基板１の主面部であって、０Ｍｌ５構成部Ｋ例えば表面
濃度が１×１０′９〔原子側／ ｃＪ ’）程度になる
ような高＋ｌ［のロ＋型不純物を選択的にデポジション
し、本発明の一実施例による第１半導体領域２を形成す
る。これと離隔し、これと同一工程忙よって、バイポー
ラトランジスタ構成部にｎ＋型の埋込み層３を選択的に
形成する。前記不純物としては、後の工程によって形成
される第２半導体領域のための不純物に比べ又、波数速
度が遅い例えばアンチモン（Ｓｂ）イオンを用いればよ
い。この後Ｋ、第１半導体領域２および埋込み層３に、
例えばそれらの深さが１〜３〔μｍ〕程度になるように
、１０００〜１２００（”Ｃ）程度の熱処理によって、
所定の引き伸し拡散を施す。
第４図に示す工程の後Ｋ、半導体基板１の主面上に耐不
純物導入のための第１マスクを形成し、その上部に耐不
純物導入のための第２マスクを形成する。前記第４マス
クは、半導体基板ｌの工面部に導入される不純物によっ
て、その主面に損傷を与えないような、例えば５００
［Ａ、 ］程度の膜厚を有する二酸化シリコン膜を用い
ればよい。
純物導入のための第１マスクを形成し、その上部に耐不
純物導入のための第２マスクを形成する。前記第４マス
クは、半導体基板ｌの工面部に導入される不純物によっ
て、その主面に損傷を与えないような、例えば５００
［Ａ、 ］程度の膜厚を有する二酸化シリコン膜を用い
ればよい。
前記第２マスクは、半導体基板１の主面部に導入される
不純物が導入されないような、例えばホトレジスト膜を
用いればよい。前記第２マスクの形成の後に、該第２マ
スクにバターニングを施す。
不純物が導入されないような、例えばホトレジスト膜を
用いればよい。前記第２マスクの形成の後に、該第２マ
スクにバターニングを施す。
このバターニングされた第２マスクを用い、第１半導体
領域２内の０Ｍｌ５のｐｙＪウェル領域構成部に、高濃
度のｐ＋型の不純物をイオン注入技術によって導入し、
本発明の一実施例による第２半導体領域４を形成する。
領域２内の０Ｍｌ５のｐｙＪウェル領域構成部に、高濃
度のｐ＋型の不純物をイオン注入技術によって導入し、
本発明の一実施例による第２半導体領域４を形成する。
これと同一工程によって、０Ｍｌ５間、バイポーラトラ
ンジスタ間およびＣＭＩＳとバイポーラトランジスタと
の間となる半導体基板１の主面部Ｋ、それらを電気的に
分離するためのｐ＋型のアイソレーション領域５を形成
する。前記ｐ＋型の不純物は、前記第１半導体領域２お
よび埋込み層３のための不純物に比べて、拡散速度が速
い例えばボロン（Ｂ）イオンを用いればよい。従って、
前記イオン注入技術は、１×工ＯＩ４〜１×１０′５〔
原子価／ ｃｎ！ 〕程度のポロンイオン不純物を、５
０［ＫｅＶ］程度のエネルギによって施せばよい。これ
によれば、第２半導体領域４の深さは、０．５〔μｍ〕
程度になる。この後Ｋ、前記第２マスク訃よび第１マス
クを除去すると、第５図に示すようになる。
ンジスタ間およびＣＭＩＳとバイポーラトランジスタと
の間となる半導体基板１の主面部Ｋ、それらを電気的に
分離するためのｐ＋型のアイソレーション領域５を形成
する。前記ｐ＋型の不純物は、前記第１半導体領域２お
よび埋込み層３のための不純物に比べて、拡散速度が速
い例えばボロン（Ｂ）イオンを用いればよい。従って、
前記イオン注入技術は、１×工ＯＩ４〜１×１０′５〔
原子価／ ｃｎ！ 〕程度のポロンイオン不純物を、５
０［ＫｅＶ］程度のエネルギによって施せばよい。これ
によれば、第２半導体領域４の深さは、０．５〔μｍ〕
程度になる。この後Ｋ、前記第２マスク訃よび第１マス
クを除去すると、第５図に示すようになる。
第５図に示す工程の後に、半導体基板１の主面上に１．
５〜２．５〔μｍ〕程度の非常に薄い膜厚を有するｎ−
型のエピタキシャル層６を成長させることにより形成す
る。このエピタキシャルＷＩ６は、後述する第１半導体
領域１．第２半導体領域４などからのわき上りを容易に
するために、その抵抗値が３〔Ω・ｃｍ〕程度になるよ
うに、低不純物濃度を有していればよい。従来、混在型
ＩＯを構成するためのラッチアップ対策用の半導体基板
は、パンチスルーな防止するために、６〔μｍ〕程度以
上の膜厚を有するエピタキシャル層が必要であった。し
かしながら、本実施例においては、その膜厚は極めて薄
いものになっている。前記エピタキシャル層６の形成に
よって、第６図に示すようＫ、高濃度不純物領域でｈる
第１半導体領域２゜埋込み層３．第２半導体領域４．ア
イソレーション領域５からそれぞれの導電型の不純物が
、低濃夏不純物領域であるエピタキシャル層６内に拡散
する、所間、わき上りを生じる（オートドーピング）。
５〜２．５〔μｍ〕程度の非常に薄い膜厚を有するｎ−
型のエピタキシャル層６を成長させることにより形成す
る。このエピタキシャルＷＩ６は、後述する第１半導体
領域１．第２半導体領域４などからのわき上りを容易に
するために、その抵抗値が３〔Ω・ｃｍ〕程度になるよ
うに、低不純物濃度を有していればよい。従来、混在型
ＩＯを構成するためのラッチアップ対策用の半導体基板
は、パンチスルーな防止するために、６〔μｍ〕程度以
上の膜厚を有するエピタキシャル層が必要であった。し
かしながら、本実施例においては、その膜厚は極めて薄
いものになっている。前記エピタキシャル層６の形成に
よって、第６図に示すようＫ、高濃度不純物領域でｈる
第１半導体領域２゜埋込み層３．第２半導体領域４．ア
イソレーション領域５からそれぞれの導電型の不純物が
、低濃夏不純物領域であるエピタキシャル層６内に拡散
する、所間、わき上りを生じる（オートドーピング）。
これによって、わき上りたｎ＋型の第１半導体領域２Ａ
、ｎ＋型の埋込み層３Ａ、ｐ＋型の第２半導体領域４Ａ
、ｐ＋型のアイソレーション領域５Ａが形成はれる。
、ｎ＋型の埋込み層３Ａ、ｐ＋型の第２半導体領域４Ａ
、ｐ＋型のアイソレーション領域５Ａが形成はれる。
第６図に示す工程の後に、エピタキシャル層６の主面上
部に耐不純物導入のための第３マスク７を形成し、その
上部に耐熱処理のための第４マスク８を形成し、さらに
、その上部に耐不純物導入および第４マスク８をバター
ニングするための第５マスク９を形成する。前記第３マ
スク７は、エピタキシャル層６の主面部に導入される不
純物によって、その主面に損傷を与えないような、例え
ば１０００（Ａ’ｌ程匿の膜厚を有する二酸化シリコン
膜を用いればよい。前記第４マスク８は、例えば１００
０〜１５００［Ａ’３程度の膜厚を有するナイトライド
（ＳｊａＮ＊）膜を用いればよい。
部に耐不純物導入のための第３マスク７を形成し、その
上部に耐熱処理のための第４マスク８を形成し、さらに
、その上部に耐不純物導入および第４マスク８をバター
ニングするための第５マスク９を形成する。前記第３マ
スク７は、エピタキシャル層６の主面部に導入される不
純物によって、その主面に損傷を与えないような、例え
ば１０００（Ａ’ｌ程匿の膜厚を有する二酸化シリコン
膜を用いればよい。前記第４マスク８は、例えば１００
０〜１５００［Ａ’３程度の膜厚を有するナイトライド
（ＳｊａＮ＊）膜を用いればよい。
前記第５マスク９は、エピタキシャル層６の主面部に導
入される不純物が導入されないような、例えばホトレジ
スト膜を用いればよい。前記第５マスク９の形成の後に
、０Ｍｌ５のｎｇ領領域よびバイポーラトランジスタの
コレクタ領域を形成するためＫ、第５マスク９にバター
ニングを施し、該第５マスク９を用いて第４マスク８に
バターニングを施す。前記第５マスク９を用い、エピタ
キシャル層６の選択された主面部Ｋ、中濃度のｎ型の不
純物をイオン注入技術によって導入し、第７図に示すよ
うに、０Ｍｌ５を構成するｎ型ウェル領域１０およびバ
イポーラトランジスタを構成するｎｍのコレクタ領域１
１を形成する。前記イオン注入技術は、例えば、１×１
０′ｔ〔原子個／ｃ己〕程度のリン（Ｐ）イオン不純物
を、１２５（ＫｅＶ）程度のエネルギによって施せばよ
い。
入される不純物が導入されないような、例えばホトレジ
スト膜を用いればよい。前記第５マスク９の形成の後に
、０Ｍｌ５のｎｇ領領域よびバイポーラトランジスタの
コレクタ領域を形成するためＫ、第５マスク９にバター
ニングを施し、該第５マスク９を用いて第４マスク８に
バターニングを施す。前記第５マスク９を用い、エピタ
キシャル層６の選択された主面部Ｋ、中濃度のｎ型の不
純物をイオン注入技術によって導入し、第７図に示すよ
うに、０Ｍｌ５を構成するｎ型ウェル領域１０およびバ
イポーラトランジスタを構成するｎｍのコレクタ領域１
１を形成する。前記イオン注入技術は、例えば、１×１
０′ｔ〔原子個／ｃ己〕程度のリン（Ｐ）イオン不純物
を、１２５（ＫｅＶ）程度のエネルギによって施せばよ
い。
第７図に示す工程の後Ｋ、前記第５マスク９のみを選択
的に除去し、耐熱処理のための第４マスク８を露出させ
る。この第４マスク８を用いて熱処理を施し、ｎ型ウェ
ル領域１０およびコレクタ領域１１上部に耐不純物導入
のための第６マスク１２を形成する。この第６マスク１
２は、前記第３マスク７として用いた二酸化シリコン膜
を形成させたものであり、エピタキシャル層６の主面部
に後の工程によって導入はれる不純物が導入されないよ
うに、その膜厚が２ｏｏｏｃＸ〕程度有していればよい
。この後に、第４マスク８を除去する。これによって露
出された第３マスク７および第６マスク１２を用い、Ｏ
ＭＩ： Ｓを構成するｐ型ウェル領域およびバイポーラ
トランジスタを構成するｐ型のベース領域を形成するた
めに、中濃度のｐ型の不純物をイオン注入技術によって
、エピタキシャル層６の選択された主面部に導入し、第
８図に示すように、ＯＭＩ Ｓを構成するｎ型ウェル領
域１３およびバイポーラトランジスタを構成するｐ型の
ベース領域１４を形成する。前記イオン注入技術は、例
えば１×１０′２〔原子個／ ｃＪ ”３程度のボロン
イオン不純物を、３０（ＫｅＶ）程度のエネルギによっ
て施せばよい。
的に除去し、耐熱処理のための第４マスク８を露出させ
る。この第４マスク８を用いて熱処理を施し、ｎ型ウェ
ル領域１０およびコレクタ領域１１上部に耐不純物導入
のための第６マスク１２を形成する。この第６マスク１
２は、前記第３マスク７として用いた二酸化シリコン膜
を形成させたものであり、エピタキシャル層６の主面部
に後の工程によって導入はれる不純物が導入されないよ
うに、その膜厚が２ｏｏｏｃＸ〕程度有していればよい
。この後に、第４マスク８を除去する。これによって露
出された第３マスク７および第６マスク１２を用い、Ｏ
ＭＩ： Ｓを構成するｐ型ウェル領域およびバイポーラ
トランジスタを構成するｐ型のベース領域を形成するた
めに、中濃度のｐ型の不純物をイオン注入技術によって
、エピタキシャル層６の選択された主面部に導入し、第
８図に示すように、ＯＭＩ Ｓを構成するｎ型ウェル領
域１３およびバイポーラトランジスタを構成するｐ型の
ベース領域１４を形成する。前記イオン注入技術は、例
えば１×１０′２〔原子個／ ｃＪ ”３程度のボロン
イオン不純物を、３０（ＫｅＶ）程度のエネルギによっ
て施せばよい。
第８図に示す工程の後に、第３マスク７および！’６−
ｒＸり１２上部に、耐熱処理のための第７マスクを形成
し、さらに、その上部に耐不純物導入のだめの第８マス
クを形成する。前記第７マスクは、例えばナイトライド
膜を用いればよい。前記第８マスクは、エピタキシャル
層６の主面部に導入される不純物が導入されないような
、例えはホトレジスト膜を用いればよい。この後に、Ｏ
Ｍ、 ＩＳ間、バイポーラトランジスタ間、０Ｍｌ５と
バイポーラトランジスタとの間等の半導体素子間を電気
的に分離するフィールド絶縁膜およびチャネルストッパ
領域を形成するために、第８マス多にバターニングをＭ
１↓し、該第８マスクを用いて第７マスクにバターニン
グを施す。前記第８マスクを用い、エピタキシャル層６
の選択された主面部に、中濃度のｐ型の不純物をイオン
注入技術によって導入し、チャネルストッパ領域１５を
形成する。
ｒＸり１２上部に、耐熱処理のための第７マスクを形成
し、さらに、その上部に耐不純物導入のだめの第８マス
クを形成する。前記第７マスクは、例えばナイトライド
膜を用いればよい。前記第８マスクは、エピタキシャル
層６の主面部に導入される不純物が導入されないような
、例えはホトレジスト膜を用いればよい。この後に、Ｏ
Ｍ、 ＩＳ間、バイポーラトランジスタ間、０Ｍｌ５と
バイポーラトランジスタとの間等の半導体素子間を電気
的に分離するフィールド絶縁膜およびチャネルストッパ
領域を形成するために、第８マス多にバターニングをＭ
１↓し、該第８マスクを用いて第７マスクにバターニン
グを施す。前記第８マスクを用い、エピタキシャル層６
の選択された主面部に、中濃度のｐ型の不純物をイオン
注入技術によって導入し、チャネルストッパ領域１５を
形成する。
この後に、第８マスクを選択的に除去１．、露出された
第７マスクを用い１ｉｌＪＯＯｃ’ｃ］程度の熱処理を
施し、第３マスク７によってＬＯＯＯ８（ＬＯＯａｌ
Ｑｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）技術によ
るフィールド絶縁膜１６を形成する。この後に、第７マ
スクを除去すると、第９図に示すようになる。
第７マスクを用い１ｉｌＪＯＯｃ’ｃ］程度の熱処理を
施し、第３マスク７によってＬＯＯＯ８（ＬＯＯａｌ
Ｑｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）技術によ
るフィールド絶縁膜１６を形成する。この後に、第７マ
スクを除去すると、第９図に示すようになる。
前記チャネルストッパ領域１５の形成は、半導体素子間
を電気的に分離するために、例えば、１×１０”Ｃ原子
個／ｃｍｌ〕程度のボロンイオン不純物で、３０［：Ｋ
ｅＶ’］程度のエネルギを用い１１はよい。ここで、同
図に示すように、第１半導体領域２．埋込み層３、第２
半導体領域４．アイソレーション領域５、および、それ
らの不純物のそれぞれのわき上りによって形成された第
１半導体領域２Ａ、埋込み層３Ａ、第２半導体領域４Ａ
、アイソレーション領域５Ａの半導体基板１内およびエ
ピタキシャル層６内における拡散およびわき上りが、通
常の製造フロセスにおける種々の熱処理工程によって進
行するようになっている。本発明は、このような、半導
体基板とエピタキシャル層との間に埋込まれた半導体領
域の高濃度不純物が、低濃度不純物を有するエピタキシ
ャル層内へのわき上りを、有効的に利用するものである
。当然のことながら、エピタキシャルｍ６主面部に形成
された、ｎ型ウェル領域１０．コ１／クタ領域１１．ｐ
型ウェル領域１３、ベース領域１４のそれぞれの不純物
も、エピタキシャル層６内への拡散が進行するようにな
っている。
を電気的に分離するために、例えば、１×１０”Ｃ原子
個／ｃｍｌ〕程度のボロンイオン不純物で、３０［：Ｋ
ｅＶ’］程度のエネルギを用い１１はよい。ここで、同
図に示すように、第１半導体領域２．埋込み層３、第２
半導体領域４．アイソレーション領域５、および、それ
らの不純物のそれぞれのわき上りによって形成された第
１半導体領域２Ａ、埋込み層３Ａ、第２半導体領域４Ａ
、アイソレーション領域５Ａの半導体基板１内およびエ
ピタキシャル層６内における拡散およびわき上りが、通
常の製造フロセスにおける種々の熱処理工程によって進
行するようになっている。本発明は、このような、半導
体基板とエピタキシャル層との間に埋込まれた半導体領
域の高濃度不純物が、低濃度不純物を有するエピタキシ
ャル層内へのわき上りを、有効的に利用するものである
。当然のことながら、エピタキシャルｍ６主面部に形成
された、ｎ型ウェル領域１０．コ１／クタ領域１１．ｐ
型ウェル領域１３、ベース領域１４のそれぞれの不純物
も、エピタキシャル層６内への拡散が進行するようにな
っている。
第９図に示す工程の後に、第３マスク７および第６マス
ク１２を選択的に除去する。この除去されたアクティブ
領域となる部分に、絶縁膜」７を形成する。この絶縁膜
」７は、ＭＩ ５ＦＥＴのゲート絶縁膜となるように、
例えば、３００〜４００ＣＡＩ程度の膜厚を有する二酸
化シリコン膜を用いればよい。この後に、第１０図に示
すように、０Ｍｌ５のＭＩＳＦＥＴを構成するゲート電
極１８を、選択された絶縁膜１７上部に形成する。
ク１２を選択的に除去する。この除去されたアクティブ
領域となる部分に、絶縁膜」７を形成する。この絶縁膜
」７は、ＭＩ ５ＦＥＴのゲート絶縁膜となるように、
例えば、３００〜４００ＣＡＩ程度の膜厚を有する二酸
化シリコン膜を用いればよい。この後に、第１０図に示
すように、０Ｍｌ５のＭＩＳＦＥＴを構成するゲート電
極１８を、選択された絶縁膜１７上部に形成する。
本実施例においては、ゲート電極１８は、多結晶シリコ
ン層１８Ａと、その上部に多結晶シリコン層１８Ａより
も抵抗値の小さなモリブシリサイド（ＭｏＳｉ、）層１
８Ｂとによって、構成している。
ン層１８Ａと、その上部に多結晶シリコン層１８Ａより
も抵抗値の小さなモリブシリサイド（ＭｏＳｉ、）層１
８Ｂとによって、構成している。
また、ゲート電極１８のモリプシリサイド層１８Ｂの他
Ｋ、抵抗値の小さなチタンシリサイド（ＴｉＳｉＪ層、
タンタルシリサイド（ＴａＳｉ、）層、タングステンシ
リサイド（ＷＳｉ、）層等を用いてもよい。
Ｋ、抵抗値の小さなチタンシリサイド（ＴｉＳｉＪ層、
タンタルシリサイド（ＴａＳｉ、）層、タングステンシ
リサイド（ＷＳｉ、）層等を用いてもよい。
第１０図に示す工程の後に、バイポーラトランジスタの
電気的特性を安定化させるために、中濃度のｐ型の不純
物をイオン注入技術によって、選択的にベース領域１４
に導入し、該導入された不純物に引き伸し拡散を施丁こ
とによって、第１１図に示すように、ベース領域１４Ａ
を形成する。
電気的特性を安定化させるために、中濃度のｐ型の不純
物をイオン注入技術によって、選択的にベース領域１４
に導入し、該導入された不純物に引き伸し拡散を施丁こ
とによって、第１１図に示すように、ベース領域１４Ａ
を形成する。
前記イオン注入技術は、バイポーラトランジスタの電気
的特性が安定化するように、例えば１×１ｏ１４（原子
個／ｃｌ〕ｌｔＭ度のボロンイオン不純物を、３０（Ｋ
ｅＶ）程度のエネルギを用い℃施せばよい。
的特性が安定化するように、例えば１×１ｏ１４（原子
個／ｃｌ〕ｌｔＭ度のボロンイオン不純物を、３０（Ｋ
ｅＶ）程度のエネルギを用い℃施せばよい。
第１１図に示す工程の後に、例えばホトレジスト膜から
なるマスクによって、ｐ型ウェル領域１３に、ｎ型ＭＩ
５ＦＥＴを形成するために高濃度のｎ＋型の不純物を
イオン注入技術によって選択的に導入する。さらに、こ
れと同時に、ベース領域１４Ａに、ｎ＋型のエミッタ領
域を形成するために高濃度のｎ＋型の不純物をイオン注
入技術によって選択的に導入する。この後に、熱処理を
施し、前記導入されたｎ＋型の不純物を引き伸し拡散し
て、０Ｍｌ５のｐ型つｆｆｌ／ｌｚ領域１３にｎ型ＭＩ
ＳＦＥＴを構成するｎ＋型のソース領域またはドレイン
領域１９を形成し、バイポーラトランジスタのベース領
域１４Ａにｎ＋型のエミッタ領域２０を形成する。この
後に、例えばホトレジスト膜からなるマスクによって、
ｎ５ウエル領域１０に、ｐ型ＭＩＳＦＥＴを形成するた
めに高濃度のｐ“型の不純物をイオン注入技術によって
選択的に導入する。この後に、熱処理を施し、前記導入
されたｐ“型の不純物を引き伸し拡散して、第１２図に
示すように、０Ｍｌ５のｎ型ウェル領域１０Ｋｐ型ＭＩ
５ＦＥＴを構成するｐ＋型のソース領域またはドレイ
ン領域２１を形成する。同図に示すように、第１半導体
領域２Ａ、埋込み層３Ａ、第２半導体領域４Ａ、アイソ
レーション領域５人のエピタキシャル層６内におけるわ
き上りが、これまでに行なわれた通常の製造プロセスに
おける種々の熱処理工程によって、さらに進行するよう
Ｋなっている。特に、ｐ型不純物からなる第２半導体領
域４Ａ、ティン１／−ジヨン領域５Ａは、ｎ型不純物か
らなる第１半導体領域２Ａ、埋込み層３Ａに比べて、そ
の拡散速度が速いために、さきに０Ｍｌ５のｐ型ウェル
領域１３と第２半導体領域４Ａとが電気的に接続されて
退化構造が形成はれ、ζきにチャネルストッパ領域１５
とアイソレーション領域５Ａとが電気的に接続式れてア
イソレーション構造が形成されるようになっている。
なるマスクによって、ｐ型ウェル領域１３に、ｎ型ＭＩ
５ＦＥＴを形成するために高濃度のｎ＋型の不純物を
イオン注入技術によって選択的に導入する。さらに、こ
れと同時に、ベース領域１４Ａに、ｎ＋型のエミッタ領
域を形成するために高濃度のｎ＋型の不純物をイオン注
入技術によって選択的に導入する。この後に、熱処理を
施し、前記導入されたｎ＋型の不純物を引き伸し拡散し
て、０Ｍｌ５のｐ型つｆｆｌ／ｌｚ領域１３にｎ型ＭＩ
ＳＦＥＴを構成するｎ＋型のソース領域またはドレイン
領域１９を形成し、バイポーラトランジスタのベース領
域１４Ａにｎ＋型のエミッタ領域２０を形成する。この
後に、例えばホトレジスト膜からなるマスクによって、
ｎ５ウエル領域１０に、ｐ型ＭＩＳＦＥＴを形成するた
めに高濃度のｐ“型の不純物をイオン注入技術によって
選択的に導入する。この後に、熱処理を施し、前記導入
されたｐ“型の不純物を引き伸し拡散して、第１２図に
示すように、０Ｍｌ５のｎ型ウェル領域１０Ｋｐ型ＭＩ
５ＦＥＴを構成するｐ＋型のソース領域またはドレイ
ン領域２１を形成する。同図に示すように、第１半導体
領域２Ａ、埋込み層３Ａ、第２半導体領域４Ａ、アイソ
レーション領域５人のエピタキシャル層６内におけるわ
き上りが、これまでに行なわれた通常の製造プロセスに
おける種々の熱処理工程によって、さらに進行するよう
Ｋなっている。特に、ｐ型不純物からなる第２半導体領
域４Ａ、ティン１／−ジヨン領域５Ａは、ｎ型不純物か
らなる第１半導体領域２Ａ、埋込み層３Ａに比べて、そ
の拡散速度が速いために、さきに０Ｍｌ５のｐ型ウェル
領域１３と第２半導体領域４Ａとが電気的に接続されて
退化構造が形成はれ、ζきにチャネルストッパ領域１５
とアイソレーション領域５Ａとが電気的に接続式れてア
イソレーション構造が形成されるようになっている。
第１２図に示す工程の後に、各導電体間を電気的に分離
するために、全面に絶縁膜２２を形成する。この絶縁膜
２２としては、起伏部を緩和するとともＶＣＩＣの電気
的特性を安に化させるような、例ｔばフォスフオシリケ
ードガラス（ＰＳＧ）膜を用いればよい。この後に、ア
クティブ領域の選択された部分の絶縁膜２２．１７を除
去し、半導体素子とＩＣの配線とを電気的に接続する電
極形成のための接続孔２３を形成する。この接続孔２３
を介して、それらが電気的に接続されるように、０Ｍｌ
５にはＭＩＳＦＥＴを構成するための電極２４をを形成
し、バイポーラトランジスタにはそれを構成するための
エミッタ電極２５．ベース電極２６．コレクタ電極２７
を形成″ｆると、第１３図に示すようになる。同図に示
すように、これまでに行なわれた通常の製造プロセスに
おける種々の熱処理工程によって、不純物が導入された
それぞれの領域のわき上りが進行し、ｎ型ウェル領域１
０と第１半導体領域２Ａとが電気的に接続はれて、退化
構造が形成されるようになっている。
するために、全面に絶縁膜２２を形成する。この絶縁膜
２２としては、起伏部を緩和するとともＶＣＩＣの電気
的特性を安に化させるような、例ｔばフォスフオシリケ
ードガラス（ＰＳＧ）膜を用いればよい。この後に、ア
クティブ領域の選択された部分の絶縁膜２２．１７を除
去し、半導体素子とＩＣの配線とを電気的に接続する電
極形成のための接続孔２３を形成する。この接続孔２３
を介して、それらが電気的に接続されるように、０Ｍｌ
５にはＭＩＳＦＥＴを構成するための電極２４をを形成
し、バイポーラトランジスタにはそれを構成するための
エミッタ電極２５．ベース電極２６．コレクタ電極２７
を形成″ｆると、第１３図に示すようになる。同図に示
すように、これまでに行なわれた通常の製造プロセスに
おける種々の熱処理工程によって、不純物が導入された
それぞれの領域のわき上りが進行し、ｎ型ウェル領域１
０と第１半導体領域２Ａとが電気的に接続はれて、退化
構造が形成されるようになっている。
これら一連の成造工程によっ℃、本実施例のＩＯは完成
する。また、この後に保護膜等の処理、退化構造を完成
化するための熱処理等を施してもよい。
する。また、この後に保護膜等の処理、退化構造を完成
化するための熱処理等を施してもよい。
本実施例の製造工程においては、ｎ型ウェル領域１０の
下部の半導体基板１とエピタキシャル層６との境界部分
に第１半導体領域２を設け、ｐ型ウェル領域１３の下部
の半導体基板１とエピタキシャル層６との境界部分に第
２半導体領域４を設けたことによって、半導体基板１と
同一導電型のＭＩＳＦＥＴを構成するソース領域または
ドレイン領域との間におけるパンチスルーな防止するこ
とができるので、エピタキシャル層６ ヲ１．５〜２．
５〔μｍ〕程度の薄い膜厚に形成することができる。
下部の半導体基板１とエピタキシャル層６との境界部分
に第１半導体領域２を設け、ｐ型ウェル領域１３の下部
の半導体基板１とエピタキシャル層６との境界部分に第
２半導体領域４を設けたことによって、半導体基板１と
同一導電型のＭＩＳＦＥＴを構成するソース領域または
ドレイン領域との間におけるパンチスルーな防止するこ
とができるので、エピタキシャル層６ ヲ１．５〜２．
５〔μｍ〕程度の薄い膜厚に形成することができる。
従って、バイポーラトランジスタのアイソレーション構
造を構成するためのフィールド絶縁膜を厚く形成する必
要がな（なり、フィールド絶縁膜に要する面積を小はく
できるので、混在型ＩＣの集積度を向上することができ
る。
造を構成するためのフィールド絶縁膜を厚く形成する必
要がな（なり、フィールド絶縁膜に要する面積を小はく
できるので、混在型ＩＣの集積度を向上することができ
る。
また、０Ｍｌ５のウェル領域を形成するのに、従来のよ
うに、特別にウェル領域形成のための高温度熱処理なら
びに数〜十数時間程度の不純物拡散処理を必要としな℃
・。従って、半導体基板からエピタキシャル層への不純
物のわき上りをさらに抑制し、パンチスルーな防止する
ことができる。
うに、特別にウェル領域形成のための高温度熱処理なら
びに数〜十数時間程度の不純物拡散処理を必要としな℃
・。従って、半導体基板からエピタキシャル層への不純
物のわき上りをさらに抑制し、パンチスルーな防止する
ことができる。
本発明によれば、半導体基板１とエピタキシャル層６と
からなる０Ｍｌ５を備えた１０において、ｎ型ウェル領
域１０下部にそれよりも高濃度不純物を有する第１半導
体領域２，２人を設けたことＫよって、半導体基板１か
らの不純物がエピタキシャル層６内にわき上るのを防止
し２、かつ、ｐ型ＭＩＳＦＥＴを構成するソース領域ま
たはドレイン領域２１から半導体基板１方向に形成され
る空乏層の伸びを抑制することができる。従って、エピ
タキシャル層６を非常に薄く形成することによって生じ
るであろう、前記ソース領域またはドレイン領域２１と
半導体基板】との間におけるバンチスルーを防止するこ
とができる。
からなる０Ｍｌ５を備えた１０において、ｎ型ウェル領
域１０下部にそれよりも高濃度不純物を有する第１半導
体領域２，２人を設けたことＫよって、半導体基板１か
らの不純物がエピタキシャル層６内にわき上るのを防止
し２、かつ、ｐ型ＭＩＳＦＥＴを構成するソース領域ま
たはドレイン領域２１から半導体基板１方向に形成され
る空乏層の伸びを抑制することができる。従って、エピ
タキシャル層６を非常に薄く形成することによって生じ
るであろう、前記ソース領域またはドレイン領域２１と
半導体基板】との間におけるバンチスルーを防止するこ
とができる。
ま１こ、前記ＩＣを構成する半導体基板としてｎ型の半
導体基板を用いた場合においても、前述と同様に、ｐ型
つェル領域１３下部にそれよりも高濃度不純物を有する
第２半導体領域４，４Ａを設けたことによっ℃、ｎ型の
半導体基板からの不純物がエピタキシャル層６内にわき
上るのを防止し、かつ、ｎ型ＭＩＳＦＥＴを構成するソ
ース領域またはドレイン領域１９かもｎ型の半導体基板
方向に形成される空乏層の伸びを抑制することができる
。従って、エピタキシャル層６を非常に薄く形成するこ
とによって生じるであろう、前記ソース領域またはドレ
イン領域１９とｎ型の半導体基板との間におけるバンチ
スルーを防止することができる。
導体基板を用いた場合においても、前述と同様に、ｐ型
つェル領域１３下部にそれよりも高濃度不純物を有する
第２半導体領域４，４Ａを設けたことによっ℃、ｎ型の
半導体基板からの不純物がエピタキシャル層６内にわき
上るのを防止し、かつ、ｎ型ＭＩＳＦＥＴを構成するソ
ース領域またはドレイン領域１９かもｎ型の半導体基板
方向に形成される空乏層の伸びを抑制することができる
。従って、エピタキシャル層６を非常に薄く形成するこ
とによって生じるであろう、前記ソース領域またはドレ
イン領域１９とｎ型の半導体基板との間におけるバンチ
スルーを防止することができる。
さらに、エピタキシャルノー６を非常に薄く形成するこ
とができるので、バイポーラトランジスタにおけるアイ
ソレーション構造のフィールド絶縁膜１６に要する面積
を低減することかでき、混在型ＩＯの集積波を向上する
ことができる。
とができるので、バイポーラトランジスタにおけるアイ
ソレーション構造のフィールド絶縁膜１６に要する面積
を低減することかでき、混在型ＩＯの集積波を向上する
ことができる。
また、第１半導体領域２．２人および第２半導体領域４
，４Ａのそれぞれの不純物のエピタキシャル層への積極
的なわき上りによって、第１半導体領域２，２Ａとｎ型
ウェル領域１０ｐよび第２半導体領域４，４Ａとｐ型ウ
ェル領域１３とがそれぞれ電気的に接続され、それらの
不純物濃度分布を、第２図に示すよう釦、退化構造をす
ることができる。これによって、ラッチアップを生じる
であろう寄生トランジスタのそれぞれのベース領域にお
ける抵抗値が低減され、寄生トランジスタの電流増幅率
は低減される。従って、ラッチアップ耐圧を向上するこ
とができる。
，４Ａのそれぞれの不純物のエピタキシャル層への積極
的なわき上りによって、第１半導体領域２，２Ａとｎ型
ウェル領域１０ｐよび第２半導体領域４，４Ａとｐ型ウ
ェル領域１３とがそれぞれ電気的に接続され、それらの
不純物濃度分布を、第２図に示すよう釦、退化構造をす
ることができる。これによって、ラッチアップを生じる
であろう寄生トランジスタのそれぞれのベース領域にお
ける抵抗値が低減され、寄生トランジスタの電流増幅率
は低減される。従って、ラッチアップ耐圧を向上するこ
とができる。
また、ｐ型ウェル領域１３の下部を、第１半導体領域２
と第２半導体領域４との高障壁高さを有するｐ ＋ ｎ
＋接合部によって覆うことができるので、α線によって
生ずるであろう不要な少数キャリアの半導体基板１から
ｐ型ウェル領域１３への進入を防止することができる。
と第２半導体領域４との高障壁高さを有するｐ ＋ ｎ
＋接合部によって覆うことができるので、α線によって
生ずるであろう不要な少数キャリアの半導体基板１から
ｐ型ウェル領域１３への進入を防止することができる。
従って、ソフトエラー等を防止し混在型ＩＯの信頼性を
向上することかできる。
向上することかできる。
以上、本発明者等によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
、種々変更可能であることはいうまでもない。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
、種々変更可能であることはいうまでもない。
第１図は、本発明の一実施例の構造を説明するための混
在型■０の要部断面図、 第２図は、本発明の一実施例を説明するための混在ｇＩ
Ｏ１特に、０Ｍｌ５を構成するそれぞれのウェル領域に
おける不純物濃度分布を示す図、第３図〜第１３図は、
本発明の一実施例の製造方法を説明するための各製造工
程における混在型エ０の要部断面図である。 図中、１・・・半導体基板、２，２人・・・第１半導体
領域、３，３人・・・埋込み層、４，４Ａ・・・第２半
導体領域、５．５Ａ・・・アイソレーション領域、６・
・・エピタキシャル層、７・・・第３マスク、８・・・
第４マスク、９・・・第５マスク、１０・・・ｎ型ウェ
ル領域、１１・・・コレクタ領域、１２・・・第６マス
ク、１３・・・ｐ型ウェル領域、１４，１４Ａ・・・ベ
ース領域、１５・・・チャネルストッパ領域、１６・・
・フィールド絶縁膜、１７．２２・・・絶縁膜、１８・
・・ゲート電極、１８Ａ・・・多結晶シリコン層、１８
Ｂ・・・モリブシリサイド層、１９．２１・・・ソース
領域またはドレイン領域、２０・・・エミッタ領域、２
３・・・接続孔、２４〜２７・・・電極である。 第１頁の続き ０発 明 者 丹 場 展 雄 小平市上水本町発セン
タ内
在型■０の要部断面図、 第２図は、本発明の一実施例を説明するための混在ｇＩ
Ｏ１特に、０Ｍｌ５を構成するそれぞれのウェル領域に
おける不純物濃度分布を示す図、第３図〜第１３図は、
本発明の一実施例の製造方法を説明するための各製造工
程における混在型エ０の要部断面図である。 図中、１・・・半導体基板、２，２人・・・第１半導体
領域、３，３人・・・埋込み層、４，４Ａ・・・第２半
導体領域、５．５Ａ・・・アイソレーション領域、６・
・・エピタキシャル層、７・・・第３マスク、８・・・
第４マスク、９・・・第５マスク、１０・・・ｎ型ウェ
ル領域、１１・・・コレクタ領域、１２・・・第６マス
ク、１３・・・ｐ型ウェル領域、１４，１４Ａ・・・ベ
ース領域、１５・・・チャネルストッパ領域、１６・・
・フィールド絶縁膜、１７．２２・・・絶縁膜、１８・
・・ゲート電極、１８Ａ・・・多結晶シリコン層、１８
Ｂ・・・モリブシリサイド層、１９．２１・・・ソース
領域またはドレイン領域、２０・・・エミッタ領域、２
３・・・接続孔、２４〜２７・・・電極である。 第１頁の続き ０発 明 者 丹 場 展 雄 小平市上水本町発セン
タ内
Claims (1)
- 【特許請求の範囲】 １、第１導電型もしくは第２導Ｔ！Ｌ型の半導体基板の
主面上に設けられた第１導電型のエピタキシャル層と、
該エピタキシャル層の主面部の選択された領域に設けら
れた前記エピタキシャル層よりも高濃度不純物を有する
第１導電型の第１の半導体領域と、該第１の半導体領域
とｐｎ接合もしくは離隔し℃前記エピタキシャル層の主
面部の選択された領域に設けられた第２導電型の第２の
半導体領域とを具備してなる相補型の絶縁ゲート型電界
効果トランジスタを備えた半導体集積回路装置において
、前記第１の半導体領域下部の半導体基板とエピタキシ
ャル層との境界部分に設けられた第１の半導体領域より
も高濃度不純物を有する第１導電型の第３の半導体領域
と、前記第２の半導体領域下部の半導体基板とエピタキ
シャル層との境界部分に設けられた第２の半導体領域よ
りも高濃度不純物を有する第２導ｌｉ型の第４の半導体
領域とを備えたことを特徴とする半導体集積回路装置。 ２、前記半導体集積回路装置は、バイポーラトランジス
タを備えたことを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 ３、第１導′ｗＬ型もしくは第２導ｇＬ型の半導体基板
の主面上建設けられた第１導電型のエピタキシャル層ト
、該エピタキシャル層の主面部の選択された領域に設け
られた前記エピタキシャル層よりも高濃度不純物を有す
る第１導電型の第１の半導体領域と、該第１の半導体領
域とｐｎ接合もしくは離隔し７て前記エピタキシャル層
の主面部の選択ぜれた領域に設けられた第２導電型の第
２の半導体領域とを具備してなる相補型の絶縁ゲート型
電界効果トランジスタを備えた半導体集積回路装置にお
いて、前記第１の半導体領域下部の半導体基板とエピタ
キシャル層との境界部分に設けられ、かつ、第１の半導
体領域と電気的に接続して設けられた第１の半導体領域
よりも高濃度不純物を有する第１導電型の第３の半導体
領域と、前記第２の半導体領域下部の半導体基板とエピ
タキシャル層との境界部分に設けられ、かつ、第２の半
゛導体領域と電気的に接続して設けられた第２の半導体
領域よりも高濃度不純物を有する第２導電型の第４の半
導体領域とを備えたことを特徴とする半導体集積回路装
置。 ４、第１導′７！を型もしくは第２導電型の半導体基板
の主面上に設けられた第１導電、型のエピタキシャルｉ
と、該エピタキシャル層の主面部の選択された領域に設
けられた前記エピタキシャル層よりも高濃度不純物を有
する第１４Ｍｃ型の第１の半導体領域と、該第１の半導
体領域とｐｎ接合もしくは離隔して前記エピタキシャル
層の主面部の選択された領域に設けられた第２導電型の
第２の半導体領域とを具備してなる相補型のＰ縁ゲート
型電界効果トランジスタを備えた半導体集積回路装置に
おいて、前記第１の半導体領域下部の半導体基板とエピ
タキシャル層との境界部分に設けられた第１の半導体領
域よりも高濃度不純物を有する第１導を型の第３の半導
体領域と、前記第２の半導体領域下部の半導体基板とエ
ピタキシャル層との境界部分に設けられた第２の半導体
領域よりも高濃度不純物を有する第２導電型の第４の半
導体領域と、該第４の半導体領域下部の半導体基板内に
それとｐｎ接合して設けられ、もしくは、該第４の半導
体領域下部の半導体基板内にそれとｐｎ！合しかつその
一部が第３の半導体領域と電気的に接続し℃設けられた
第４導電型で第３の半導体領域と同等の不純物濃度を有
する第５の半導体領域とを備えｔこことを特徴とする半
導体集積回路装置。 ５ 第１導′ＰＩＬ型もし７くは第２導電型の半導体基
板の主面上に第１導電型のエピタキシャル層を形成する
工程と、該エピタキシャル層の主面部の選択された領域
に前記エピタキシャル層よりも高濃度不純物を有する第
１導電型の第１の半導体領域を形成する工程と、該第１
の半導体領域とｐｎ接合もしくは離隔して前記エピタキ
シャル層の主面部の選択された領域に第２導電型の第２
の半導体領域を形成する工程とを具備してなる相補型の
粘縁ゲ−ト型電界効果トランジスタを備えた半導体集積
回路装置の製造方法において、前記エピタキシャル層を
形成する工程前に、前記第１の半導体領域および第２の
半導体領域下部となる半導体基板の主面部に、エピタキ
シャル層よりも高濃度不純物を有する第１導電徊の第３
の半導体領域を形成する工程と、前記第２の半導体領域
下部となる第３の半導体領域主面部に、第２の半導体領
域よりも高濃度不純物を有する第２導電型の第４の半導
体領域を形成する工程とを備えたことを特徴とする半導
体集積回路装置の製造方法。 ６、前記第３の半導体領域および第４の半導体領域を形
成する工程の後に、それぞれの不純物のエピタキシャル
層内へのわき上りによって、第１の半導体領域と第３の
半導体領域とが電気的に接続され、かつ、第２の半導体
領域と第４の半導体領域とが電気的に接続されてなるこ
とを特徴とする特許請求の範囲第５項記載の半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143859A JPS6035558A (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143859A JPS6035558A (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035558A true JPS6035558A (ja) | 1985-02-23 |
Family
ID=15348629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143859A Pending JPS6035558A (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035558A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066852A (ja) * | 1983-09-22 | 1985-04-17 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JPS60101965A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS60101963A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタの製造方法 |
| JPS61236154A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS62299058A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electronics Corp | Ｂｉ−ＣＭＯＳ集積回路 |
| JPS62299060A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electronics Corp | 相補型ｍｉｓ集積回路 |
| EP0384396A2 (en) * | 1989-02-20 | 1990-08-29 | Kabushiki Kaisha Toshiba | Bi-CMOS semiconductor device having memory cells formed in isolated wells |
| EP0428067A2 (en) * | 1989-11-10 | 1991-05-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of manufacturing the same |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-08-08 JP JP58143859A patent/JPS6035558A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066852A (ja) * | 1983-09-22 | 1985-04-17 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JPH0554266B2 (ja) * | 1983-09-22 | 1993-08-12 | Tokyo Shibaura Electric Co | |
| JPS60101965A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS60101963A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタの製造方法 |
| JPS61236154A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS62299058A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electronics Corp | Ｂｉ−ＣＭＯＳ集積回路 |
| JPS62299060A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electronics Corp | 相補型ｍｉｓ集積回路 |
| EP0384396A2 (en) * | 1989-02-20 | 1990-08-29 | Kabushiki Kaisha Toshiba | Bi-CMOS semiconductor device having memory cells formed in isolated wells |
| EP0428067A2 (en) * | 1989-11-10 | 1991-05-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of manufacturing the same |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US4306916A (en) | CMOS P-Well selective implant method | |
| EP0387999B1 (en) | Process for forming high-voltage and low-voltage CMOS transistors on a single integrated circuit chip | |
| JPH08222645A (ja) | 軽くドープしたドレイン領域を形成する方法 | |
| JPH07321216A (ja) | Ｃｍｏｓおよびその製造方法 | |
| US5783850A (en) | Undoped polysilicon gate process for NMOS ESD protection circuits | |
| JP2004207271A (ja) | Ｓｏｉ基板及び半導体集積回路装置 | |
| US5693975A (en) | Compact P-channel/N-channel transistor structure | |
| EP0562309B1 (en) | Planar process using common alignment marks for well implants | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| JP2006156963A (ja) | 様々な動作電圧の集積回路を隔離する半導体構造 | |
| JPH05251555A (ja) | Ｍｏｓ型集積回路の製造方法 | |
| JP2005142321A (ja) | 半導体集積回路装置およびその製造方法 | |
| US5786265A (en) | Methods of forming integrated semiconductor devices having improved channel-stop regions therein, and devices formed thereby | |
| JPS6035558A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1070250A (ja) | 半導体装置およびその製造方法 | |
| JPH0652792B2 (ja) | 半導体装置 | |
| JP2001284540A (ja) | 半導体装置およびその製造方法 | |
| EP0716454A2 (en) | MOSFET device formed in epitaxial layer | |
| US5124775A (en) | Semiconductor device with oxide sidewall | |
| US20040053439A1 (en) | Method for producing low-resistance ohmic contacts between substrates and wells in CMOS integrated circuits | |
| JPS62149163A (ja) | 相補型ｍｏｓ集積回路の製造方法 | |
| KR100385127B1 (ko) | 반도체장치제조방법 | |
| JPS62136867A (ja) | 半導体装置 | |
| US5593922A (en) | Method for buried contact isolation in SRAM devices |