KR100385127B1 - 반도체장치제조방법 - Google Patents

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KR100385127B1
KR100385127B1 KR1019950051147A KR19950051147A KR100385127B1 KR 100385127 B1 KR100385127 B1 KR 100385127B1 KR 1019950051147 A KR1019950051147 A KR 1019950051147A KR 19950051147 A KR19950051147 A KR 19950051147A KR 100385127 B1 KR100385127 B1 KR 100385127B1
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히로유키 미와
히로아키 안모
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소니 가부시끼 가이샤
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Abstract

본 발명은 반도체장치 제조방법에 있어서, BiCMOSLSI의 제조시에 있어서의 공수(工數)를 종래에 비하여 삭감한다. 반도체기판상에 형성된 제1의 절연막 및 제1의 전기전도막을 마스크로 하여, 제2의 절연막하의 반도체기판 및 제1의 전기전도막중에 불순물을 도입한다. 이로써, MOSFET의 게이트전극, 소스, 드레인 및 바이폴라트랜지스터의 베이스전극, 래터럴 바이폴라트랜지스터의 에미터, 콜렉터콘택트 및 용량체의 취출전극, 및 저항체에의 불순물도입을 동시에 행할 수 있다. 그 만큼, 공수를 삭감할 수 있다.

Description

반도체 장치 제조방법
본 발명은 반도체장치 제조방법에 관한 것이며, 특히 고성능의 바이폴라트랜지스터 및 MOSFET를 포함하는 반도체장치의 제조방법에 적용하여 적합한 것이다.
오늘날, 전자기기의 소형, 경량화 및 고성능, 다기능화가 진전되고 있다. 이에 따라서, 바이폴라트랜지스터의 고속, 고정밀도성과 MOSFET의 고집적, 저소비전력성의 장점을 겸비한 바이폴라MOS 혼재(混載) LSI(이하, BiMOSLSI라고 함)가 주목되어 오고 있다.
그러나, 종래 사용되고 있는 BiMOSLSI 제작프로세스의 경우, 바이폴라트랜지스터 및 MOSFET의 각각이 고성능화됨에 따라서, 프로세스스텝수가 증대하고, 웨이퍼처리 코스트 및 TAT(turn around time)가 증가하는 문제가 있었다. 그러므로. 이 제법을 적용할 수 있는 제품의 용도는 한정되어 있었다.
제1A도∼제1D도에 종래의 BiCMOSLSI 제조프로세스를 나타낸다. 도면은 더블폴리실리콘구조의 바이폴라트랜지스터와 P채널 MOS트랜지스터부의 실리콘기판의 상부단면도이다. 다음에, 프로세스플로에 대하여 설명한다.
(1 - 1) 공정
먼저, 반도체기판 Sub의 바이폴라트랜지스터부에 N+매입층(1) 및 확산층(2)을 형성한다. 이 N+매입층(1) 및 확산층(2)은 제조후, NPN트랜지스터의 콜렉터취출로서 기능한다.
다음에, 소자분리를 위한 LOCOS산화막(3) 및 P+확산층(4)을 형성하고, 후에게이트 산화막(5)을 형성한다. 이 때, LOCOS산화막(3)의 막두께를 200∼400[nm]으로 형성하고, 게이트산화막(5)의 막두께를 10∼20[nm]으로 형성한다.
그 후, 화학기상(氣相)성장 (이하, CVD라고 함)에 의하여 전체면에 100∼200[nm] 정도의 막두께의 폴리실리콘막(6)을 형성하고, 이어서 바이폴라트랜지스터부의 베이스 에미터형성부분의 폴리실리콘/게이트산화막적층막을 기존의 드라이에칭기술로 개구한다.
이 폴리실리콘막(6)은 게이트산화막(5)의 보호막으로서 기능한다. 즉, 게이트산화 막(5)을 개구할 때의 레지스트박리공정에 있어서, 게이트산화막이 오염되는 것에 의한 내압(耐壓)불량 등의 발생을 방지할 수 있다.
또한, (1 - 2)공정에서 제2의 폴리실리콘막(7)을 형성하기 전의 불산(HF)에 의한 라이트에칭시의 게∼트산화막에칭을 방지할 수도 있다. 그리고, 라이트에칭은 폴리실리콘-실리콘기판 계면(界面)의 자연산화막을 제거하여, 기판과의 접촉저항을 감소시키는 역할을 가진다. 이것은 당해 폴리실리콘을 기판과의 접촉취출전극으로서 사용하기 위하여 필요하게 된다. 폴리실리콘으로 게이트산화만을 보호하는 공정은 게이트산화막이 20[nm] 이하 정도로 박막화됨에 따라서 필요하게 된다.
(1 - 2) 공정
다음에, CVD에 의하여 100∼200[nm]의 막두께의 제2의 폴리실리콘막(7)을 형성한다. 이 때, 앞의 폴리실리콘 CVD와 합하여 폴리실리콘막두께의 합계는 300∼400[nm]로 되어 있다.
이어서, MOS의 게이트전극부에 N+이온을 주입하고, 또한 바이폴라트랜지스터부의 베이스전극형성부분에 P+이온을 주입한다. 이 후, MOS의 게이트전극 및 바이폴라트랜지스터부의 베이스전극을 남기고, 기존의 드라이에칭기술로 제1 및 제2의 폴리실리콘막을 가공한다. 또한, MOS의 게이트전극부에 N+이온을 주입하는 것은 통상 동일 기판에 형성하는 N채널 MOS를 표면채널구조로 하여 그 특성을 향상시키기 위해서이다.
다음에, MOS부에 P-이온을 주입하여, LDD(lightly doped drain)확산층(8)을 형성한다. LDD확산층(8)의 형성은 게이트길이가 서브μm∼서브하프μm로 미세화됨에 따라서, 호트캐리어내성(耐性)향상의 목적으로 필요하게 된다.
그 후, CVD에 의하여 200∼400[nm]의 막두께로 이루어지는 SiO2를 형성하고, 기존의 드라이에칭기술로 이방성(異方性) 에칭함으로써 LDD용 SiO2스페이서(9)를 형성한다.
이 때, 바이폴라트랜지스터의 베이스 및 에미터형성영역은 폴리실리콘으로 피복되어 있으므로, 이방성 에칭에 의하여 LDD용 SiO2스페이서(9)를 형성할 때, 보호하는 것이 가능하게 되어 오버에칭에 노출되는 일이 없다. 따라서, 반응성 이온에칭(RIE)대미지에 기인하는 소자의 열화, 수율의 저하 등의 문제는 발생하지 않는다. 다음에 MOS부에 P+이온을 주입하여, 소스 및 드레인확산층(10)을 형성한다.
(1- 3)공정
CVD에 의하여 300∼400[nm]의 막두께의 SiO2를 형성한 후, 바이폴라트랜지스터에 있어서의 베이스 및 에미터형성영역의 SiO2/폴리실리콘적층막을 기존의 드라이에칭기술로 에칭제거 한다.
그 후, CVD에 의하여 400∼600[nm]의 막두께의 SiO2를 형성하고, 기존의 드라이에칭 기술로 이방성 에칭함으로써 에미터, 베이스전극분리용 SiO2스페이서(11)를 형성한다.
다음에, CVD에 의하여 에미터형성용 폴리실리콘(12)을 형성, 기존의 드라이에칭기술로 가공한다. 그리고, 이 폴리실리콘(12)에 이온주입하여 확산시킴으로써 베이스 및 에미터를 형성한다.
이 때의 열처리에 의하여, 동시에 베이스취출전극(7)으로부터 P+가 확산되어 그라프트베이스를 형성하는 동시에, MOS부 소스, 드레인확산층을 활성화시킨다.
(1 - 4) 공정
CVD에 의하여 300∼400[nm]의 막두께의 SiO2막을 형성한 후, 기존의 배선기술을 이용하여 각 전극을 형성한다 (도시하지 않음).
이들 일련의 처리수순으로부터 명백한 바와 같이 MOSFET의 형성 및 이 미세화에 따른 고성능화에 따라서, 부가되는 공정이 증가하는 문제가 있다. 구체적으로는, 게이트산화막의 보호막으로서 폴리실리콘을 CVD할 필요성이 있고, 또 MOS의 게이트전극부에의 N+이온을 주입할 필요성이 있다.
또, LDD확산층을 형성할 필요성이 있고, 소스/드레인확산층을 형성할 필요성이 있었다. 그러므로 공정수가 증가하고, 처리코스트 및 TAT가 증가할 우려를 피할 수 없었다.
본 발명은 이상의 점을 고려하여 이루어진 것이며, 고성능의 바이폴라트랜지스터를 기본으로 필요최저한의 공정추가로 MOSFET를 부가할 수 있는 반도체장치 제조방법을 제안하려고 하는 것이다.
이러한 과제를 해결하기 위하여 본 발명의 반도체장치 제조방법에 있어서는, 반도체기판상에 형성된 제1의 절연막에 제1의 개구부를 형성하고, 제1의 개구부에 노출된 반도체기판상의 최소한 일부에 제2의 절연막을 형성하고, 제1의 절연막에 제1의 개구부를 형성하고, 제2의 절연막상 및 제2의 개구부상의 일부에 제1의 전기전도막을 형성하고, 제1의 절연막 및 제1의 전기전도막을 마스크로 하여, 제2의 절연막하의 반도체기판 및 제1의 전기전도막중의 최소한 일부영역에 불순물을 도입하는 공정을 구비한다.
본 발명에 있어서는, 반도체기판상에 형성된 제1의 절연막 및 제1의 전기전도막을 마스크로 하여, 제2의 절연막하의 반도체기판 및 제1의 전기전도막중에 불순물을 도입한다. 이로써, MOSFET의 게이트전극, 소스, 드레인 및 바이폴라트랜지스터의 베이스전극, 래터럴 바이폴라트랜지스터의 에미터, 콜렉터콘택트 및 용량체의 취출전극 및 저항체에의 불순물도입을 동시에 행하는 것이 가능하게 된다.
이 때, 제1의 절연막 및 제1의 전기전도막을 마스크로서 사용하고 있으므로 래터럴 바이폴라트랜지스터의 반도체기판 표면영역, 용량체의 유전막(誘電膜)중에 불순물이 도입되는 일이 없고, 이들의 특성에의 악영향을 방지할 수 있다.
또한, 제2의 절연막을 MOSFET의 게이트산화막 및 또는 용량제의 유전막으로서 이용하여 공정수를 삭감할 수도 있다.
또, 바이폴라트랜지스터의 베이스전극을 불순물확산원으로 하여 반도체기판중에 베이스콘택트(그라프트베이스)영역을 형성할 수 있고, 또 래터럴 바이폴라트랜지스터의 에미터, 콜렉터전극형식을 불순물확산원으로 하여 반도체기판중에 에미터영역 및 콜렉터영역을 형성하는 것이 가능하게 된다.
또, 바이폴라트랜지스터의 베이스전극에 대하여 자체정합적으로 에미터를 형성할 수 있다.
다음에, 도면에 따라서, 본 발명의 일실시예를 상세히 설명한다.
(1) 개요
다음 항 이후에 있어서 설명할 반도체장치의 제조방법은 산화막 및 폴리실리콘전극을 마스크로 하여 불순물을 일괄 도입하는 것을 원리로 한다. 이로써, MOSFET의 게이트전극이나 소스 및 드레인전극, 또 바이폴라트랜지스터의 베이스전극, 래터럴 바이폴라트랜지스터의 에미터 및 콜렉터전극 용량체취출전극, 저항체 등을 적은 공수(工數)(즉 저코스트)로 제조하는 것이다. 구체적인 제조예를 다음에 설명한다.
(2) 제1의 실시예
이 실시예에 있어서는, P채널 MOS트랜지스터, 더블폴리실리콘 NPN바이폴라트랜지스터, 용량체 및 래터럴 PNP바이폴라트랜지스터를 동일 기판상에 형성할 때의 예를 설명한다.
여기서, 제2A도∼제2D도는 P채널 MOS트랜지스터와 더블폴리실리콘구조의 NPN바이폴라트랜지스터가 형성될 영역부분에 있어서의 실리콘기판의 상부단면도이다.
또, 제3A도∼제3D도는 용량체와 횡형(래터럴) PNP바이폴라트랜지스터가 형성될 영역 부분에 있어서의 실리콘기판의 상부단면도이다.
다음에, 프로세스플로에 대하여 설명한다. 또한, 제2A도∼제2D도의 각 공정(2 - 1)∼(2 -4)과 제3A도∼제3D도의 각 공정(3 - 1)∼(3 - 4)은 각각 동일 시점에 있어서의 각 소자의 단면도에 대응하고 있다.
(2 - 1) 및 (3 - 1) 공정
먼저, PSub 기판상에 N+매입층(21), 확산층(22) 및 N형 에피택셜층(23)을 형성한다. 이들은 PMOS의 웰영역, NPN트랜지스터의 콜렉터취출, 용량체의 하부전극, 래터럴 PNP트랜지스터의 베이스취출로서 기능한다.
다음에, 소자분리를 위한 LOCOS산화막(24) 및 P+확산층(25)을 형성한 후에 제1의 산화막(26)을 형성한다. 여기서, LOCOS산화막(24)은 500∼1000[nm]의 막두께로 형성하고, 제1의 산화막(26)은 100∼200[nm]의 막두께로 형성한다. 제1의 산화막으로서는 CVD를 사용해도 된다.
다음에, MOSFET 및 용량체를 형성할 영역부분의 산화막(26)을 제거하고, 제1의 개구부(27)를 형성한다.
(2-2) 및 (3-2) 공정
이 제1의 개구부(27)에 제2의 산화막(28)을 형성한다. 본 산화막(28)은 MOS게이트 산화막, 용량체유전막(誘電膜)으로서 기능한다.
통상의 용도에 있어서의 BiMOSLSI에 있어서는, MOSFET의 성능을 과도하게 요구하지 않으므로 제2의 산화막(28)은 20∼50[nm] 정도의 막두께라도 된다. 따라서, 다음에 폴리실리콘막을 형성할 때에도 라이트에칭에 의한 영향을 고려하지 않아도 된다.
(2 - 3) 및 (3 - 3) 공정
이어서, NPN트랜지스터의 에미터형성영역 및 베이스형성영역 및 래터럴 PNP트랜지스터의 에미터 · 콜렉터형성영역부분에 있는 제1의 절연막(26)을 제거하여 개구를 형성한다.
그 후, CVD에 의하여 전체면에 제1의 전기전도막(29)으로서 100∼200[nm] 정도의 막두께의 폴리실리콘막을 형성한다. 계속하여 MOS의 게이트전극, NPN트랜지스터의 베이스전극, 용량체의 상부전극, 래터럴 PNP트랜지스터의 에미터전극 및 콜렉터전극이 남도록 기존의 드라이에칭기술을 이용하여 본 폴리실리콘막을 가공한다.
다음에 P+이온을 주입하고 MOSFET의 게이트전극 소스(30) 드레인(31) 및 바이폴라트랜지스터의 베이스전극(32)에 불순물을 동시에 도입한다.
이 이온주입시, P+이온은 제1의 절연막(26) 및 제1의 전기전도막(29)을 마스크로 하여 주입되므로 래터럴 PNP트랜지스터의 반도체기판 표면영역 및 용량체의 유전막중에 불순물이 도입되는 일은 없다. 따라서, PNP트랜지스터의 Qb변동에 의한 hFE변동이나 용량체의 유전막중에의 대미지도입에 의한 리크전류의 증대 등 이들의 특성에의 악영향이 방지된다.
또, 이 때의 이온주입조건으로서는, 예를 들면 BF2+이온을 30∼50[keV]정도의 에너지로 1∼5x1015[cm-2] 정도 주입하면 된다.
또, MOSFET의 게이트길이로서 서브[μm] /서브하프[μm]까지 미세화하지 않으면 LDD확산층의 형성은 필요없다.
그리고, P+폴리실리콘체의 일부를 저항체로서 사용할 수도 있다.
(2 - 4) 및 (3 - 4) 공정
CVD에 의하여 300∼400[nm]의 막두께의 SiO2막(33)을 형성한 후, NPN트랜지스터의 베이스부분과, 에미터형성영역의 SiO2막(33) 및 폴리실리콘막(29)의 적층막을 기존의 드라이에칭기술에 의하여 에칭제거한다.
그 후, CVD에 의하여 400∼600[nm]의 막두께의 SiO2막을 형성하고, 기존의 드라이에칭기술로 이방성(異方性) 에칭함으로써 에미터와 베이스전극을 분리하는 SiO2스페이서(34)를 형성한다.
다음에, CVD에 의하여 에미터형성용 폴리실리콘막(35)을 형성하고, 기존의드라이 에칭기술로 전극의 형상으로 가공한다. 이와 같이 가공된 폴리실리콘막(35)에 이온을 주입하여 열확산함으로써 베이스 및 에미터를 형성한다.
이 때의 열처리에 의하여, NPN트랜지스터의 베이스취출전극으로부티 P+가 확산되고 NPN트랜지스터의 그라프트베이스가 형성된다. 또 이 때 동시에 PNP트랜지스터의 에미터전극 및 콜렉터전극으로부터 P+가 확산되고, PNP트랜지스터의 에미터 및 콜렉터가 형성된다. 또한, 동시에 MOS부의 소스, 드레인확산층이 활성화된다.
이들의 처리후, CVD에 의하여 300∼400[nm]의 막두께의 SiO2막을 형실한 후, 기존의 배선기술을 이용하여 각 전극을 형성한다 (도시하지 않음).
이상 일련의 공정에 의하여, P채널 MOS트랜지스터나 더블폴리실리콘 NPN트랜지스터, 또한 래터럴 PNP트랜지스터나 용량체 등을 동일 기판상에 포함하는 반도체장치를 제조할 수 있다.
또한, 이들의 제조수순을 사용하면, 다음과 같은 점을 개선할 수 있있다.
즉, MOSFET의 게이트전극, 소스, 드레인에의 불순물의 도입, 바이폴라트랜지스터의 베이스전극에의 불순물의 도입, 래터럴 바이폴라트랜지스터의 에미터전극 및 콜렉터전극에의 불순물의 도입, 용량체의 취출전극에의 불순물의 도입, 저항체에의 불순물의 도입 등을 동시에 행하는 것이 가능하게 된다.
더욱이 이 때, 래터럴 바이폴라트랜지스터의 반도체기판 표면영역이나 용량체의 유전막중에 불순물이 도입되는 일이 없고, 이들에의 악영향을 방지할 수 있다.
또한, MOSFET의 게이트산화막의 생성공정은 용량체의 유전막생성공정으로서 이용할 수 있는 것에 의하여 공정을 삭감할 수 있다.
또, 바이폴라트랜지스터의 베이스전극을 불순물확산원으로 하여 반도체기판중에 베이스콘택트영역 (그라프트베이스영역)을 형성할 수 있다. 마찬가지로 래터럴 바이폴라 트랜지스터의 에미터전극 및 콜렉터전극을 불순물확산원으로 하여 반도체기판중에 에미터영역 및 콜렉터영역을 형성할 수도 있다.
또, 바이폴라트랜지스터의 베이스전극에 대하여 자체정합적으로 에미터를 형성할 수도 있다.
이로써, 고성능의 바이폴라트랜지스터를 기본으로 필요최저한의 공정을 추가하는 것만으로 MOSFET를 부가할 수 있는 제조방법을 실현할 수 있다.
(3) 제2의 실시예
제4A도∼제4D도에 P채널 MOS트랜지스터와 더블폴리실리콘구조의 NPN바이폴라트랜지스터가 형성될 영역부분에 있어서의 실리콘기판의 상부단면을 나타낸다. 다음에, 프로세스를 나타낸다.
(4 - 1) 공정
또한, 이 (4 - 1)의 공정은 전항에 있어서의 (2 - 1), (3 - 1)의 공정 및 (2 - 2), (3 - 2)의 공정과 대응하고 있다.
PSub 기판상에 N+매입층(21), 확산층(22) 및 N에피택셜층(23)을 형성한다.
이들은 PMOS의 웰, NPN트랜지스터의 콜렉터취출, 용량체의 하부전극, 래터럴PNP트랜지스터의 베이스취출로서 기능한다.
다음에, 소자분리를 위한 LOCOS산화막(24) 및 P+확산층(25)을 형성한 후에 제1의 산화막(26)을 형성한다.
LOCOS산화막(24)은 500∼1000[nm]의 막두께로 형성하고, 제1의 산화막(26)은 100∼200[nm]의 막두께로 형성한다. 이 때 제1의 산화막(26)의 형성에는 CVD를 사용해도 된다.
다음에, MOSFET및 용량체형성영역에 있어서의 제1의 산화막(26)을 제거하여, 제1의 개구부(27)를 형성한다.
그 후, 제1의 개구부(27)에 제2의 산화막(28)을 형성한다. 본 산화막(28)은 MOS게이트산화막, 용량체유전막으로서 기능한다.
통상의 용도에 있어서의 BiMOSLSI에 있어서는, MOSFET의 성능을 과도하게 요구하지 않으므로 제2의 산화막(28)은 20∼50[nm]의 막두께라도 된다. 따라서 다음에 폴리실리콘막을 형성할 때에도 라이트에칭에 의한 영향 등은 고려하지 않아도 된다.
(4 - 2) 공정
이 (4 - 2)의 공정 및 다음의 (4 -3)의 공정은 전항에 있어서의 (2 - 3), (3 - 3)의 공정과 대응하고 있다.
이 공정에서는 PMOS트랜지스터의 소스, 드레인, 콘택트형성영역의 제1의 절연막(36), NPN트랜지스터의 에미터, 베이스형성영역의 제1의 절연막(26), 래터럴PNP트랜지스터의 에미터, 콜렉터형성영역의 제1의 절연막(26)을 제거하여, 개구한다.
다음에, CVD에 의하여 전체면에 제1의 전기전도막(29)으로서 100∼200[nm] 정도의 막두께로 폴리실리콘을 퇴적시킨다.
(4 - 3) 공정
다음에, MOS의 게이트전극, 소스, 드레인취출전극 및 NPN트랜지스터의 베이스전극, 또 용량체의 상부전극이나 래터럴 PNP트랜지스터의 에미터, 콜렉터전극을 남기고, 기존의 드라이에칭기술에 의하여 본 폴리실리콘막을 가공한다.
다음에, P+이온을 주입하고, MOSFET의 게이트전극, 소스, 드레인취출전극 및 바이폴라트랜지스터의 베이스전극에의 불순물도입을 동시에 행한다.
이 때, 제1 절연막(26) 및 제1의 전기전도막(29)을 마스크로서 사용하고 있으므로 래터럴 PNP트랜지스터의 반도체기판 표면영역, 용량체의 유전막중에 불순물이 도입되는 일이 없다. 따라서, PNP 트랜지스터의 Qb변동에 의한 hFE의 변동이나 용량체의 유전막 중에의 대미지도입에 의한 리크전류의 증대 등 이들의 특성에의 악영향이 방지된다.
이 때의 이온주입조건으로서는, 예를 들면 BF2이온을 30∼50[keV] 정도의 에너지로 1∼5x1015[cm-2] 정도를 주입하면 된다.
또, MOSFET의 게이트길이로서 서브[μm] /서브하프[μm]까지 미세화하지 않으면, LDD 확산층의 형성은 필요없다.
그리고, P+폴리실리콘체의 일부를 저항체로서 사용가능하다.
(4 - 4)공정
또, (4 - 4)의 공정은 (2 - 4), (3 - 4)의 공정과 대응하고 있다.
먼저, CVD에 의하여 300∼400[nm]의 막두께의 SiO2막(33)을 형성한 후, NPN트랜지스터의 베이스, 에미터형성영역의 산화막/폴리실리콘적충막을 기존의 드라이에칭기술로 제거한다.
그 후, CVD에 의하여 400∼600[nm]의 막두께의 SiO2막을 형성하고, 기존의 드라이에칭기술로 이방성 에칭함으로써 에미터, 베이스전극분리용 산화막스페이서(34)를 형성한다.
다음에, CVD에 의하여 에미터형성용 폴리실리콘막을 형성하고, 이것을 기존의 드라이 에칭 기술로 가공한다.
이어서, 폴리실리콘막에의 이온주입 및 확산에 의하여 베이스 및 에미터를 형성한다.
이 때의 열처리에 의하여, 동시에 NPN트랜지스터의 베이스취출전극 및 래터럴 PNP트랜지스터의 에미터, 콜렉터전극으로부터 P+를 확산하고, NPN트랜지스터의 그라프트베이스, PNP트랜지스터의 에미터, 콜렉터를 형성하는 동시에 MOS부 소스, 드레인확산층을 활성화시킨다.
CVD에 의하여 300∼400[nm]의 막두께의 SiO2막을 형성한 후, 기존의 배선기술을 이용하여 각 전극을 형성한다 (도시하지 않음).
이상의 프로세스를 사용하면, 제1의 실시예와 동일한 효과를 얻을 수 있다. 또, 이에 더하여 MOSFET의 소스, 드레인확산층에 대하여 취출전극을 자체정합으로 형성할 수 있고, 소자면적의 축소, 집적도의 증대에 기여할 수 있다.
(4) 다른 실시예
그리고, 전술한 실시예에 있어서는, P채널 MOS트랜지스터, 더블폴리실리콘 NPN바이폴라트랜지스터, 용량체 및 래터럴 PNP바이폴라트랜지스터를 동일 기판상에 형성하는 경우에 대하여 설명하였으나, 본 발명은 이에 한하지 않고, 이들 중 몇가지를 동일 기판상에 형성하는 경우에도 적용할 수 있다.
전술한 바와 같이 본 발명에 의하면, MOSFET의 게이트전극 소스, 드레인 및 바이폴라트랜지스터의 베이스전극, 래터럴 바이폴라트랜지스터의 에미터, 콜렉터전극, 용량체의 취출전극, 저항체에의 불순물도입을 동시에 행하는 것이 가능하게 된다. 또한, 이 때 래터럴 바이폴라트랜지스터의 반도체기판 표면영역, 용량체의 유전막중에 불순물이 도입되는 일이 없고, 이들에의 악영향을 방지할 수 있다.
제1A도∼제1D도는 종래의 반도체장치 제조방법을 설명하기 위한 약선적 단면도.
제2A도∼제2D도는 본 발명에 의한 반도체장치 제조방법을 설명하기 위한 약선적 단면도.
제3A도∼제3D도는 본 발명에 의한 반도체장치 제조방법을 설명하기 위한 약선적 단면도.
제4A도∼제4D도는 본 발명에 의한 반도체장치 제조방법을 설명하기 위한 약선적 단면도.
* 도면의 주요부분에 대한 부호의 설명
(21) : N+매입층, (22) : 확산층, (23) : N형 에피택셜층, (24) : LOCOS산화막, (25) : P+확산층, (26) : 제1의 산화막, (27) : 개구부, (28) : 제2의 산화막 (29) : 제1의 전기전도막, (34) : 산화막스페이서, (35) : 폴리실리콘막.

Claims (7)

  1. 반도체 기판에 바이폴라 트랜지스터 및 MOSFET을 형성하기 위한 반도체 장치 제조 방법으로서,
    상기 반도체 기판 위에 형성된 제1 절연막에 제1 개구부를 형성하는 단계,
    상기 제1 개구부를 통해 노출된 상기 반도체 기판의 적어도 일부에 제2절연막을 형성하는 단계,
    상기 제1 절연막에 제2 개구부를 형성하는 단계,
    상기 제2 절연막 위 및 상기 제2 개구부의 일부에 제1 전기 전도막을 형성하는 단계, 그리고
    상기 제1 절연막 및 상기 제1 전기 전도막을 마스크로 삼아, 상기 제2 절연막 아래의 반도체 기판 및 제1 전기 전도막 내의 적어도 일부 영역에 불순물을 도입하는 단계를 포함하고,
    상기 반도체 기판의 적어도 일부 영역에 도입되는 불순물은 제1전도형이고,
    상기 제1 전기 전도막으로부터의 불순물 확산으로 상기 반도체 기판 내에 상기 제1 전도형의 불순물 확산층을 형성하는 단계,
    상기 제2 개구부를 통하여 노출된 반도체 기판 위의 상기 제1 전기 전도막의 일부에 제3 개구부를 형성하는 단계, 그리고
    상기 제3 개구부 내에 제2 전도형의 불순물을 도입하는 단계, 를 더 포함하고,
    상기 제2 절연막의 막두께가 상기 제1 절연막의 막두께와 같거나 작은 반도체 장치의 제조 방법.
  2. 제1항에서,
    래터럴 바이폴라 트랜지스터의 표면 중 일부에 상기 제1절연막이 형성되어 있는 반도체 장치의 제조 방법.
  3. 제1 항에서,
    용량체의 유전막(誘電膜) 표면에 상기 제1 전기 전도막이 형성되어 있는 반도체 장치의 제조 방법.
  4. 제 1항에서,
    상기 제2 절연막은 MOSFET의 게이트 산화막 또는 용량체의 유전막인 반도체 장치의 제조 방법.
  5. 제 1항에서,
    상기 제1 전기 전도막은 MOSFET의 소스, 드레인 또는 바이폴라 트랜지스터의 베이스 콘택트 또는 래터럴 바이폴라 트랜지스터의 이미터, 컬렉터인 반도체 장치의 제조 방법.
  6. 제1항에서,
    상기 제1 전도형의 불순물 확산층은 MOSFET의 소스, 드레인 또는 바이폴라 트랜지스터의 베이스 콘택트 또는 래터럴 바이폴라 트랜지스터의 이미터, 컬렉터인 반도체 장치의 제조 방법.
  7. 제1항에서,
    상기 제2 전도형의 불순물 확산층은 바이폴라 트랜지스터의 이미터인 반도체 장치의 제조 방법.
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