JPH025463A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置及びその製造方法に関し
、特に、バイポーラトランジスタとＭ　ｌ５ＦＥＴとを
同一基板上に混載する半導体集積回路装置（バイポーラ
−０ＭＯ８ＬＳＩ）に適用して有効な技術に関するもの
である。

〔従来の技術〕

従来、バイポーラトランジスタと相補ＷＭＩＳＦＥＴと
を同一基板上に形成したバイポーラ−０ＭＯ８ＬＳＩを
製造する場合には、製造工程が複雑となるのを避けるた
め、バイポーラトランジスタは０ＭＯ８技術を利用する
ことによりできるだけ簡単な工程で形成されている。

このバイポーラ−０ＭＯ８ＬＳＩについては、例えばア
イ・イー・デイ−・エム、１９８５年。

テクニカル　ダイジェスト　第４２３頁から第４２６頁
（Ｉ　ＥＤＭ　　ｌ　９８５　、　Ｔｅｃｈｎｉｃａｌ
　Ｄｉｇｅｓｔｐｐ、４２３−４２６　）において論じ
られている。

このバイポーラ−０ＭＯ８ＬＳＩの製造方法は次のとお
りである。すなわち、ｐ−型半導体装置中にｎ中型埋め
込み層及びｐ中型埋め込み層を形成した後、この半導体
基板上にエピタキシャル層を形成する。次に、このエピ
タキシャル層中に前記ｎ小型及びｐ中型の埋め込み層に
対応してそれぞれｎウェル及びｐウェルを形成する。次
に、このエピタキシャル層の表面にフィールド絶縁膜を
選択的に形成した後、このフィールド絶縁膜で囲まれた
活性領域表面に絶縁膜を形成する。次に、−層目の多結
晶シリコン膜によりＭＩＳＦＥＴのゲート電極を形成し
た後、バイポーラトランジスタの真性ベース領域（内部
ベース領域）をイオン打ち込みにより形成する。次に、
ｎチャネル及びｐチャネルＭＩＳＦＥＴのソース領域及
びドレイン領域をイオン打ち込みにより形成する。これ
らのｎチャネル及びｐチャネルＭＩＳＦＥＴは、ホット
エレクトロンによる特性変動を防止するために、通常、
いわゆるＬＤＤ　（Ｌｉｇｈｔｌｙ　ＤｏｐｅｄＤｒａ
ｉｎ）構造にする。従って、これらのソース領域及びド
レイン領域は、まず前記ゲート電極を゛マスクとして低
不純物濃度のイオン打ち込みを行つた後、このゲート１
！極の側面に絶縁物から成る側壁を形成し、その後この
側壁をマスクとして高不純物濃度のイオン打ち込みを行
うことにより形成する。前記ｐチャネルＭ　Ｉ　８　Ｆ
　Ｅ　Ｔのソース領域及びドレイン領域の形成のための
イオン打ち込みの際には、所定のマスクを用いてバイポ
ーラトランジスタのグラフトベース領域（外部ベース領
域）も形成する。

次に、活性領域上に形成された前記絶縁膜の一部をエツ
チングにより除去した後、全面に二層目の多結晶シリコ
ン膜を形成する。次に、この多結晶シリコン膜に例えば
ヒ素をドープした後、この多結晶シリコン膜をパターン
ニングして、形成すべきエミッタ領域に対応する部分の
みを残す。次に、この状態でアニールを行うことにより
、前記多結晶シリコン膜中のヒ素をエピタキシャル層中
に拡散させて、前記真性ベース領域中にエミッタ領域を
形成する。このエミッタ領域上の多結晶シリコン膜はそ
のまま残されてエミッタ電極とし゛て用いられる。次に
、全面にバノシベーシロン用の絶縁膜を形成し、この絶
縁膜にコンタクトホールな形成した後、全面にアルミニ
ウム膜を形成する。

次に、このアルミニウム膜をパターンニングして、パイ
ボー２トランジスタのエミッタ、ベース及びコレクタ用
のアルミニウム電極並びにＭＩＳＦＥＴのソース領域及
びドレイン領域用のアルミニウム電極を形成する。

前記バイポーラ−０ＭＯ８ＬＳＩにおいてバイポーラト
ランジスタを高速化するためには、エミッタ領域及びベ
ース領域の接合深さを浅くする必要がある。ところが、
ベース領域の接合深さを浅くするとベース抵抗が大きく
なってしまうという問題がある。これは、真性ベース領
域の層抵抗が大きくなること、エミッタ領域とグラフト
ベース領域との距離はマスク合わせ余裕をとる必要があ
るために狭くすることができないこと等による。

一方、例えばアイ・イー・デイ−・エム、１９８５年、
テクニカル　ダイジェスト　第３４頁から第３７頁（Ｉ
　ＥＤＭ　１９　ｇ　５　、　Ｔｅｃｈｎｉｃａｌ　Ｄ
ｉｇｅｓｔｐｐ、３４−３７）において論じられている
ように、超高速バイポーラＬＳＩの分野では、上述の問
題を解決するために、自己整合技術を用いることにより
前記バイポーラトランジスタの高速化が図られている。

この自己整合技術を用いたバイポーラトランジスタにお
いては、ｐ中型の多結晶シリコン膜から成るベース引き
出し電極がこのベース引き出し電極からのｎ型不純物の
拡散により形成されたグラフトベース領域に接続されて
いる。前記ベース引き出し電極の側面及び上面には絶縁
膜が形成され、この絶縁膜を介して、ｎ中型多結晶シリ
コン膜から成る多結晶シリコンエミッタ電極が形成され
ている。エミッタ領域は、この多結晶シリコンエミッタ
電極からのｎ型不純物の拡散により形成されている。こ
の場合、前記ベース引き出し電極と前記多結晶シリコン
エミッタ電極とは前記絶縁膜により自己整合的に分離さ
れた構造となっているため、エミッタ領域とグラフトベ
ース領域との距離を十分に狭くすることができ、これに
よってベース抵抗の低減を図ることができる。

〔発明が解決しよりとする課題〕

しかしながら、上述の従来のバイポーラ−０ＭＯ８ＬＳ
Ｉは製造工程が複雑であるという問題がある。また、上
述の自己整合技術によるバイポーラトランジスタを０Ｍ
Ｏ８とともに同一基板上に形成する場合、それらの製造
プロセスを単純に組み合わせただけでは製造工程数が著
しく増加してしまうという問題があった。

本発明の目的は、バイポーラトランジスタとＭＩＳＦＥ
Ｔとを有する半導体集積回路装置の製造工程の簡略化を
図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかＫなるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、第１の発明においては、バイポーラトランジ
スタのベース引き出し電極とＭＩＳＦＥＴのゲート電極
とが同一の製造工程で形成された同一の導体膜により構
成されている。

また、第２の発明においては、導体膜を全面に形成する
工程と、前記導体膜をパターンニングすることによりバ
イポーラトランジスタのベース引き出し電極とＭＩＳＦ
ＥＴのゲート電極とを同時に形成する工程とを具備して
いる。

〔作用〕

第１の発明における上記した手段によれば、ベース引き
出し電極とゲート電極とが同一の製造工程で形成された
導体膜により構成されていることから、この分だけ製造
工程が減少し、このため半導体集積回路装置の製造工程
の簡略化を図ることができる。

また、第２の発明における上記した手段によれば、同一
の製造工程で形成された導体膜をパターンニングするこ
とによりベース引き出し電極とゲート電極とを同時に形
成しているので、半導体集積回路装置を簡単な製造工程
で製造することができる。

〔実施例〕

以下、本発明の実施例を図面を用いて具体的に説明する
。

なお、実施例を説明するための全面において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。

実施例Ｉ 第１図は、本発明の実施例Ｉによるバイボー２−０ＭＯ
８ＬＳＩを示す平面図であり、第２図は、第１図のＸ−
Ｘ線に沿っての断面図である。

第１図及び第２図に示すように、実施例Ｉによるバイポ
ーラ−０ＭＯ８ＬＳＩにおいては、例えばｐ−型シリコ
ン基板のような半導体基板１中に例えばｎ小型の埋め込
み層’ｌ、ａ　、　２ｂ及び例えばｐ中型の埋め込み層
３ａ　、３ｂが設けられている。これらの埋め込み層２
ａ、２ｂの最大不純物濃度は例えば１×１０１１１／ｄ
であり、埋め込み暦３ａ　ｌ　３ｂの最大不純物濃度は
例えばＩ　Ｘ　１０Ｉフ／ｃｒＩである。また、前記半
導体基板１上には例えばシリコン層のようなエピタキシ
ャル層４が設けられている。なお、このエピタキシャル
層４を成長する前の半導体基板１０表面を第２図におけ
る一点鎖線で示すっこのエピタキシャル層４中には、例
えばｎつ！＃５３　、５１）及びｐｌ−＃６ａ＃６ｂが
それぞれ前記埋め込み層ｚａ＋２ｂ及び埋め込み層３ａ
、３ｂに対応して設けられている。これらのｎウェル５
　ａ　＋　５　ｂの平均不純物濃度及び深さはそれぞれ
例えばＩ　Ｘ　１０”／ｉ及び１．０１１ｍであり、ｐ
フェル５ａ　、６ｂの平均不純物濃度及び深さも同様に
それぞれ例えばＩ　Ｘ　１０１・／ｄ及び１．０μｍで
ある。

前記エピタキシャルＭ４の表面には例えば膜厚０．５μ
ｍのＳｉｎ、膜のようなフィールド絶縁膜７が選択的に
設けられ、これにより素子分離が行われている。このフ
ィールド絶縁膜７で囲まれた部分における前記ｎウェル
５ａの表面には、このフィールド絶縁膜７上に延在する
ベース引き出し電極８が設けられている。このベース引
き出し電極８は、例えば膜厚０．１μｍのｐ中型の多結
晶シリコン膜９と、その上に設けられた高融点金属シリ
サイド膜１０とから成る。この高融点金属シリサイド膜
１０としては、タングステンシリサイド（Ｗ８ｉ、）膜
、モリブデンシリサイド（ＭｏＳｉ、）膜、タンタルシ
リサイド（ＴａＳｉｔ）ｌ［−チタンシリサイド（Ｔｉ
Ｓｉ、）膜、白金シリサイド（Ｐｔ８ｉ、）膜等を用い
ることができる。この高融点金属シリサイド膜１０とし
て例えば膜厚０．１５μｍのＷＳｉｌ膜を用いた場合、
その層抵抗は約５Ω／口と極めて低い。

前記ベース引き出し電極８は、前記ｐ中型多結晶シリコ
ン膜９からのｐ型不純物の拡散により前記ｎウェル５ａ
中に形成された例えばｐ中型のグラフトベース領域１１
に接続されている。このグラフトベース領域１１の深さ
は例えば０．４μｍである。前記ベース引き出し電極８
の側面には例えばＳｉｎ、のような絶縁物から成る側壁
１２（スペーサ）が設けられ、またその上には例えばＳ
ｉｎ。

膜のような絶縁膜１３が設けられている。この側壁１２
の幅は例えば０．３μｍである。

また、前記ｎウェル５ａ中には、前記ベース引き出し電
極８に対して自己整合的に、しかも前記グラフトベース
領域１１と接続された状態で例えばｐ型の真性ベース領
域１４が設げられている。

この真性ベース領域１４の深さは例えば０．３μｍであ
り、層抵抗は例えば約９００Ω／口である。

符号１５は例えばｎ小型の多結晶シリコン膜から成る多
結晶シリコンエミッタ電極である。この多結晶シリコン
エミッタ電極１５により、その上にアルミニウム電極を
設けた場合のアロイピット（ａｌｌｏｙ　ｐｉｔｓ）を
防止することができるので、電極の信頼性の向上を図る
ことができる。前記内部ベース領域１４中には、この多
結晶シリコンエミッタ電極１５を構成するｎ生型多結晶
シリコン膜からのｎ型不純物の拡散により形成された例
えばｎ小型のエミッタ領域１６が前記側壁１２に対して
自己整合的に設けられている。このエミッタ領域１６の
深さは例えば０．２μｍである。これらのエミッタ領域
１６、真性ベース領域１４及びこの内部ベース領域１４
の下方のｎウェル５ａから成るコレクタ領域により、ｎ
ｐｎ型バイポーラトランジスタＱ、が構成されている。

また、符号１７は前記埋め込み層２ａと接続されている
例えばｎ＋型のコレクタ取り出し領域である。

上述のことかられかるように、本実施例によれば、エミ
ッタ領域１６の周辺が側壁１２０幅よりも小さい間隔で
グラフトベース領域１１１Ｃより取り囲まれた構造とな
っており、しかもベース引き出し’Ｆ［８の層抵抗が極
めて低いので、ベース抵抗を極めて低くすることができ
る。例えば、前記エミッタ領域１６の大きさが１×５μ
ゼである場合、既述の従来のバイポーラ−ＣＭＯ８ＬＳ
Ｉにおけるバイポーラトランジスタのベース抵抗は約５
００Ωであるのに対して、本実施例によれば、ベース抵
抗を約１３０Ωと著しく低減することができるーこれに
よって、前記ｎｐｎ型バイポーラトランジスタＱ、の高
速動作化を図ることができる６また、前記ベース引き出
し電極８は、多結晶シリコン膜９及び高融点金属シリサ
イド膜１０を全面に形成した後にこれらをパターンニン
グすることにより後述のゲート電極１９．２０と同時に
形成されたものである。これによって、この分だけ製造
工程数が減少するので、製造工程の簡略化を図ることが
できる。

一方、フィールド絶縁膜７で囲まれた部分における前記
ｎウェル５ｂ及びｐウェル６ｂの表面には、例えば膜厚
２５０Ａの８ｉ０．膜のような絶縁膜１８が設けられて
いる。この絶縁膜１８の上には、例えばｎ小型の多結晶
シリコン膜９と、その上に設けられた前記高融点金属シ
リサイド膜１゜とから成るゲート電極１９．２０が設け
られている。これらのゲート電極１９．２０は、上述の
ように前記ベース引き出し電極８と同時に形成されたも
のである。なお、これらのゲート電極１９゜２０の側面
及び上面にはそれぞれ側壁１２及び絶縁膜１３が設けら
れている。

前記ｎウェル５ｂ中には、前記ゲート電極１９に対して
自己整合的に例えばｐ中型のソース領域２１及びドレイ
ン領域２２が設けられている。これらのゲート電極１９
．ソース領域２１及びドレイン領域２２によりｐチャネ
ルＭＯ８ＦＥＴ（Ｍｌ５ＦＥＴ）Ｑ、が構成されている
。これらのソース領域２１及びドレイン領域２２のうち
の前記ゲート電極１９の端部の下方の部分には、例えば
ｐ−型の低不純物濃度部２１　ａ　ｌ　２２ａが設けら
れている。すなわち、このｐチャネルＭＯ８ＦＥＴＱｔ
は、この低不純物濃度部２２ａによりドレイン領域２２
の近傍の電界を緩和した、いわゆるＬＤＤ構造を有する
。前記ソース領域２１及びドレイン領域２２のうちの高
不純物濃度部の深さ及び平均不純物濃度はそれぞれ例え
ば０．４μｍ及び２　Ｘ　１０！０／ｃＩＩであり、前
記低不純物濃度部２１ａ。

２２Ｈの深さ及び平均不純物濃度はそれぞれ例えば０２
μｍ及び５Ｘ１０’フ／ｄである。

前記ｐウェル６ｂ・中には、前記ゲート電極２０に対し
て自己整合的に例えばｎ生型のソース領域２３及びドレ
イン領域２４が設けられている。これらのゲート電極２
０．ソース領域２３及びドレイ／領域２４によりｎチャ
ネルＭＯ８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ、が構成されてい
る。前記ソース領域２３及びドレイン領域２４のうちの
前記ゲート電極２０の端部の下方の部分には、例えばｎ
−型の低不純物濃度部２３ａ　＃　２４ａが設けられて
いる。従って、このｎチャネルＭＯ８ＦＥＴＱ。

は、前記ｐチャネルＭＯ８ＦＥＴＱ、と同様に、この低
不純物濃度部２４８によりドレイン領域２４の近傍の電
界を緩和したＬＤＤ構造を有する。前記ソース領域２３
及びドレイン領域２４のうちの高不純物濃度部の深さ及
び平均不純物濃度はそれぞれ例えば０．４μｍ及び２　
Ｘ　１０”／ａｌであり、前記低不純物濃度部２３ａ、
２４ａの深さ及び平均不純物濃度はそれぞれ例えば０．
２μｍ及び５×１０’フ／ｄである。このｎチャネルＭ
Ｏ８ＦＥＴ’Ｑ３と前記ｐチャネルＭＯ８ＦＥＴＱ、と
により０ＭＯ８（相補型ＭＩＳＦＥＴ）が構成されてい
る。なお、これらのｐチャネルＭＯ８ＦＥＴＱ。

及びｎチャネルＭＯ８ＦＥＴＱ、は必ずしも上述のよ５
１／（ＬＤＤ構造とする必要はない。

また、実際には前記ｎｐｎ型バイポーラトランジスタＱ
ｔ＋ｐチャネルＭＯ８ＦＥＴＱｔ及びｎチャネルＭＯ８
ＦＥ’ｌ’Ｑ、を覆うようにパッシベーション用の絶縁
膜が設けられ、この絶縁膜上に例えばアルミニウム配線
が設けられているが、これらの絶縁膜及びアルミニウム
配線の図示は省略し、第１図にコンタクトホールＣ２〜
Ｃ？のみ示すＯ なお、前記高融点金属シリサイド膜１０の代わりに例え
ばＷやＭｏのような高融点金属膜を用いてもよい。また
、前記ベース引き出し電極８及びゲート電極１９．２０
を高融点金属シリサイド膜１０や高融点金属膜のみによ
り構成してもよい。

さらに、前記ｐチャネルＭＯ８ＦＥＴＱ、及びｎチャネ
ルＭＯ８ＦＥＴＱ３のしきい値電圧の調節のために、前
記ゲート電極１９．２０を構成するｎ中型多結晶シリコ
ン膜９の代わりＶＣｐ十型中型晶シリコン膜を用いても
よい。

次に、上述のように構成された実施例■によるバイポー
ラ−０ＭＯ８ＬＳＩの製造方法の一例について説明する
。

第３図に示すように、まずイオン打ち込み、拡散等によ
り半導体基板１中に埋め込み層２　ａ　ｔ　２ｂｔ３ａ
、３ｂを形成した後、この半導体基板１上に例えばエピ
タキシャル成長によりエピタキシャル層４を形成する。

次に、このエピタキシャルＮ４中に例えばそれぞれｎ型
不純物及びｐ型不純物をイオン打ち込みすることにより
ｎウェル５ａ　、　５ｂ及びｎウェル６ａ、６ｂを形成
する。次に、例えば選択酸化により前記エピタキシャル
層４０表面にフィールド絶縁膜７を形成する。次に、例
えばリンのようなｎ型不純物のイオン打ち込み、拡散等
により前記ｎウェル５ａ中に例えばリンのようなｎ型不
純物を選択的にイオン打ち込みすることによりコレクタ
取り出し領域１７を形成する。次に、前記フィールド絶
縁膜７で囲まれたｎウェル５ａ１５ｂ及びｎウェル６ａ
、６ｂの表面に例えば熱酸化により絶縁膜１８を形成す
る。次に、前記ｎウェル５ａの表面に形成された絶縁膜
１８のみ選択的にエツチング除去する。

次に第４図に示すように、例えばＣＶＤ（Ｃｈｅｍｉ−
ｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法によ
り全面に多結晶シリコン膜９を形成する。前記多結晶シ
リコン１１ｇ９であって、後にベース引き出し電極８と
なる部分を除いて（例えばヒ素のような）ｎ型不純物を
あらかじめイオン打ち込み等により選択的にドープする
。次に、例えばＣＶＤ法により全面に高融点金属シリサ
イド膜１０を形成した後、この高融点金属シリサイド膜
１０の上に所定形状のフォトレジスト膜２５を形成する
。次に、このフォトレジスト膜２５をマスクとして前記
多結晶シリコン膜９及び高融点金属シリサイド膜１０中
Ｋ例えばホウ素のようなｎ型不純物をイオン打ち込みす
る。このイオン打ち込みは、例えば打ち込みエネルギー
Ｉ　Ｑ　ｋｅＶ　、ドーズ量５　Ｘ　１０１６／ｉの条
件で行う。この後、前記フォトレジスト膜２５を除去す
る。

前記ｎ型不純物（ホウ素）のイオン打ち込みは、前記高
融点金属シリサイド膜１０を形成する前に、行ってもよ
い。

次に第５図に示すように、前記高融点金属シリサイド膜
１０の上Ｋ例えばＣＶＤ法により例えば膜厚０．３μｍ
の絶縁膜１３を形成した後、これらの絶縁膜１３．前記
高融点金属シリサイド膜１０及び前記多結晶シリコン膜
９を例えば反応性イオンエツチング（ＲＩＥ）のような
異方性エツチングにより順次パターンニングして、ベー
ス引き出し電極８及びゲート電極１９．２０を形成する
。

これによって、これらのベース引き出し電極８及びゲー
ト電極１９．２０を同時に形成することができる。すな
わち、同一の製造工程で形成された同一の導体膜（多結
晶シリコン膜９及び高融点金属シリサイド膜１０）によ
り、ベース引き出し電極８及びゲート電極１９．２０を
構成することができる。また、バイポーラトランジスタ
とＭＩＳＦＥＴの製造工程において、最重要工程である
エミツタ幅Ｗを決定する工程とゲート長りを決定する工
程とが同時に、１回のエツチング工程により行うことが
できる。前記した理由は、前記ベース引き出し電極８を
パターンニングする工程は、エミッタ＠Ｗを、後の工程
で形成される側壁１２とともに、規定しているからであ
る。

前記側壁１２は、例えば、ＣＶＤ法により全面にＳｉｎ
、膜のような絶縁膜を形成した後、ＲＩＥにより、この
絶Ｒ膜を基板表面と垂直方向に異方性エツチングして形
成されるが、側壁１２の基板と水平方向の長さは、前記
ＣＶＤ法により堆積された絶縁膜の膜厚で、はぼ決定さ
れるためである。

次に第６図に示すように、ゲート電極２０をマスクとし
てｎウェル６ｂ中に例えばリンのようなｎ型不純物を例
えば打ち込みエネルギー５ＱｋｅＶ、ドーズｉ　１　Ｘ
　１０Ｉ３／Ｃｒｌの条件で選択的にイオン打ち込みす
ることにより低不純物濃度部２３ａ。

２４ａを形成する。次に、同様にしてゲート電極１９を
マスクとしてｎウェル５ｂ中に例えばホウ素のようなｎ
型不純物を例えば打ち込みエネルギ３０ｋｅＶ４　ドー
ズ量１ｘ　１ｏ”１ｃｙｌの条件で選択的にイオン打ち
込みすることにより低不純物濃度部２１ａ１２２２を形
成する。この後、例えば９００℃で１０分間熱処理を行
うことにより、前記ベース引き出し電極８中のｎ型不純
物をｎウェル５ａ中に拡散させてグラフトベース領域１
１を形成するとともに、イオン打ち込みされた前記不純
物の電気的活性化を同時に行う。

次に、例えばＣＶＤ法により全面に例えば膜厚０．４μ
ｍの５ｉ０２膜のような絶縁膜を形成した後、例えば几
ＩＥによりこの絶縁膜を基板表面と垂直方向に異方性エ
ツチングすることによって、Ｗ、７図に示すように、前
記ベース引き出し電極８及びゲート電極１９．２０の側
面に側壁１２を形成する。次に、この側壁１２をマスク
としてｎウェル６ｂ中に例えばヒ素のようなｎ型不純物
を例えば打ち込みエネルギー３　Ｑ　ｋｅＶ、ドーズｔ
　５　ｘ　１０＋ａ／Ｃｒｌの条件で選択的にイオン打
ち込みすることにより、この側壁１２に対して自己整合
的にソース領域２３及びドレイン領域２４を形成する。

次に、この側壁１２をマスクとしてｎウェル５ｂ中に例
えばホウ素のようなｎ型不純物を例えば打ち込みエネに
’ｆ　−３０ｋｅＶ、　　）”−Ｘ量２ｘ１””／ｃｎ
ｌの条件で選択的にイオン打ち込みすることにより、こ
の側壁１２に対して自己整合的にソース領域２１及びド
レイン領域２２を形成する。次に、この側壁１２をマス
クとしてｎウェル５ａ中に例えばホウ素のようなｐ型不
純物を例えば打ち込みエネルギーＩ　Ｑ　ｋｅＶ、　　
ドーズｔ　Ｉ　Ｘ　１０”／ｃｄの条件で選択的にイオ
ン打ち込みすることにより、この側壁１２に対して自己
整合的に真性ベース領域１４を形成する。

次に第８図に示すように、例えばＣＶＤ法により全面に
例えば膜厚０．１５μｍの多結晶シリコン膜２６を形成
した後、この多結晶シリコン膜２６に例えばヒ素のよう
なｎ型不純物を例えば打ち込みエネルギー８０ｋｅｖ、
ドーズ量１．５　Ｘ　１０１６／ｄの条件でイオン打ち
込みする。

次に、例えば９５０℃で２０分間熱処理を行って前記多
結晶シリコン膜２６中のｎ型不純物を前記内部ベース領
域１４中に拡散させることにより、第２図に示すように
、前記側壁１２に対して自己整合的にエミッタ領域１６
を形成する。次に、エツチングにより前記多結晶シリコ
ン膜２６をパターンニングして多結晶シリコンエミッタ
電極１５を形成する。この状態における前記エミッタ領
域１６の深さは例えば０．１μｍ、真性ベース領域１４
の深さは例えば０．２５μｍ、グラフトベース領域１１
の深さは例えば０．４μ”ｓｐチャネルＭＯ８ＦＥＴＱ
、のソース領域２１及びドレイン領域２２並びＫｎチャ
ネルＭＯ８ＦＥＴＱ、のソース領域２３及びドレイン領
域２４の深さはいずれも例えば０．４μｍである。

この後、全面にパッジページ田ン用の絶縁膜（図示せず
）を形成した後、この絶縁膜にコンタクトホールＣ，−
Ｃ，を形成する。次に、全面に例えばアルミニウム膜を
形成し、このアルミニウム膜を壬ツチングによりパター
ンニングして所定の配線（図示せず）を形成し、これＫ
よって目的とするバイポーラ−０ＭＯ８ＬＳＩを完成さ
せる。

上述の製造方法によれば、ベース引き出し電極８と自己
整合的に設けられたエミッタ領域１６を有する高速のｎ
ｐｎ型バイポーラトランジスタＱ。

と０ＭＯ８とを簡単な製造工程で同一の半導体基板１上
に形成することができる。

実施例■ 第９図は、本発明の実施例■によるバイポーラ−０ＭＯ
８ＬＳＩを示す断面図である。なお、この実施例■によ
るバイボー７−０ＭＯ８ＬＳＩの平面図は第１図と同様
である。

第９図に示すよ５に、実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩは、ベース引き出し電極８及びゲート電極１
９．２０がそれぞれｐ型及びｎ型不純物をドープした、
層抵抗が例えば２００Ω／口及び３０Ω／口の多結晶シ
リコン膜のみから構成されていることを除いて、実施例
■によるバイポーラ−０ＭＯ８ＬＳＩと実質的に同一の
構成を有する。これらのベース引き出し電極８及びゲー
ト電極１９．２０は、同一型造工程で形成された同一の
多結晶シリコン膜に不純物ドーピングを行った後にパタ
ーンニングすることにより同時に形成されたものである
。これによって、実施例■と同様に製造工程の簡略化を
図ることができる。

この実施例■によるバイポーラ−０ＭＯ８ＬＳＩの製造
方法は、高融点金属シリサイド膜１０を形成しないこと
を除いて、実施例■において述べたと同様である。

実施例■ 第１０図は、本発明の実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩを示す断面図である。なお、この実施例■に
よるバイポーラ−０ＭＯ８ＬＳＩの平面図は第１図と同
様である。

第１０図に示すように、実施例■によるバイポーラ−０
ＭＯ８ＬＳＩは、ベース引き出し電極８及びゲート電極
１９．２０がそれぞれｐ型及びｎ型不純物をドープした
、層抵抗が例えば２００Ω／口及び３０Ω／口の多結晶
シリコン膜のみから構成されていること並びにエミッタ
領域１６が側壁１２をマスクとして行うｎ型不純物のイ
オン打ち込み等により形成されていることを除いて、実
施例Ｉによるバイポーラ−〇ＭＯ８ＬＳＩと実質的に同
一の構成を有する。これらのベース引き出し電極８及び
ゲート電極１９．’２０は、実施例■と同様に、同一製
造工程で形成された同一の多結晶シリコン膜に不純物ド
ーピングを行った後にパターンニングすることにより同
時に形成されたものである。これによって、実施例１．
ＩＩと同様に製造工程の簡略化を図ることができる。

この実施例■によるバイポーラ−０ＭＯ８ＬＳＩの製造
方法は、高融点金属シリサイド膜１０を形成しないこと
及びエミッタ領域１６を側壁１２をマスクとして行うｎ
型不純物のイオン打ち込み等により形成することを除い
て、実施例Ｉにおいて述べたと同様である。

実施例■ 第１１図は、本発明の実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩを示す断面図である。

第１１図に示すように、実施例■によるバイポーラ−０
ＭＯ８ＬＳＩにおいては、ｎｐｎ型バイポーラトランジ
スタＱ、がいわゆる５ＩＣＯ８（Ｓｉｄｅｗａｌｌ　Ｂ
ａ５ｅ　Ｃｏｎｔａｃｔ　５ｔｒｕｃｔｕｒｅ）と呼ば
れる構造を有している。すなわち、この５ＩＣＯ８構造
のｎｐｎ型バイポーラトランジスタＱ。

においては、フィールド絶縁膜７上に例えばｐ＋型の多
結晶シリコン膜から成るベース引き出し電極８ａが設け
られている。そして、グラ７トベース領斌１１の側壁に
このベース引き出し電極８ａが接続された構造を有する
。これによって、ベース抵抗の低減及びベース領域の面
積の低減を図ることができる。また、前記ベース引き出
し電極８ａの上には、同一製造工程で形成された同一の
多結晶シリコン膜をパターンニングすることによりゲー
ト電極１９．２０と同時に形成されたベース引き出し電
極８が設けられている。このベース引き出し電極８によ
って、ベース抵抗をより一層低減することができる。従
って、超高速のｎｐｎ型ノ（イボーラトランジスタＱ、
とＣＭ　ＯＳとを同一半導体基板１上に形成することが
できる、なお、上述の５ＩＣＯ８構造のｎｐｒｔ型バイ
ポーラトランジスタについては、例えばアイ・イー・デ
イ−・エム、１９８６年、テクニカル　ダイジェスト第
４７２頁から第４７５頁（ＩＥＤＩ’ｖｌ　　１９８６
゜Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐｐ、４７２−
４７５　）や特開昭５６−１５５６号公報に記載されて
いる。

この実施例１１／によるバイポーラ−０ＭＯ８Ｉ。

ＳＩを製造する場合には、５ＩＣＯ８構造に特徴的な前
記ベース引き出し電極８ａを例えば前記特開昭５６−１
５５６号公報に記載されていると同様な方法によりあら
かじめ形成した後、第３図に示す工程以降の工程を進め
ればよい。

実施例Ｖ 本発明の実施例Ｖは、上述したバイポーラ−０ＭＯ８の
実施例Ｉを本発明者がさらに検討し、改良を行った高集
積化に好適なパイボー：７−０ＭＯ８の実施例である。

実施例Ｖを説明する前に、本発明者が実施例■を改良し
た理由を以下に述べる。

本発明者は、実施例Ｉで説明したバイポーラ−０ＭＯ８
を検討した結果高集積化が進むＫつれてｐチャネルＭＩ
ＳＦＥＴの短チヤネル効果が顕著になるという事実を見
出した。前記ｐチャネルＭＩＳＦＥＴは、ｎ型ゲート電
極で形成されているので、基板側を基準とする基板とゲ
ート電極との仕事関数差が小さくなる。この仕事関数差
は−０，２〜−〇、３（Ｖｌである。回路上必要なｐチ
ャネルＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）は、回路
によりて異なるが約−〇、５ｒＶ：］である。ｎチャネ
ルＭＩＳＦＥＴは、前記しきい値電圧を得るために、ｎ
型チャネル形成領域にしきい値電圧調整用のｎ型不純物
（Ｂ）を多量に導入し、チャネル形成領域の実効的な不
純物濃度を低下させなければならない。このため、ｎチ
ャネルＭＩＳＦＥＴは、ソース領域、ドレイン領域の夫
々からチャネル形成領域側に伸びる空乏領域が長くなる
ので、前述のように短チヤネル効果が顕著になる。この
結果、バイポーラ−０ＭＯ８は、ｐチャネルＭＩ　Ｓ　
ＦＥＴのチャネル長（ゲート長）方向の寸法の縮小に限
界が生じるので、高集積化を図ることができないという
問題点を生じる。

上記した問題点を解決するために上記実施例Ｉのバイポ
ーラ−０ＭＯ８において、ＣＭ　ＯＳ　（ｒ）　ｎチャ
ネルＭＩＳＦＥＴをｎ型ゲー）ｆｉ極で構成し、ｎチャ
ネルＭＩＳＦＥＴをｐ型ゲー）？ｌ［で構成する。上記
のような構成にすることによって、前記ｐチャネルＭＩ
ＳＦＥＴは、基板側を基糸とする基板とゲート電極との
仕事関数差を太きくし、チャネル形成領域の不純物濃度
を高めて短チヤネル効果を防止することができるので、
占有面積を縮小することができる。この結果、バイポー
ラ−０ＭＯ８の高集積化を図ることができる。

以下、本発明の実施例Ｖを詳細に説明する。

第１３図に示すように、バイポーラ−０ＭＯ８は、単結
晶珪素からなるｐ−型半導体基板１００の主面上に積層
されたｎ−型エピタキシャル層２００の主面に、半導体
素子が構成されているうＣＭ　ＯＳ　ｆ）　ｐｆ　ヤネ
ルＭ　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｑ　Ｉ）　ハ、主ニ素子間
分離絶縁膜８００でその領域を規定され他の領域と電気
的に分離されている。ｎチャネルＭＩＳＦＥＴＱ、ｎは
、主に素子間分離絶縁膜８００及びｐ型チャネルストッ
パ領域７００でその領域を規定され他の領域と電気的に
分離されている。

バイポーラトランジスタＴｒは、主に、半導体基板１０
０、素子間分離絶縁膜８００．ｐ型チャネルス、トラＡ
Ｈｔ１２．ｒ　ｏ　ｏ、　ｐ−型ウェル領域６００及び
ｐ中型埋込半導体領域（ＰＢＬ）４００で形成される分
離領域によってその領域を規定され他の領域と電気的に
分離されている。

ｎｐｌ！！バイポーラトランジスタＴｒは％　ｎｍコレ
クタ領域、ｐ型ベース領域及びｎ型エミッタ領域で構成
されている。

コレクタ領域は、ｎ中型埋込半導体領域（ＮＢＬ）３０
０、ｎ−型ウェル領域５００、ｎ十型半導体領域（電位
引上用コレクタ領域）９００及びｎ中型半導体領域１７
００で構成されている。埋込半導体領域３００は、コレ
クタ抵抗を低減するために構成されている。

ベース領域は、ウェル領域５００の主面部に設けられた
ｐ十型半導体領域（グラフトベース領域）１２００及び
ｐ型半導体領域（真性ベース領域）２２００で構成され
ている。

エミッタ領域は、ｎ生型半導体領域２３００で構成され
ている。

バイポーラトランジスタＴｒのコレクタ領域は、半導体
領域１７００にコレクタ引出用配線２６００が接続され
ている。配線２６００は、層間絶縁膜１９００及び２４
００に形成された接続孔２５００を通して半導体領域１
７００に接続されている。

配線２６００は、第１層目の配線形成工程で形成され、
例えばアルミニウム膜或は添加物（Ｃｕ。

Ｓｉ）が含有されたアルミ、＝ラム膜で形成される。

ベース領域は、半導体領域１２００にベース引出用電極
１１００Ｃが接、続されている。・ベース引出用電極１
１００Ｃは、符号を付けないが、ＭＩＳＦＥＴＱｎ及び
Ｑｐのゲート絶縁膜１０００に相当する絶縁膜を除去し
て形成した接続孔を通して半導体領域１２００に接続さ
れている。ベース引出用電極１１００Ｃは、多結晶珪素
膜上に高融点金属シリサイド（ＷＳｉ２　、　ＭｏＳｉ
、　、　Ｔａ　８ｉ、　。

Ｔｔｓｉｔ）膜を形成した複合膜で構成されている。

多結晶珪素膜は、抵抗値を低減するためのｐ型不純物（
Ｂ）が導入（或は拡散）されている。また、ベース引出
用電極１１００Ｃは、多結晶珪素膜（ｐ型）の単層で構
成してもよい。ベース引出用電極１１００Ｃは、第１層
目のゲート配線形成工程で形成されている。第１層目の
ゲート配線形成工程は、ベース引出用電極１１．０００
の他に、後述するｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｆ、　Ｔ
　Ｑｎのゲート電極１１００ＡＳＰチヤネルＭＩＳＦＥ
ＴＱｐのゲート電極１１００Ｂの夫々を形成するように
なっている。

エミッタ領域である半導体領域２３００は、エミッタ引
出用電極２１００を介在させてエミッタ引出用配ｇＪ２
６００が接続されている。エミッタ引出用電極２１００
は、眉間絶縁膜１９００に形成された接続孔２０００及
びベース引出用電極１１００Ｃの側壁に形成されたサイ
ドフォール（スペーサ）１６００で規定された接続孔（
符号は付けない）を通して半導体領域−２３００に接続
されている。エミッタ引出用電極２１０．０は、例えば
、ｎ型不純物が導入された多結晶珪素膜で形成する。こ
のエミッタ引出用電極２１００は、第２層目のゲート配
線形成工程で形成される。本実施例のバイポーラ−０Ｍ
Ｏ８は図示していないがＳＲＡＭ（５ｔａｔｉｃ　　ｔ
ｙｐｅ　Ｒａｍｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）を
内蔵しており、ｆ４２層目のゲート配線形成工程はエミ
ッタ引出用電極２１００の他に前記ＳＲＡＭのメモリセ
ルの高抵抗負荷素子及び電源配線を形成するようになっ
ている。エミッタ引出用配線２６００は、層間絶縁膜２
４００に形成された接続孔２５００を通してエミッタ引
出用電極２１００に接続されている。このエミッタ引出
用間！ｆｉＡ２６００は、第１層目の配線形成工程で形
成される。

ＣＭＯ８のｎチャネルＭＩＳＦＥＴＱｎは、ｐ−型ウェ
ル領域６００の主面に形成され、ウェル領域６００、ゲ
ート絶縁膜１０００、ゲート電極１１００Ａ、ソース領
域又はドレイン領域である一対のｎ型半導体領域１４０
０及び一対のｎ十型半導体領域１７００で構成されてい
る。

ウェル領域６００は、Ｍ　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｑ　ｎ
のチャネル形成領域を構成するようになっている。ウェ
ル領域６００は、例えば１０”〜１０’フ（ａｔｏｍｓ
／ｉ１程度の不純物濃度で構成されている。このウェル
領域６００の下部には、その抵抗値を低減するためのｐ
中型埋込半導体領域４００が設けられている。

ゲート絶縁膜１０００は、例えば、ウェル領域６００の
主面を酸化して形成した酸化珪素膜を用い、２００ＣＡ
）程度の膜厚で形成する。

ゲー）を極１１００Ａは、前記ベース引出用電極１１０
０Ｃと同一導体膜つまり多結晶珪素膜上に高融点金属シ
リサイド膜を形成１−だ複合膜で構成されている。ゲー
ト電極１１００Ａの多結晶珪素膜は、ｎ型不純物が導入
（或は拡散）されたｎ型で構成されている。

低不純物濃度の半導体領域１４００は、高不純物濃度の
半導体領域１７００のチャネル形成領域側に接続されて
いる。この低不純物濃度の半導体領域１４００は、所謂
Ｌ　Ｄ　Ｄ　（Ｌ　ｉｇｈｔ　Ｉｙ　ＤｏｐｅｄＤｒａ
ｉｎ）構造のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎを構成す
る。低不純物濃度の半導体領域１４００は、主にゲート
電極】１００Ａ或はその上層の絶縁膜１３００を不純物
導入用マスクとし、ｎ型不純物（例えばＰ）をイオン打
込みで導入することによって構成されている。低不純物
濃度の半導体領域１４００は、ゲート電極１１００Ａに
対して自己整合で形成されている。

高不純物濃度の半導体領域１７００は、主にゲート電極
１１００Ａの側壁に形成されたサイドウオール（スペー
サ）１６００を不純物導入用マスクとし、ｎ型不純物（
例えばＡ　ｓ　）をイオン打込みで導入することによっ
て構成されている。高不純物濃度の半導体領域１７００
は、サイドウオール（スペーサ）１６００がゲート電極
１１００Ａに対して自己整合で構成されているので、ゲ
ート電極〕１００ＡＫ対して自己整合で構成されている
。

このＭＩＳＦＥＴＱｎのソース領域又はドレイン領域で
ある半導体領域１７００には、層間絶縁膜１９００及び
２４００に形成された接続孔２５００を通して配線２６
００が接続されている。配線２６００は、前記コレクタ
引出用配線２６００、エミッタ引出用配線２６００と同
一導体膜で構成されている。

ＣＭＯ８のｐチャネルＭＩＳＦＥＴＱｐは、ｎ−型ウェ
ル領域５００の主面に形成され、ウェル領域５００、ゲ
ート絶縁膜１０００、ゲート電極１１００Ｂ、ソース領
域又はドレイン領域である一対のｎ型半導体領域１５０
０及び一対のｐ串型半導体領域１８００で構成されてい
る。

ウェル領域５００は、ＭＩＳＦＥＴＱｐのチャネル形成
領域を構成するようになっている。ウェル領域５００は
、例えば１０”〜１０’フ［ａｔｏｍｓ／ｃｒｌ］程度
の不純物濃度で構成されている。ウェル領域５００の下
部には、前記ウェル領域６００と同様に、その抵抗値を
低減するためのｎ十型埋込半導体領域３００が設けられ
ている。

ゲート絶縁膜１ｏｏｏは、前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　ｎのゲート絶縁膜１０００と同様に同一製造工程
で構成する。

ゲート電極１１００Ｂは、前記ベース引出用電極１１０
０Ｃ，ゲート電極１１００Ａと同一導体膜つまり多結晶
珪素膜上に高融点金属シリサイド膜を形成した複合膜で
構成されている。多結晶珪素膜は、ゲート電極１１００
Ａの多結晶珪素膜に導入される不純物と異なる導電型の
ｎ型不純物が導入（或は拡散）されｐ型で構成されてい
る。

低不純物濃度の半導体領域１５００は、ＬＤＤ構造のＭ
ＩＳＦＥＴＱｐを構成する。低不純物濃度の半導体領域
１５００は、前記低不純物濃度の半導体領域１４００と
同様に、ゲート電極１１００Ｂに対して自己整合で形成
されている。高不純物濃度の半導体領域１７００は、サ
イドウオール（スペーサ）１６００を介在させてゲート
電極１１００ＢＫ対して自己整合で構成されている。

このＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ、　１１５のソース領
域又はドレイン領域である半導体領域】８００には、層
間絶縁膜１９００及び２４００に形成された接続孔２５
００を通して配置２６００が接続されているうこのよう
に構成されるバイポーラ−０ＭＯ８は、前述のように、
０ＭＯ８のｎチャネ＃ＭＩＳＦＥＴＱｎをｎ型ゲート電
！１．１０ＯＡで構成し、ｐチャネルＭＩＳＦＥＴＱｐ
をｐ型ゲート電概１１００Ｂで構成している。ＭＩＳＦ
ＥＴのしきい値電圧ｖｔｈを求める式は以下に示すが、
この式から明らかなように、ｐチャネルＭＩＳＦＥＴＱ
ｐをｐ型ゲート［極１１００Ｂで構成するととＫよって
、チャネル形成領域（ウェル領域５００）へのしきい値
電圧調整用不純物の導入量Ｑｃを変化させることができ
る。

但し、φＭｓ＝基板とゲート電極との仕事関数φｖ：基
板のフェルミレベル Ｑｓｓ：表面電荷密度 Ｃｏｘ：ゲート絶縁膜の容量 ＱＢ：基板電荷 ＱＣ：チャネル形成領域への不純物導入量すなわち、ｐ
チャネルＭＩ８ＰＢＴＱｐのゲート電極１１００Ｂをｐ
型で構成した場合、前記式の第１項の仕事関数（ウェル
領域５００側を基準とするウェル領域５００とゲート電
極１１００Ｂとの仕事関数差）φＭＳがｎ型ゲート電極
で構成したそれに比べて大きくなる。具体的には、仕事
関数φＭ１１は、ｐ型ゲート電極（ＷＳｉ、／多結晶珪
素膜）１１００Ｂで構成した場合に＋１．１［：Ｖ：ｌ
になる。ｐ型多結晶珪素嘆の単層の場合は＋０．９〔ｖ
〕、高融点金属シリサイド（ＷＳｉ、）膜の単層の場合
は＋０．２（Ｖ〕になる。ｎ型多結晶珪素膜の場合、仕
事関数φＭＳは一〇、　３　ＣＶ　’］である。

したかつ【、前記式（１）の第５項（Ｑｃ／Ｃｏｘ）の
しきい値電圧調整用不純物の導入ｆｌ）ＱＣは、ｐチャ
ネルＭＩＳＦＥＴＱｐをｐ型ゲート電極１１００Ｂで構
成した場合、ｎ型ゲート電極で構成したそれに比べて少
なくなる。つまり、ｐチャネルＭＩＳＦＥＴＱｐは、チ
ャネル形成領域（ウェル領域５００）の不純物濃度を高
めることができるので、ソース領域又はドレイン領域で
ある半導体領域１５００或は１８００からチャネル形成
領域側に伸びる空乏領域を小さくすることができる。こ
の空乏領域の伸びの縮小化は、第１４図（チャネル長と
しきい値電圧との関係を示す図）で示すように、ｐチャ
ネルＭＩＳＦＥＴＱｐの短チヤネル効果を防止すること
ができるので、ｐチャネルＭ　ｌ５ＦＥＴＱ、ｐのチャ
ネル長を縮小してその占有面積を縮小することができる
。この結果、バイポーラ−０ＭＯ８の高集積化を図るこ
とができる。

なお、ｎチャネルＭＩＳＦＥＴＱｎは、ｎ型ゲート電極
１１００Ａで構成され、仕事関数φＭＳが大きいので、
しきい値電圧調整用の不純物の導入ｔＱｃが小さく、結
果的に短チヤネル効果を防止することができる。

次に、前述のバイポーラ−０ＭＯ８の具体的な製造方法
について、第１５図乃至第２４図（各製造工程毎に示す
バイポーラ−０ＭＯ８の要部断面図）を用いて簡単に説
明する。

まず、ｐ−型半導体基板１００のバイポーラトランジス
タＴｒ形成領域、ｐチャネルＭＩＳＦＥＴＱｐ形成領域
の夫々の主面部にｎ型不純物を選択的に導入する。この
後、前記半導体基板１００のｎチャネルＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｎ形成領域、素子分離領域の夫々の主面
部にｐ型不純物を選択的に導入する。

次１ｃ、ｎ型不純物、ｐ型不純物の夫々が導入された半
導体基板１００の主面上に、ｎ−型エピタキシャル層２
００を成長させる。このエピタキシャル層２００の成長
によって、半導体基板ｌＯＯとエピタキシャル層２００
との間部に、ｎ中型埋込半導体領域３００．ｐ＋型埋込
半導体領域４００の夫々が形成される。

次に、エピタキシャル層２００のバイポーラトランジス
タＴｒ形成領域、ｐチャネルＭＩＳＦＥＴＱｐ形成領域
の夫々の主面部にｎ−型ウェル領域５００を形成する。

この後、前記エピタキシャル層２００のｎチャネルＭＩ
ＳＦＥＴＱｎ形成領域、素子分離領域の夫々の主面部に
ｐ−型ウェル領域６００を形成する。

次に、前記ウェル領域５００及び６００の半導体素子形
成領域間の主面上に、素子間分離絶縁膜８００を形成す
る。ウェル領域６００の素子間分離用絶縁膜８００下の
主面部には、素子間分離用絶縁膜８００を形成する工程
と実質的に同−製造工程でｐ型チャネルストッパ領域７
００を形成する。

次に、前記シェル領域５００．６００の夫々の主面上に
図示しない薄い酸化珪素膜を形成する。

この酸化珪素膜は、不純物の導入に起因する重金属汚染
やウェル領域５００．６００の夫々の表面のダメージを
低減するために形成する。

次に、ウェル領域５００のバイポーラトランジスタＴ「
のコレクタ領域の形成領域の主面部に選択的にｎ生型半
導体領域９００を形成する。半導体領域９００は、例え
ば、ｎ型不純物をイオン打込みで導入することによって
形成する。

次に、ウェル領域５００のＭＩＳＦＥＴＱｐ形成領域の
主面部、ウェル領域６００のＭＩＳＦＥＴ　Ｑ　ｎ形成
領域の主面部の夫々に、選択的にしきい値電圧調整用不
純物を導入する。このしきい値電圧調整用不純物はｐ型
不純物（Ｂ）を用い、このｐ型不純物はイオン打込みに
よって前記図示しない酸化珪素膜を通してウェル領域５
００，６００の夫々の主面部に導入される。

次に、ウェル領域５０００ベース領域形成領域の主面部
に、ベース濃度調整用不純物を選択的に導入する。この
ベース濃度調整用不純物は、ｐ型不純物を用い、イオン
打込みでウェル領域５００の主面部に導入される。

次に、第１５図に示すように、素子間分離絶縁膜８００
以外の領域である、ウェル領域５００゜ウェル領域６０
０の夫々の主面上にゲート絶縁膜１０００を形成する。

ゲート絶縁膜１０００は、ウェル領域５００．６００の
夫々の主面を酸化して形成した酸化珪素膜を用いる。

次に、第１６図に示すように、バイポーラトランジスタ
Ｔｒのベース領域、エミッタ領域の夫々の形成領域のゲ
ート絶縁＠１．ｏｏｏを選択的に除去する。ゲート絶縁
膜１０００の除去は、図示しない０ＭＯ８形成領域にお
いて、ＭＩＳＦＥＴのゲート電極の一端を延在させて直
接ソース領域又はドレイン領域に接続する（ダイレクト
コンタクト）部分のゲート絶縁膜１０００を除去する工
程と同一調造工程で行う。

次に、第１７図に示すよ５に、バイポーラトランジスタ
Ｔｒ、ｎｆヤネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｎ％ｐチ
ャネルＭＩＳＦ’ＥＴＱｐの夫々の形成領域を含む基板
全面に導体膜１１００を形成する。導体膜１１００は、
バイポーラトランジスタＴｒのベース領域、エミッタ領
域の夫々の形成領域においてウェル領域５に直接々続さ
れ、コレクタ領域においてゲート絶縁膜１０００上に形
成される。一方、導体膜１１００は、Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｎ　、　Ｑ　ｐ　ノ夫夫の形成領域におい
て、ゲート絶縁膜１０００上に形成される。この導体膜
１１００は、バイポーラトランジスタＴｒのベース引出
用電極、ＭＩＳＦＥＴのゲート電極の夫々を形成するよ
うになっている。導体膜１１００は、ＣＶ　Ｄ　（Ｃｈ
ｅｍｉｃａｌＶａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）　
ｍｅｔｈｏｄで形成された、不純物が導入されていない
か或は低不純物濃度の多結晶珪素膜を用いる。

次に、導体膜１１００のバイポーラトランジスタＴｒの
ベース領域及びエミッタ領域、ｐチャネルＭＩＳＦＥＴ
Ｑｐのグー）［極の夫々の形成領域の上部に不純物導入
用マスク２７００を形成する。このマスク２７００は、
例えば、ＣＶＤ法で形成した酸化珪素膜を用いる。

次に、第１８図忙示すように、前記マスク２７００を用
い、それから露出する導体膜１１００にｎ型不純物を導
入し、ｎ型導体膜１１００ｆｌを形成する。このｎ型導
体膜１１００　ｎは、ｎ型ゲート電極を形成するよ５に
なっている。導体膜１１００へのｎ型不純物の導入は、
拡散（或は導入）によって行う。

次に、第１９図に示すように、前記マスク２７００を除
去した後、導体膜１１００．１１０Ｏｎの露出する表面
上に不純物導入用マスク２８００を形成する。このマス
ク２８００は、主に不純物の導入に起因する重金属汚染
を防止するために形成され、導体膜１１００．１１０Ｏ
ｎの夫々の表面を酸化した酸化珪素膜で形成する。

次に、前記マスク２８００のバイポーラトランジスタＴ
ｒのコレクタ領域、ｎチャネルＭＩＳＦＥ　Ｔ　Ｑ　ｎ
のゲート電極の夫々の形成領域上に不純物導入用マスク
２９００を形成する。このマスク２９００は、例えば、
フォトレジスト膜で形成する。

次に、前記マスク２９００を用い、それから露出するマ
スク２８００を通して導体膜１１００にｐ型不純物を導
入し、ｐ型溝体膜１１００ｐを形成する。ｐ型溝体＠１
１００ｐは、ｐチャネルＭＩＳＦＥＴＱｐのｐ型ゲート
電極、バイポーラトランジスタＴ「のｐ型ベース引出用
電極の夫々を形成するようになっている。なお、本実施
例は、予じめｐ型溝体膜１１００ｐを形成した後に、ｎ
型導体膜１１　ｏｏｎを形成してもよい。

次に、前記マスク２９００．２８００の夫々を順次除去
した後、第２０図に示すように、導体膜１１００ｎ、ｌ
１００Ｐの夫々の上部に高融点金属シリサイド膜１１０
０ｍを形成する。高融点金属シリサイド膜１１００ｍは
、例えばスパッタで形成したＷ　Ｓ　ｉ　、を用いる。

高融点金属シリサイド膜１１００ｍのｎ型導体膜１１０
０ｎとｐ型溝体膜１１００ｐとの境界部分は、夫々に導
入された不純物が拡散される可能性があり特性上好まし
くないので除去する。

次に、高融点金属シリサイド膜１１００ｍの上部に絶縁
膜１３００を形成する。絶縁膜１３００は、例えばＣＶ
Ｄ法で形成した酸化珪素膜を用いる。

次に、前記絶縁膜１３００、高融点金属シリサイド膜１
１０６ｍ、ｎ型導体膜１１００ｎ、ｐ型溝体膜１１００
ｐの夫々に順次所定のパターンニングを施し、第２１図
に示すよ５に、ｎ型ゲート１！極１１００Ａ、ｐ型ゲー
ト電極１１００Ｂ、ｐ型ベース引出用電極１１００Ｃの
夫々を形成する。

前記パター７二７グは、ＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ
　ＩｏｎＥｔｃｈｉｎｇ）等の異方性エツチングで行う
。ｎ型ゲート電極１１００ＡはｎチャネルＭＩＳＦＥＴ
Ｑｎのゲート電極を構成する。ｐ型ゲート電極１１００
ＢはｐチャネルＭＩＳＦＥＴＱｐのゲート電極を構成す
る。ｐ型ベース引出用電極１１０００はバイポーラトラ
ンジスタＴｒのベース引出用電極を構成する。なお、同
第２１図に示すように、ｐ型ベース引出用電極１１００
０は、多結晶珪素膜に導入されたｐ型不純物が自己整合
的にウェル領域５００に拡散され、ベース領域の一部と
なるｐ＋型半導体領域１２００を形成するようになって
いる。

このように、バイポーラ−０ＭＯ８において、基板全面
に導体膜１１００を形成し、この導体膜１１００に選択
的にｎ型不純物、ｐ型不純物の夫々を導入してｎ型導体
膜１１ｎ、ｐ型溝体膜１１００ｐを形成し、この後、所
定のパターンニングを施してｎ型ゲート電極１１００Ａ
、ｐ型ゲート電極１１００Ｂ、ｐ型ベース引出用電極１
１００Ｃの夫夫を形成することにより、ｎ型ゲート電極
１１００Ａ。

ｐ型ゲート電極１１００Ｂ、ｐ型ベース引出用電極１１
００Ｃの夫々が同一導体膜１１００を用いて同−製造工
程で形成することができるので、製造工程を低減するこ
とができる。特に、本発明は、前記ｐ型ゲート電極１１
００Ｂ、ｐ型ベース引出用電極１１００Ｃの夫々が同一
製造工程で形成できるので、バイポーラ−０ＭＯ８の製
造工程を低減することができると共に、前述のように、
ｐチャネルＭＩ８ＦＥ’ｒＱＩ）の短チヤネル効果を防
止してバイポーラ−０ＭＯ８の高集積化を図ることがで
きる。

次に、前記ｎ型ゲート電極１１００Ａ、ｐ型ゲート電極
１１００Ｂ、ｐ型ベース引出用電極１１００Ｃの夫々の
露出する表面や、ウェル領域５００゜６００の夫々の露
出する表面に絶縁膜（符号は付けない）を形成する。こ
の絶縁膜は、不純物の導入に起因する重金属汚染やダメ
ージを低減することができる。

次に、主にゲート電極１１００Ａを不純物導入用マスク
として、選択的にｎチャネルＭＩＳＦＥＴＱｎ形成領域
のウェル領域６００の主面部にｎ型不純物１４００ｎを
導入する。ｎ型不純物１４００ｎはイオン打込みで導入
する。この後、第２２図に示すように、主にゲート電極
１１００Ｂを不純物導入用マスクとして、選択的にｐチ
ャネルＭＩＳＦＥＴＱｐ形成領域のウェル領域５００の
主面部にｎ型不純物１５００ｐを導入する。ｎ型不純物
１５００ｐはイオン打込みで導入する。

次に、前記ｎ型ゲート電極１１００Ａ、ｐ型ゲート電極
１１００ＢＳｐ型ベース引出用電極１１００Ｃの夫々の
側壁にサイドウオール（スペーサ）１６００を形成する
。サイドウオール（スペーサ）１６００は、基板全面に
ＣＶＤ法で酸化珪素膜を形成し、この酸化珪素膜にＲＩ
Ｅ等の異方性エツチングを施すことによって形成するこ
とができる。

次に、主に、前記サイドウオール（スペーサ）１６００
を不純物導入用マスクとして、ｎチャネルＭＩＳＦＥＴ
Ｑｎ形成領域のウェル領域６００の主面部にｎ型不純物
を導入する。このｎ型不純物の導入及び前記ｎ型不純物
１４００ｎの導入によって、ｎ串型半導体領域１７００
及びｎ型半導体領域１４００が形成され、ｎチャネルＭ
Ｉ８ＦＥ　Ｔ　Ｑ　ｎが略完成する。なお、半導体領域
１７００を形成するｎ型不純物は、バイポーラトランジ
スタＴｒのコレクタ領域（半導体領域９００）にも選択
的に導入される。

次に、主に、前記サイドウオール（スペーサ）１６００
を不純物導入用マスクとして、ｐチャネルＭＩＳＦＥＴ
Ｑｐ形成領域のウェル領域５００の主面部にｎ型不純物
を導入する。このｎ型不純物の導入及び前記ｎ型不純物
１５００ｐの導入によって、第２３図に示すように、ｐ
串型半導体領域１８００及びｐ型半導体領域１５００が
形成され、ｐチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ、　
ｐが略完成する。

次に、基板全面を覆う層間絶縁膜１９００を形成し、層
間絶縁膜１９００のバイポーラトランジスタＴｒのエミ
ッタ領域の形成部分を除去して接続孔２０００を形成す
る。この接続孔２０００は、ベース引出用′ＲＬ極１１
　ｏｏｃの側壁に形成されたサイドウオール（スペーサ
）１６００によって規定されており、ベース引出用電極
１１　ｏｏｃに対して自己整合で形成される。

次に、前記接続孔２０００を通してウェル領域５００の
表面に接触するように、層間絶縁膜１９００の上部にエ
ミッタ引出用電極２１００を形成する。

エミッタ引出用を迂２１００は、例えばＣＶＤ法で形成
した、不純物が導入されていないか或は低不純物濃度の
多結晶珪素膜を用いる。

次に、前記エミッタ引出用電極２１００を通して、ウェ
ル領域５００のバイポーラトランジスタＴｒのベース領
域の形成部分の主面部にｎ型不純物を導入し、ｐ型半導
体領域２２００を形成する。

このｎ型不純物の導入はイオン打込みで行う。

次に、前記エミッタ引出用電極２１００に抵抗値を低減
するｎ型不純物を導入する。ｎ型不純物の導入は、ＳＲ
ＡＭを内蔵する場合、ＳＲＡＭのメモリセルを構成する
多結晶珪素膜からなる高抵抗負荷素子及び電源配線を形
成工程と同−Ｎ造工程で行う。このエミッタ引出用電極
２１００に導入されたｎ型不純物は、ベース領域を構成
するｐ型半導体領域２２００の主面部に自己整合的に拡
散され、第２４図に示すように、エミッタ領域となるｎ
中型半導体領域２３００が形成される。このエミッタ領
域の形成によって、ｎｐｎ型バイポーラトランジスタＴ
ｒが略完成する。

この後、層間絶縁膜２４００、接続孔２５００、配線２
６００を順次形成することによって、前記第１３図に示
すように、本実施例のバイポーラ−０ＭＯ８は完成する
。

なお、本実施例■は、ｐｎｐ型バイポーラトランジスタ
を有するバイポーラ−〇　ｈｉ　ＯＳに適用することか
できる。この場合、バイポーラトランジスタのベース引
出用電極とｎチャネルＭＩＳＦＥＴのゲート電極とを同
一製造工程でｎ型に形成する。ｐチャネルＭＩＳＦＥＴ
のゲート電極はｐ型で構成する。

以上、本発明者によってなされた発明を、前記実施例Ｉ
−Ｖに基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能であることは勿論である。

例えば、第７〜８図に示す前記側壁（スペーサ）１２は
、不純物をドープした多結晶シリコンの増速酸化現象を
利用して形成することも可能である。

すなわち、第１２図に示すように、例えばホウ素のよう
なｐ型不純物を高濃度にドープした多結晶シリコン膜か
ら成るベース引き出し電極８及び例えばリンのようなｎ
型不純物を高濃度にドープした多結晶シリコン膜から成
るゲート電極１９．２０を形成し、この後例えばスチー
ム雰囲気において８００℃で３０分間酸化すると、前記
増速酸化現象によりこれらのベース引き出しａＳＳ及び
ゲート電極１９．２０の側面及び上面に例えば膜厚１２
００ＡのＳｉｎ、膜のような厚い絶縁膜２７が形成され
る。一方、不純物濃度の低いエピタキシャル層４０表面
には例えば膜厚２００Ａの８ｉ０゜膜のような薄い絶縁
膜（図示せず）しか形成されない。従って、この絶縁膜
を２００Ａ程度エツチングすることにより、第１２図に
示すように、ベース引き出し電極８及びゲート電極１９
．２０の側面に前記側壁１２と同様な役割を果たす絶縁
膜２７ａを形成することができる。

また、前記内部ベース領域１４をイオン打ち込みにより
形成するのではなく、第８図に示す多結晶シリコン膜２
６に例えばヒ素のようなｎ型不純物及び例えばホウ素の
ようなｐ型不純物をイオン打ち込みした後、熱処理を行
りてこれらの不純物を多結晶シリコン１１１２６からｎ
ウェル５ａ中に拡散させることにより、この内部ベース
領域１４をエミッタ領域１６と同時に形成することも可
能である。

次に、この内部ベース領域１４と前記外部ベース領域１
１との接続部が十分に低抵抗化されず、このためベース
抵抗の低減を十分に図ることができない場合がある。こ
の場合には、前記ｐチャネルＭＯ８ＦＥＴＱ、のソース
領域２１及びドレイン領域２２の低不純物濃度部２１ａ
１２２ａを形成するためのイオン打ち込みの際に側壁１
２の下方にもイオン打ち込みを行うことにより、この内
部ベース領域１４と外部ベース領域１１との接続部が十
分に低抵抗化され、これＫよってベース抵抗の低減を十
分に図ることができる。

なお、前記ｎｐｎ型バイポーラトランジスタＱ。

の代わりに、ｐｎｐ型バイポーラトランジスタを用いる
ことも勿論可能である。

本発明は、バイポーラ−０ＭＯ８による高速のＳＲＡＭ
、ゲートアレイ等の各［ＬＳＩに適用することができる
。本発明の実施例１．Ｕは、特に、高速の８ＲＡＭＫ適
用して好適なものである。すなわち、多結晶シリコンエ
ミッタ電極１５の形成に用いた多結晶シリコン膜２６を
ＳＲＡＭのメモリセルに用いる高抵抗負荷素子の形成に
共用することが可能である。逆に言えば、二層の多結晶
シリコン膜を有するＩ’３Ｉの場合には、二層目の多結
晶シリコン膜を多結晶シリコンエミッタ電極１５の形成
に用いた多結晶シリコン膜２６と共用することができ、
従ってバイポーラトランジスタの形成のための製造工程
の増加は殆どない。

〔発明の効果〕

本願において開示される発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、第１の発明によれば、半導体集積回路装置の
製造工程の簡略化を図ることができる。

また、第２の発明によれば、半導体集積回路装置を簡単
な製造工程で製造することができる。

さらに、前記第１の発明の改良発明（実施例■）によれ
ば、バイポーラ−０ＭＯ８において、ＭＩＳ　Ｆ　Ｅ　
Ｔの短チヤネル効果を防止することができるので、高集
積化を図ることができる。

【図面の簡単な説明】 第１図は、本発明の実施例Ｉによるバイポーラ−０ＭＯ
８ＬＳＩを示す平面図、 第２図は、第１図のＸ−Ｘ線に沿っての断面図、第３図
〜第８図は、第１図及び第２図に示すバイポーラ−０Ｍ
Ｏ８ＬＳＩの製造方法を工程順に説明するための断面図
、 第９図は、本発明の実施例■によるバイポーラ−０ＭＯ
８ＬＳＩを示す断面図、 第１０図は、本発明の実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩを示す断面図、 ！１１図は、本発明の実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩを示す断面図、 第１２図は、本発明の素形例を示す断面図、第１３図は
、本発明の実施例Ｖであるバイポーラ−０ＭＯ８の要部
断面図、 第１４図は、本発明の実施例■の効果を説明するための
図、 第１５図乃至第２４図は、本発明の実施例■のバイポー
ラ−０ＭＯ８の各製造工程毎に示す要部断面図である。 図中、１・・・半導体基板、２ａ１２ｂ１３ａ１３ｂ・
・・埋め込み１−１４・・・エピタキシャル層、５ａ。 ５ｂ…ｎウエル、６ａ１６ｂ…ｐつｚ）へ　７…フイー
ルド絶縁膜、８・・・ベース引き出し電極、９・・・多
結晶シリコン膜、１０・・・高融点金属シリサイド膜、
１１・・・外部ベース領域、１２・・・側壁、１４・・
・内部ベース領域、１５・・・多結晶シリコンエミッタ
電極、１６・・・エミッタ領域、１９．２０・・・ゲー
ト電極、２１．２３・・・ソース領域、２２．２４・・
・ドレイン領域、Ｑｌ・・・ｎｐｎ型バイポーラトラン
ジスタ、Ｑｔ”’Ｉ）チャネ＋ＭＯ８ＦＥＴ、Ｑａ−ｎ
チャネルＭＯ８ＦＥＴ、Ｗ−、、エミツタ幅、Ｌｌ、、
ゲート長である。 、（ｌ、’−，。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタとＭＩＳＦＥＴとを有する
   半導体集積回路装置であって、前記バイポーラトランジ
   スタのベース引き出し電極と前記ＭＩＳＦＥＴのゲート
   電極とが同一の製造工程で形成された同一の導体膜によ
   り構成されていることを特徴とする半導体集積回路装置
   。 ２、前記ベース引き出し電極及び前記ゲート電極の側面
   に絶縁物から成る側壁が設けられ、前記ベース引き出し
   電極の側面に設けられた前記側壁に対して自己整合的に
   前記バイポーラトランジスタのエミッタ領域が設けられ
   ているとともに、前記ゲート電極の側面に設けられた前
   記側壁に対して自己整合的に前記ＭＩＳＦＥＴのソース
   領域及びドレイン領域が設けられていることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記バイポーラトランジスタがｎｐｎ型バイポーラ
   トランジスタであり、前記ＭＩＳＦＥＴがｎチャネルＭ
   ＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補型
   ＭＩＳＦＥＴであることを特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置。 ４、前記導体膜が多結晶シリコン膜であることを特徴と
   する特許請求の範囲第１項記載の半導体集積回路装置。 ５、前記導体膜が、多結晶シリコン膜と、この多結晶シ
   リコン膜上に設けられた高融点金属シリサイド膜又は高
   融点金属膜とから成る重ね膜であることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。 ６、前記ベース引き出し電極を構成する前記多結晶シリ
   コン膜がｐ＾＋型の多結晶シリコン膜であり、前記ゲー
   ト電極を構成する前記多結晶シリコン膜がｎ＾＋型の多
   結晶シリコン膜であることを特徴とする特許請求の範囲
   第４項記載の半導体集積回路装置。 ７、前記ｐ＾＋型の多結晶シリコン膜からのｐ型不純物
   の拡散により前記バイポーラトランジスタの外部ベース
   領域が前記ベース引き出し電極に対して自己整合的に設
   けられていることを特徴とする特許請求の範囲第６項記
   載の半導体集積回路装置。 ８、前記導体膜が高融点金属膜又は高融点金属シリサイ
   ド膜であることを特徴とする特許請求の範囲第３項記載
   の半導体集積回路装置。 ９、前記半導体集積回路装置がスタチックＲＡＭ又はゲ
   ートアレイであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 １０、バイポーラトランジスタとＭＩＳＦＥＴとを有す
   る半導体集積回路装置の製造方法であって、導体膜を全
   面に形成する工程と、前記導体膜をパターンニングする
   ことにより前記バイポーラトランジスタのベース引き出
   し電極と前記ＭＩＳＦＥＴのゲート電極とを同時に形成
   する工程とを具備することを特徴とする半導体集積回路
   装置の製造方法。 １１、前記ベース引き出し電極及び前記ゲート電極の上
   に絶縁膜を形成し、この絶縁膜を異方性エッチングする
   ことにより前記ベース引き出し電極及び前記ゲート電極
   の側面に絶縁物から成る側壁を形成するようにしたこと
   を特徴とする特許請求の範囲第１０項記載の半導体集積
   回路装置の製造方法。 １２、不純物をドープした多結晶シリコン膜からの前記
   不純物の拡散により前記バイポーラトランジスタのエミ
   ッタ領域を前記側壁に対して自己整合的に形成するよう
   にしたことを特徴とする特許請求の範囲第１１項記載の
   半導体集積回路装置の製造方法。 １３、前記バイポーラトランジスタがｎｐｎ型バイポー
   ラトランジスタであり、前記ＭＩＳＦＥＴがｎチャネル
   ＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補
   型ＭＩＳＦＥＴであることを特徴とする特許請求の範囲
   第１０項記載の半導体集積回路装置の製造方法。 １４、前記導体膜が多結晶シリコン膜であることを特徴
   とする特許請求の範囲第１０項〜第１３項のいずれか一
   項記載の半導体集積回路装置の製造方法。 １５、前記導体膜が、多結晶シリコン膜と、この多結晶
   シリコン膜上に設けられた高融点金属シリサイド膜又は
   高融点金属膜とから成る重ね膜であることを特徴とする
   特許請求の範囲第１０項記載の半導体集積回路装置の製
   造方法。 １６、前記ベース引き出し電極を構成する前記多結晶シ
   リコン膜がｐ＾＋型の多結晶シリコン膜であり、前記ゲ
   ート電極を構成する前記多結晶シリコン膜がｎ＾＋型の
   多結晶シリコン膜であることを特徴とする特許請求の範
   囲第１４項記載の半導体集積回路装置の製造方法。 １７、前記ｐ＾＋型の多結晶シリコン膜からのｐ型不純
   物の拡散により前記バイポーラトランジスタの外部ベー
   ス領域を前記ベース引き出し電極に対して自己整合的に
   形成するようにしたことを特徴とする特許請求の範囲第
   １６項記載の半導体集積回路装置の製造方法。 １８、前記導体膜が高融点金属膜又は高融点金属シリサ
   イド膜であることを特徴とする特許請求の範囲第１３項
   のいずれか一項記載の半導体集積回路装置の製造方法。 １９、前記半導体集積回路装置がスタチックＲＡＭ又は
   ゲートアレイであることを特徴とする特許請求の範囲第
   １０項のいずれか一項記載の半導体集積回路装置の製造
   方法。 ２０、バイポーラトランジスタと相補型ＭＩＳＦＥＴと
   を有する半導体集積回路装置において、前記相補型ＭＩ
   ＳＦＥＴのｎチャネルＭＩＳＦＥＴがｎ型ゲート電極で
   構成され、ｐチャネルＭＩＳＦＥＴがｐ型ゲート電極で
   構成されていることを特徴とする半導体集積回路装置。 ２１、前記ｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳ
   ＦＥＴの夫々のゲート電極は、多結晶珪素膜の単層又は
   その上層に高融点金属シリサイド膜を形成した複合膜で
   構成されていることを特徴とする特許請求の範囲第２０
   項に記載の半導体集積回路装置。 ２２、前記ｎチャネルＭＩＳＦＥＴのゲート電極は、不
   純物が導入されていないか或は低不純物濃度の多結晶珪
   素膜にｎ型不純物を導入することで構成され、前記ｐチ
   ャネルＭＩＳＦＥＴのゲート電極は、前記多結晶珪素膜
   にｐ型不純物を導入することで構成されていることを特
   徴とする特許請求の範囲第２１項に記載の半導体集積回
   路装置。 ２３、前記ｎチャネル、ｐチャネルＭＩＳＦＥＴの夫々
   は、基板側を基準とする、前記基板とゲート電極との仕
   事関係差を大きくするように構成されていることを特徴
   とする特許請求の範囲第２０項記載の夫々の半導体集積
   回路装置。 ２４、バイポーラトランジスタと相補型ＭＩＳＦＥＴと
   を有する半導体集積回路装置の製造方法において、前記
   バイポーラトランジスタのベース引出用電極、前記相補
   型ＭＩＳＦＥＴのｎチャネルＭＩＳＦＥＴの第１ゲート
   電極、ｐチャネルＭＩＳＦＥＴの第２ゲート電極の夫々
   を形成する領域を含む基板全面に、不純物の導入で導電
   型を制御できる導体膜を形成する工程と、核導体膜の第
   １又は第２ゲート電極の形成部分に選択的にｎ型又はｐ
   型不純物を導入すると共に、該導体膜のベース引出用電
   極、第２又は第１ゲート電極の夫々の形成部分に選択的
   にｐ型又はｎ型不純物を導入する工程と、該導体膜に所
   定のパターンニングを施し、ｎ型の第１ゲート電極、ｐ
   型又はｎ型のベース引出用電極及びｐ型の第２ゲート電
   極を形成する工程とを備えたことを特徴とする半導体集
   積回路装置の製造方法。 ２５、前記バイポーラトランジスタのベース引出用電極
   とｐチャネル又はｎチャネルＭＩＳＦＥＴの第２又は第
   １ゲート電極とは、同一製造工程で形成されていること
   を特徴とする特許請求の範囲第２４項に記載の半導体集
   積回路装置の製造方法。 ２６、前記導体膜を形成する工程は、多結晶珪素膜の単
   層或はその上層に高融点金属シリサイド膜を形成した複
   合膜を形成する工程であることを特徴とする特許請求の
   範囲第２４項記載の半導体集積回路装置の製造方法。 ２７、前記ｎ型不純物、ｐ型不純物の夫々を導入する工
   程は、不純物を拡散する或はイオン打込みで導入する工
   程であることを特徴とする特許請求の範囲第２４項記載
   の夫々の半導体集積回路装置の製造方法。 ２８、前記ＳＲＡＭのメモリセルに用いる高抵抗多結晶
   シリコン膜とバイポーラトランジスタのエミッタ電極は
   、同一の製造工程で形成された同一多結晶シリコン膜に
   より構成されていることを特徴とする特許請求の範囲第
   ９項記載の半導体集積回路装置。 ２９、前記多結晶シリコンを増速酸化する工程により、
   前記多結晶シリコン膜の側部に、エミッタ領域を規定す
   るためのＳｉＯ＿２からなるサイドウォールを形成する
   ことを特徴とする特許請求の範囲第１４項記載の半導体
   集積回路装置の製造方法。