JPH01272145A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置及びその製造方法に関し
、特に、バイポーラトランジスタＳとＭＩＳＦＥＴ５と
を同一基板上に混載する中導体集積回路装ｆｌ　（Ｂｉ
ｐｏｌａｒ−Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ
Ｏｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　ＬＳＩ　：
以下Ｂｉｐｏｌａｒ　−ＣＭＯ８ＬＳＩと言う。）に適
用して有効な技術に関するものである。

〔従来技術〕

従来、バイポーラ−〇ＭＯ８ＬＳＩＫついては、例えば
、ダイジェストオブテクニカルペーパーズオプアイ・イ
ー・デイ−・エム、１９８５年、第４２３頁〜第４２６
頁（Ｄｉｇｅｓｔ　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐｅ
ｒｓ　ｏｆ　ＩＥＤＭ　１９８５．ｐｐ４２３〜４２６
）において鍮じられている。

このバイポーラ−０ＭＯ８ＬＳＩにおいては。

半導体基板上に形成されたエピタキシャル層に、周知の
選択酸化法によって、厚い素二子へ雌用、の）フィール
ド絶縁膜が形成されることによってバイポーラトランジ
スタ形成領域とＭＩＳＦＥＴ形成領域が形成される。こ
のフィールド絶縁膜で囲まれた活性領域表面にうすい絶
縁膜が形成される。

次に、−層目の多結晶シリボン膜を半導体基板上の全面
に形成し、それをパターニングすることによりＭＩＳＦ
ＥＴのゲート電極が所定の領域に形成された後、バイポ
ーラトランジスタのベース領域がｐ型不純物のイオン打
ち込みにより形成される。次に、ｎチャネル及びｐチャ
ネルＭＩＳＦＥＴのソース領域及びドレイン領域がｎ型
及びｐ型の不純物のイオン打ち込みによりそれぞれ形成
される。このｐチャネルＭＩＳＦＥＴのソース領域及び
ドレイン領域の形成のための不純物のイオン打ち込みの
際、所定のマスクを用いてバイポーラトランジスタのグ
ラフトベース領域も形成される。

次ニ、バイポーラトランジスタのエミッタ領域を形成す
るために前記うすい絶縁膜の一部がエツチングにより除
去された後、半導体基板の全面に二層目の多結晶シリコ
ン腹力１形成される。次に、前記二層目の多結晶シリコ
ン膜にヒ素がドープされた後、前記二層目の多結晶シリ
コン膜がパターンニングされ、形成すべき前記エミッタ
領域に対応する部分のみが残される。次に、この状態で
アニールを行うことにより、前記二層目の多結晶シリコ
ン膜中のヒ素がエピタキシャル層中に拡散され、前記ベ
ース領域中にエミッタ領域が形成される。

このエミッタ領域上の多結晶シリコン膜はそのまま残さ
れてエミッタ電極として用いられる。次に、半導体基板
上の全面にパッシベーション用の絶縁膜が形成され、こ
の絶縁膜にコンタクトホールが形成された後、全面にア
ルミニウム膜が形成される。次に、このアルミニウム膜
がパターンニングされて、バイポーラトランジスタのエ
ミッタ、ベース及びコレクタ用のアルミニウム電極並び
ＫＭＩＳＦＥＴのソース領域及びドレイン領域用のアル
ミニウム電極が形成される。

〔発明が解決しようとする課題〕

しかしながら、上述の従来のバイポーラ−０ＭＯ８ＬＳ
Ｉは次のような問題を有する。すなわち、バイポーラト
ランジスタにおいては、エミッタ領域とグラフトベース
領域とのマスク合わせ余裕を太き（とらなければならな
いため、ベース領域全体の面積が太き（、従ってバイポ
ーラトランジスタの素子面積が大きくなる。このため、
ＬＳＩの高集積化が難しいのみならず、ベース抵抗並び
にコレクター基板間及びベース−コレクタ間の寄生容量
が大きいので高速動作化を十分に図ることができない。

本発明の目的は、バイポーラトランジスタとＭＩＳＦＥ
Ｔとを有する半導体集積回路装置においてバイポーラト
ランジスタの素子面積の低減を図ることができる技術を
提供することにある。

本発明の他の目的は、バイポーラトランジスタとＭＩＳ
ＦＥＴとを有する半導体集積回路装置においてバイポー
ラトランジスタの高速動作化を図ることができる技術を
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、第１の発明においては、バイポーラトランジ
スタのエミッタ電極とベース電極とがｐ型及びＮ型の不
純物が任意の領域に導入された同一の多結晶シリコン膜
により構成され、さらに、前記エミッタ電極及びベース
電極の側壁には、絶縁膜からなる５ｉｄｅ　Ｗａｌｌｓ
が設けられ、前記５ｉｄｅＷａｌｌｓによって規定され
たエミッタベース電極間の半導体基板の表面に前記グラ
フトベース領域と真性ベース領域を電気的に接続するつ
なぎペース領域が設けられている。

また、第２の発明においては、半導体基板上に設けられ
たエピタキシャル層の表面に部分的に開口を有する絶縁
膜を形成する工程と、多結晶シリコン膜を全面に形成す
る工程と、ｐ型及びＮ型の不純物を前記多結晶シリコン
膜に選択的に導入する工程と、前記多結晶シリコン膜を
パターンニングすることにより少なくとも前記バイポー
ラトランジスタのエミッタ電極とベース電極とを同時に
形成する工程と、前記エミッタ電極及びベース電極の側
壁に絶縁膜からなる５ｉｄｅＷａｌｌｓを形成する工程
と、前記エミッタ電極、ベース電極及び５ｉｄｅ　Ｗａ
ｌｌｓをマスクに、不純物を導入する工程とを具備して
いる。

〔作用〕

前記第１の発明における上記した手段によれば、多結晶
シリコン膜からのＮ型及びＰ型の不純物拡散によりエミ
ッタ電極とベース電極とに対してそれぞれ自己整合的に
エミッタ領域とグラフトベース領域とを形成することが
可能になるので、従来のようにエミッタ領域とグラフト
ベース領域とのマスク合わせ余裕が不要になり、従って
この分だけベース領域全体の面積が小さ（することがで
きる。さらに、ベース抵抗並びにコレクター基板間及び
ベース−コレクタ間の寄生容量を小さくすることができ
る。これによって、バイポーラトランジスタの素子面積
の縮小を図ることができるとともに、高速動作化を十分
に図ることができる。また、エミッタ電極とペース電極
とが同一の多結晶シリコン膜により構成されているので
、製造工程の増加もない。

また、前記つなぎベース領域によって、前記エミッタ領
域とグラフトベース領域の耐圧を十分に確保することが
可能である。

また、前記第２の発明における上記した手段によれば、
多結晶シリコン膜からの不純物拡散によりエミッタ電極
とベース電極とに対してそれぞれ自己整合的にエミッタ
領域とグラフトベース領域とを形成することができるの
で、従来のようにエミッタ領域とクラフトペース領域と
のマスク合わせ余裕が不要になり、従ってこの分だけベ
ース領域全体の面積を小さくすることができるとともに
、ベース抵抗並びにコレクター基板間及びベース−コレ
クタ間の寄生容量を小さ（することができろ。

これによって、製造工程を増加させることな（バイポー
ラトランジスタの素子面積の縮小を図ることができると
ともに、高速動作化を十分に図ることができる。

さらに、ベースＮ、極及びエミッタ電極の側壁に形成さ
れたサイドウオールにより、自己整合的にクラフトペー
ス領域と、真性ベース領域を電気的に接続するつなぎベ
ース領域を形成することが可能なので、前記つなぎベー
ス領域の不純物濃度を調整することによりてエミッタ領
域とグラフトベース領域の耐圧を任意に調整できる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。

第１図は、本発明の一実施例によるバイポーラ−０ＭＯ
８ＬＳＩを示す平面図であり、第２図は、第１図のＸ−
Ｘ線に沿っての断面図である。

第１図及び第２図に示すように、本実施例に°よるバイ
ポーラ−０ＭＯ８ＬＳＩにおいては、例えばｐ−型シリ
コン基板のような半導体基板１中に例えばｎ＋型の埋め
込み層２．．２．及び例えばｐ＋型の埋め込み層３が設
けられ、前記半導体基板１上に例えばシリコン層のよう
なエピタキシャル層４が設けられている。なお、このエ
ピタキシャル層４を成長する前の半導体基板１０表面を
第２図における一点鎖線で示す。このエピタキシャル層
４中には、例えばｎウェル５．．５．及びｐウェル６が
それぞれ前記埋め込み層２．，２．及び埋め込み層３に
対応して設けられている。

前記エピタキシャル層４の表面には例えばＳｈｏｗ膜の
ようなフィールド絶縁膜７が選択的に設けられ、これに
より素子分離が行われている。このフィールド絶縁膜７
で囲まれた部分における前記ｎウェル５．．５．及びｐ
ウェル６の表面には例えばＳ　ｉＯ，膜のような絶縁膜
８が設けられている。

前記ｎウェル５．の表面に設けられたこの絶縁膜８には
開口８ａ、８ｂが設けられ、これらの開口８ａ、８ｂを
通じてそれぞれエミッタ電極９及びベース電極１０がｎ
ウェル５．中に設けられた例えばｎ＋型のエミッタ領域
１１及び例えばｐ１型のグラフトベース領域１６ａ上に
はそれぞれ設けられている。前記エミッタ電極９は、例
えばｎ＋型の多結晶シリコン膜１２ａと例えばタングス
テンシリサイド（ＷＳｉ、）膜やモリブデンシリサイド
（ＭｏＳｉ、）膜のような高融点金属シリサイド膜１３
とからなる！、また、前記ベース電極１０は、例えばｐ
＋型の多結晶シリコン膜１２ｂと前記高融点金属シリサ
イド膜１３とから成る。これらのエミッタ電極９及びベ
ース電極１０は、後述のコレクタ電極１８、ゲート電極
２３．２８、ソース電極１９．２４、ドレイン電極２０
．２５とともに同一の多結晶シリコン膜１２及び高融点
金属シリサイド膜１３から同時にパターニングされ形成
されたものである。また、エミッタ領域１１は、前記エ
ミッタ電極９を構成するｎ＋型の多結晶シリコン膜１２
ａかもの不純物（例えば、ヒ素）拡散により前記エミッ
タ電極９に対して自己整合的に形成されたものである。

さらに、前記グラフトベース領域１６ａは、前記ベース
電極１０を構成するｐ＋型の多結晶シリコン膜１２ｂか
らの不純物（例えば；ホウ素）拡散により形成されたも
のであり、その他のグラフトベース（つなぎベース領域
と以下、言う。）１６ｂ部分は例えばエミッタ電極９及
びベース電極１０及び　５ｉｄｅ　Ｗａｌｌｓ１５をマ
スクとして行う不純物のイオン打ち込みによりこれらの
エミッタ電極９及びベース電極１０及び５ｉｄｅ　Ｗａ
ｌｌｓ　１５に対して自己整合的に形成されたものであ
る。前記つなぎベース１６ｂによって、グラフトベース
領域１６ａと真性、ベース領域１６は電気的に接続され
ている。前記グラフトベース領域１６ａと外部からの電
気信号を伝える、例えばアルミニウム配線の電気的接続
は、前記ベース電極１０を介して行うことができるので
、従来のようにグラフトベース領域にアルミニウム電極
を形成して電気的接続を行うためにこのグラフトベース
領域上に設けられた絶縁膜にコンタクトホールを形成す
る必要がな（なる。このため、このコンタクトホールと
真性ベース領域及びエミッタ電極とのマスク合わせ余裕
を考慮する必要がな（なるので、この分だけ素子寸法を
縮小することができる。従って、素子の占有面積の低減
により高集積化を図ることができるとともに、牛導体基
板１と後述のコレクタ領域との間の寄生容量並びにコレ
クタ領域とグラフトベース領域１６ａ及び真性ベース領
域１６との間の寄生容量を低減してＬＳＩの高速動作化
を図ることができる。なお、符号１４は例えば５ｉＱｔ
膜のような絶縁膜であり、符号１５は例えばＳｉｎ、の
ような絶縁物から成る側壁である。さらに、前記エミッ
タ領域１１は、前記グラフトベース領域１６ａに前記つ
なぎベース領域１６ｂを介して、電気的に接続されてい
る例えばｐ型の真性ベース領域１６中に設けられている
つそして、これらのエミッタ領域１１、真性ベース領域
１６及びこの真性ベース領域１６の下方のｎウェル５．
から成るコレクタ領域により、ｎｐｎ型バイポーラトラ
ンジスタＱ、が構成されている。なお、符号１７は前記
埋め込み層２Ｉと接続されている例えばｎ＋型のコレク
タ取り出し領域である。このコレクタ取り出し領域１７
上には、前記エミッタ電極９と同様に例えばｎ＋型の多
結晶シリコン膜１２ａと前記高融点金属シリサイド膜１
３とから成るコレクタ電極１８が設けられている。なお
、このコレクタ電極１８を省略して例えばアルミニウム
配線を前記コレクタ取り出し領域１７に直接接続する構
造としてもよい。

一方、前記ｎウェル５！の表面に設けられた前記絶縁膜
８には開口８ｃ、８ｄが設けられ、これらの開口８ｃ、
８ｄを通じてそれぞれソース電極１９及びドレイン電極
２０が、このｎウェル５を中に設けられた例えばｐ＋型
のソース領域２１及びドレイン領域２２上に設けられて
いる。これらのソース電極１９及びドレイン電極２０は
、前記ベース電極１０と同様に例えばｐ＋型の多結晶シ
リコン膜１２ｂと前記高融点金属シリサイド膜１３とか
ら成る。また、前記絶縁膜８上には、前記エミッタ電極
９と同様に例えばｎ”Ｗの多結晶シリコン腰１２ａと前
記高融点金属シリサイド膜１３とから成るゲート電極２
３が設けられている。前記ソース領域２１及びドレイン
領域２２は、このゲート電極２３に対して自己整合的に
設けられている。また、これらのソース領域２１及びド
レイン領域２２のうちのそれぞれの前記ソース電極１９
及びドレイン電極２０に接する部分は、これらのソース
電極１９及びドレイン電極２０を構成するｐ＋型の多結
晶シリコン膜１２ｂかもの不純物拡散により形成された
ものである。さらに、前記ソース及びドレイン電極の側
壁に設けられた絶縁膜（ＳｉＯｍ）からなる５ｉｄｅ　
Ｗａｌｌｓ　１５ａによって規定されたゲート−ソース
及びドレイン電極間の牛導体基板表面には、ソース及び
ドレイン領域の一部となるｐ＋型不純物領域２１ｂ及び
２２ｂが設けられている。従って、これらのゲート電極
２３、ソース領域２１及びｐ＋型不純物領域２１ｂ、ド
レイン領域２２及びｐ＋型不純物領域２２ｂによりｐチ
ャネルＭＯ８ＦＥＴ（ＭＩＳＦＥＴ）Ｑｔが構成されて
いる。前記ゲート電極２３の端部の下方の部分には、例
えばｐ−型の低不純物濃度部２１ａ、２２ａが設けられ
ている。前記低不純物濃度部２１ａ、２２ａは、前記ゲ
ート電極２３及びソース・ドレイン電極１９　、２０を
不純物導入のマスクとしてイオン打込みにより形成され
た領域である。前記ｐチャネルＭＯ８ＦＥＴＱＩは、こ
の低不純物濃度部２１ａ、２２ａによりドレイン領域２
２近傍の電界を緩和することができる、いわゆるＬＤＤ
（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有
する。

前記ｐウェル６の表面に設けられた前記絶縁膜８には開
口８ｅ、８ｆが設けられ、これらの開口８　’ｅ　、　
８　ｆを通じてそれぞれソース電極２４及びドレイン電
極２５がこのｐウェル６中に設けられた例えばｎ＋観の
ソース領域２６及びドレイン領域２７上に設けられてい
る。また、前記絶縁膜８上にはゲート電極２８が設けら
れている。これらのゲート電極２８、ソース電極２４及
びドレイン電極２５は、前記エミッタ電極９と同様に例
えばｎ＋型の多結晶シリコン膜１２ａと前記高融点金属
シリサイド膜１３とから成る。前記ソース領域２６及び
ドレイン領域２７は、このゲート電極２８に対して自己
整合的に設けられている。さらに上述したｐチャネルＭ
Ｏ８ＦＥＴＱ、と同様に、５ｉｄｅ　Ｗａｌｌｓ１５ｂ
及びｎ＋型不純物−領域２６ｂ。

２７ｂが設けられている。これらのゲート電極２８、ソ
ース領域２６及びｎ＋型不純物領域２６ｂ、ドレイン領
域２７及びｎ＋型不純物領域２７ｂによりｎチャネルＭ
Ｏ８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ。

が構成されている。前記ソース領域２６及びドレイン領
域２７のうちの前記ゲート電極２８の端部の下方の部分
には、例えばｎ−型の低不純物濃度部２６ａ、２７ａが
設けられている。従って、前記ｎチャネルＭＯ８ＦＥＴ
Ｑ、は、前記ｐチャネルＭＯ８ＦＥＴＱｔと同様に、こ
の低不純物濃度部２６ａ、２７ｂによりドレイン領域２
７近傍の電界を緩和したＬＤＤ構造を有する。このｎチ
ャネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓ　と前記ｐチャネルＭ
Ｏ８ＦＥＴＱ、とにより０ＭＯ８，（相補型ＭＯ８ＦＥ
Ｔ）が構成されている。

既述のように、前記ソース電［１９，２４、ドレイン電
極２０．２５等は、前記エミッタ電極９、ベース電極１
０等と同時に形成されたものであるので、これらのソー
ス電極１９，２４．　　ドレイン電極２０．２５等を形
成することによる製造工程の増加はない。また、前記ソ
ース電１１１９．２４及びドレイン電極２０．２５をソ
ース領域２１゜２６及びドレイン領域２２．２７に電気
的に接続するために従来のようにこれらのソース領域２
１゜２６及びドレイン領域２２．２７上に直接コンタク
トホールを設けていないので、このコンタクトホールと
ゲート電極２３．２８及びフィールド絶縁膜７どのマス
ク合わせ余裕が不要となり、この分だけ素子寸法を縮小
することができる。従って、ｐチャネルＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑｔ及びｎチャネルＭ。

５ＦＥＴＱＩの素子面積の低減により高集積化を図るこ
とができるとともに、ソース領域２１゜２１ｂ及びドレ
イン領域２２．２２ｂとｎウェル５、との間の寄生容量
並びにソース領域２６及びドレイン領域２７との間の寄
生容量を低減して高速動作化を図ることができる。

なお、前記高融点金属シリサイド膜１３の代わりに例え
ばＷやＭｏのような高融点金属膜を用いてもよい。また
、前記エミッタ電極９、ベース電極１０．コレクタ電極
１８、ソース電極１９，２４、ドレイン電極２０．２５
及びゲート電極２３．２８は、例えばｎ＋型又はｐ＋型
の多結晶シリコン膜のみにより構成してもよい。さらに
、前記ｐチャネルＭｏ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＊及びｎチ
ャネルＭＯ８ＦＥＴＱｓのしきい値電圧の調節のために
、前記ゲート電極２３．２８を構成するｎ１型多結晶シ
リコン膜１２ｂの代わりにｐ＋型多結晶シリコン膜１２
ｂを用いてもよい。

次に、上述のように構成された本実施例によるバイポー
ラ−ＣＭＯ８ＬＳＩの製造方法の一例について説明する
。

第３図に示すように、まずｐ−型半導体基板１０表面に
ｎ＋型埋め込み層２＋、２を及びｐ“匿埋込層３を選択
的な不純物のイオン打込み拡散等によりそれぞれ形成す
る。前記不純物には、例えば、ヒ素（Ａｓ　）　、アン
チモン（ｓｂ）及びホウ素の）が使用される。この後、
前記牛導体基板１上に例えばエピタキシャル成長法によ
りシリコンからな　、るエピタキシャル層４を形成する
。次に、このエピタキシャル層４中に例えばそれぞれｎ
型不純物及びｐ型不純物の選択的なイオン打ち込みによ
りｎウェル５．．５．及びｐウェル６を形成する。

次に、前記エピタキシャル層４の表面を選択な熱酸化に
より前記エピタキシャル層４の表面にフィールド絶縁膜
７をそれぞれ形成する。次Ｋ、前記ｎウェル５１中に例
えばリンのようなｎ型不純物を選択的にイオン打ち込み
することによりコレクタ引き出し領域１７を形成する。

この後、例えば、アルゴン（Ａｒ　）雰囲気中で９５０
℃、３０分間アニールを行うことにより前記不純物を電
気的に活性化する。次に、ｎウェル５１　中に、例えば
ホウ素のようなｐ型不純物を選択的にイオン打込みする
ことにより真性ペース領域１６を形成する。

次に、前記フィールド絶縁膜７で囲まれたｎウェル５．
．５．及びｐウェル６の表面に例えば、熱酸化により絶
縁膜８を形成する。次に、この絶縁膜８の所定部分をエ
ツチング除去して開口８ａ〜８ｆを形成する。次に、例
えばＣＶＤ法により全面に例えば膜厚１５００Ａ糧度の
多結晶シリコン膜１２を形成した後、この多結晶シリコ
ン膜１２の上に例えばＳｉｎ、膜のような絶縁膜２９を
形成し、この絶縁膜２９を所定形状にパターンニングす
る。次に、このパターンニングされた絶縁膜２９をマス
クとして前記多結晶シリコン膜１２中に例えばヒ素のよ
うなｎ型不純物をイオン打ち込みする。次に、前記絶縁
膜２９をエツチング除去した後、この多結晶シリコン膜
１２の全面Ｋ例えばホウ素のようなｐＷ不純物をイオン
打ち込みする。

なお、このｐ型不純物のイオン打ち込みは、前記ｎ型不
純物による不純物補償後においても十分なｐ型不純物濃
度が得られるような条件で行う。

これによって、第４図に示すように％ｎ＋ｎ１型多結晶
シリコン膜１２ｂｐ＋型多結晶シリコン膜１２ｂが形成
される。次に１例えばスパッタ法により全面に例えば膜
厚１５００Ａｉ！度の高融点金属シリサイド膜１３を形
成した後、この高融点金属シリサイド膜１３の上に例え
ば膜厚１５００〜２０００１１度の絶縁［１４を形成す
る。

次に、これらの絶縁膜１４、高融点金属シリサイド膜１
３及び前記多結晶シリコン膜１２を例えば反応性イオン
エツチング（ＲＩＥ）のような異方性エツチングにより
屓次パターンニングして、第５図に示すように、エミッ
タ電倦９、ベース電極１０、コレクタ電極１８、ゲート
電１１ｉ２３，２８、ソース電極１９．２４及びドレイ
ン電極２０．２５を形成する。これによって、これらの
電極９，１０゜１８．１９，２０，２３，２４，２５．
２８を同時に形成することができる。つまり、同一の導
体膜（同一の製造工程で形成された導体膜）で構成する
ことができる。

次に、熱処理を行うことにより、これらの電極９．１０
，１９，２０．２４．２５を構成する多結晶シリコン膜
１２ａ、１２ｂ中のｎ型又はｐ型不純物をｎウェル５．
．５．及びｐウェル６中に拡散させて、エミッタ領域１
１、グラフトベース領域１２、ソース領域２１．２６及
びドレイン領域２２．２７を形成する。次に、ゲート電
極２３及びソース・ドレイン電［１９，２０をマスクと
してｎウェル５．中に例えばホウ素のようなｐ型不純物
を選択的にイオン打ち込みすることにより低不純物濃度
部２１　ａ　＊　２２　ａを形成する。次に、同様にし
てゲート電極２８及びソース・ドレイン電［２４，２５
をマスクとしてｐウェル６ａ中に例えばリンのようなｎ
型不純物を選択的にイオン打ち込みすることにより低不
純物濃度部２６ａ。

２７ａを形成する。

次に、Ｗｃ２図に示すように半導体基板１上の全面に例
えばＳｉＯ２膜のような絶縁膜を形成した後、例えばＲ
ＩＥによりこの絶縁膜を基板表面と垂直方向に異方性エ
ツチングすることによって、前記エミッタ電極９、ペー
ス電極１０、コレクタ電極１８、ゲート電極２３．２８
、ソース電極１９゜２４及びドレイン電極２０．２５の
側面に側壁１５．１５ａ及び１５ｂを形成する。次に、
この側壁１５，１５ａ、１５ｂ及びベース電極１０、ソ
ース・ドレイン電極１．９．２０，２４．２５をそれぞ
れ不純物打込みのマスクとして、ｎウェル５、．５を中
には例えばホウ素のようなｎ型不純物を、ｎウェル６中
には例えばリンのようなｎ！不純物を選択的にイオン打
ち込みすることによりつなぎベース領域（グラフトベー
スの一部）１６ｂソース及びドレイン領域の一部となる
ｐ＋＋不純物領域２１ｂ、２２ｂ及びｎ＋＋不純物領域
２６ｂ。

２７ｂをそれぞれ形成する。

この後、全面にパッシベーション用の絶ＭＩＮ（例えば
ＰＳＧ膜）（図示せず）を形成した後、第１図に示すよ
うに各電極上の前記パッジベージ璽ン絶縁膜及び絶縁膜
１４にコンタクトホールＣ０ＮＴをそれぞれ形成する。

次に、全面に例えば配線用のアルミニウム膜を形成し、
このアルミニウム膜をエツチングによりバターニングし
て所定の配線（図示せず）を形成し、前記コンタクトホ
ールＣ０ＮＴを介して、各電極と前記アルミニウム配線
の接続が行なわれる。これによって目的とするバイポー
ラ−ＣＭＯ８ＬＳＩを完成させる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、本発明は、バイポーラ−ＣＭＯ８によるスタチ
ックＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａｃｃｅｓ　ｓ　Ｍｅ
ｍｏｒｙ　）、ダイナミックＲＡＭ、ゲートアレイ等の
各種ＬＳＩに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、第１の発明によれば、バイポーラトランジス
タの素子面積の縮小を図ることができるとともに、高速
動作化を十分に図ることができる。

また、第２の発明によれば、製造工場を増加させること
なくバイポーラトランジスタの素子面積の縮小を図るこ
とができるとともに、高速動作化を十分に図ることがで
きる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるバイポーラ−ＣＭＯ
８ＬＳＩを示す平面図、 第２図は、第１図のＸ−Ｘ線に涜りての断面図、第３−
〜第５図は、第１図及び第２図に示すバイポーラ−ＣＭ
Ｏ８ＬＳＩの製造方法を工程順に説明するための断面図
である。 １・・・半導体基板、２．．２．．３・・・埋め込み層
、４・・・エピタキシャル層、５１＋５ｔ・・・ｎウェ
ル、６・・・ｐウェル、７・・・フィールド絶縁膜、８
・・・絶縁膜、９・・・エミッタ電極、１０・・・ペー
ス電極、１１・・・エミッタ領域、１２ａ・・・ｎ＋型
型締結晶シリコン膜１２ｂ・・・ｐ＋型多結晶シリコン
膜、１３・・・高融点金属シリサイド膜、１５・・・側
壁、１６・・・ペース領域、１７・・・コレクタ取り出
し領域、１８・・・コレクタ電極、１９．２４・・・ソ
ースｔｉ、２０．２５・・・ドレインｔａ、２３．２８
・・・ゲート電極、Ｑ。 ・・・ｎ　ｐ　ｎ　型バイポーラトランジスタ、Ｑ、・
・・ｐチャネルＭＯ８ＦＥＴ、Ｑ、−ｎチャネルＭＯ８
ＦＥＴ。 ｌ−１ Ｃ０ＮＴ　　　Ｃ０ＮＴ　　　　　　　　　Ｃ０ＮＴ第
　　　７　　　図

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタとＭＩＳＦＥＴとを有する
   半導体集積回路装置であって、前記バイポーラトランジ
   スタのエミッタ電極とベース電極とが同一の多結晶シリ
   コン膜により構成されていることを特徴とする半導体集
   積回路装置。 ２、前記ＭＩＳＦＥＴのソース電極及びドレイン電極が
   前記多結晶シリコン膜により構成されていることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。 ３、前記バイポーラトランジスタがｎｐｎ型バイポーラ
   トランジスタであり、前記ＭＩＳＦＥＴがｎチャネルＭ
   ＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補型
   ＭＩＳＦＥＴであることを特徴とする特許請求の範囲第
   １項又は第２項記載の半導体集積回路装置。 ４、前記バイポーラトランジスタの前記ベース電極と前
   記ｐチャネルＭＩＳＦＥＴの前記ソース電極及び前記ド
   レイン電極とがｐ型の前記多結晶シリコン膜により構成
   され、前記バイポーラトランジスタの前記エミッタ電極
   と前記ｎチャネルＭＩＳＦＥＴの前記ソース電極及び前
   記ドレイン電極とがｎ型の前記多結晶シリコン膜により
   構成されていることを特徴とする特許請求の範囲第３項
   記載の半導体集積回路装置。 ５、前記バイポーラトランジスタのエミッタ領域並びに
   前記ｎチャネルＭＩＳＦＥＴのソース領域及びドレイン
   領域の少なくとも一部が前記ｎ型の多結晶シリコン膜か
   らのｎ型不純物の拡散により形成され、前記バイポーラ
   トランジスタのグラフトベース領域の少なくとも一部及
   び前記ｐチャネルＭＩＳＦＥＴのソース領域及びドレイ
   ン領域の少なくとも一部が前記ｐ型の多結晶シリコン膜
   からのｐ型不純物の拡散により形成されていることを特
   徴とする特許請求の範囲第４項記載の半導体集積回路装
   置。 ６、前記ＭＩＳＦＥＴのゲート電極が前記多結晶シリコ
   ン膜により構成されていることを特徴とする特許請求の
   範囲第１項〜第５項のいずれか一項記載の半導体集積回
   路装置。 ７、前記多結晶シリコン膜上に高融点金属膜又は高融点
   金属シリサイド膜が設けられていることを特徴とする特
   許請求の範囲第１項〜第６項のいずれか一項記載の半導
   体集積回路装置。 ８、バイポーラトランジスタとＭＩＳＦＥＴとを有する
   半導体集積回路装置の製造方法であって、半導体基板上
   に設けられたエピタキシャル層の表面に部分的に開口を
   有する絶縁膜を形成する工程と、多結晶シリコン膜を全
   面に形成する工程と、前記多結晶シリコン膜をパターン
   ニングすることにより少なくとも前記バイポーラトラン
   ジスタのエミッタ電極とベース電極とを同時に形成する
   工程とを具備することを特徴とする半導体集積回路装置
   の製造方法。 ９、前記多結晶シリコン膜の前記パターンニングにより
   前記ＭＩＳＦＥＴのソース電極及びドレイン電極が同時
   に形成されることを特徴とする特許請求の範囲第８項記
   載の半導体集積回路装置の製造方法。 １０、前記バイポーラトランジスタがｎｐｎ型バイポー
   ラトランジスタであり、前記ＭＩＳＦＥＴがｎチャネル
   ＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補
   型ＭＩＳＦＥＴであることを特徴とする特許請求の範囲
   第８項又は第９項記載の半導体集積回路装置の製造方法
   。 １１、前記バイポーラトランジスタの前記ベース電極と
   前記ｐチャネルＭＩＳＦＥＴの前記ソース電極及び前記
   ドレイン電極とがｐ型化された前記多結晶シリコン膜に
   より構成され、前記バイポーラトランジスタの前記エミ
   ッタ電極と前記ｎチャネルＭＩＳＦＥＴの前記ソース電
   極及び前記ドレイン電極とがｎ型化された前記多結晶シ
   リコン膜により構成されていることを特徴とする特許請
   求の範囲第１０項記載の半導体集積回路装置の製造方法
   。 １２、前記バイポーラトランジスタのエミッタ領域並び
   に前記ｎチャネルＭＩＳＦＥＴのソース領域及びドレイ
   ン領域の少なくとも一部が前記ｎ型の多結晶シリコン膜
   からのｎ型不純物の拡散により形成され、前記バイポー
   ラトランジスタのグラフトベース領域の少なくとも一部
   及び前記ｐチャネルＭＩＳＦＥＴのソース領域及びドレ
   イン領域の少なくとも一部が前記ｐ型の多結晶シリコン
   膜からのｐ型不純物の拡散により形成されることを特徴
   とする特許請求の範囲第１１項記載の半導体集積回路装
   置の製造方法。 １３、前記多結晶シリコン膜の前記パターンニングによ
   り前記ＭＩＳＦＥＴのゲート電極が同時に形成されるこ
   とを特徴とする特許請求の範囲第８項〜第１２項のいず
   れか一項記載の半導体集積回路装置の製造方法。 １４、前記多結晶シリコン膜上に高融点金属膜又は高融
   点金属シリサイド膜が形成されることを特徴とする特許
   請求の範囲第８項〜第１３項のいずれか一項記載の半導
   体集積回路装置の製造方法。