JP3104296B2

JP3104296B2 - 薄膜トランジスタの製造方法

Info

Publication number: JP3104296B2
Application number: JP03154055A
Authority: JP
Inventors: 佳嗣西本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-05-29
Filing date: 1991-05-29
Publication date: 2000-10-30
Anticipated expiration: 2015-10-30
Also published as: JPH04352361A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、薄膜トランジスタの
製造方法に関する。

【０００２】

【従来の技術】ＭＯＳスタティックＲＡＭの一種に、Ｃ
ＭＯＳ型メモリセルを用いたものがある。図５に示すよ
うに、このＣＭＯＳ型メモリセルは、一対のドライバト
ランジスタＱ₁、Ｑ₂と一対の負荷トランジスタＱ₃、
Ｑ₄とから成るフリップフロップ回路と、セル外とのデ
ータのやりとりのための一対のアクセストランジスタＱ
₅、Ｑ₆とにより構成されている。ＷＬはワード線、Ｂ
Ｌ、ＢＬ´はビット線を示す。Ｖ_ddは電源電圧である。

【０００３】近年、上述の負荷トランジスタＱ₃、Ｑ₄
を多結晶シリコン（Si）薄膜を用いたｐチャネルの薄膜
トランジスタ（ＴＦＴ）（以下「多結晶SiＴＦＴ」とい
う）により形成する試みが盛んに行われている。この場
合、このｐチャネル多結晶SiＴＦＴのソース領域及びド
レイン領域は、チャネル領域形成用の多結晶Si薄膜中に
ホウ素（Ｂ）またはＢＦ₂をイオン注入することにより
形成される。

【０００４】

【発明が解決しようとする課題】上述のソース領域及び
ドレイン領域を形成するためのイオン注入後には、多結
晶Si薄膜中に注入されたＢの電気的活性化を図るために
熱処理が行われるが、この際にはこのＢの拡散も起き
る。ところが、多結晶Si薄膜中でのＢの拡散速度は速い
ことから、この熱処理時には、ソース領域及びドレイン
領域からチャネル領域へのＢの横方向拡散が起きる。こ
のため、負荷トランジスタＱ₃、Ｑ₄のソース領域及び
ドレイン領域間がショートしたり、実効チャネル長が短
くなってパンチスルーが生じやすいなどの問題があっ
た。

【０００５】そこで、この問題を防止するために、イオ
ン注入された不純物の電気的活性化を図るための熱処理
の温度を低くしたり、熱処理時間を短くしたりするほ
か、ソース領域及びドレイン領域の不純物濃度を低くせ
ざるを得なかった。例えば、この熱処理を８００〜９０
０℃の温度で数十分程度行うとすると、多結晶Si薄膜中
にイオン注入する不純物、例えばＢＦ₂のドーズ量は、
１０¹⁴cm^-2程度に抑える必要があった（エネルギーは例
えば１０ｋｅＶ程度）。

【０００６】ところで、ＣＭＯＳ型スタティックＲＡＭ
における各メモリセルの負荷トランジスタＱ₃、Ｑ₄の
ソースに電源電圧Ｖ_ddを供給するための電源配線は、こ
れらの負荷トランジスタＱ₃、Ｑ₄のチャネル領域形成
用の多結晶Si薄膜により、このチャネル領域と一体に形
成される場合が多い。その例を図６に示す。図６におい
て、符号１０１が電源配線、１０２がチャネル領域、１
０３はドレイン領域を示す。なお、ソース領域は、チャ
ネル領域１０２に隣接する部分の電源配線１０１により
構成される。

【０００７】図６において、電源配線１０１を構成する
多結晶Si薄膜中には、その低抵抗化を図るために、ソー
ス領域及びドレイン領域を形成するためのイオン注入の
際に不純物が同時にイオン注入される。従って、上述の
ようにソース領域及びドレイン領域間のショートやパン
チスルーを防止するためにこのソース領域及びドレイン
領域を形成するためのイオン注入のドーズ量を低く抑え
ると、電源配線１０１の抵抗が高くなってしまう。例え
ば、この電源配線１０１を構成する多結晶Si薄膜の膜厚
が２００Åである場合を考えると、ＢＦ₂を５×１０¹⁴c
m^-2のドーズ量でイオン注入してから９００℃で２０分
熱処理を行った後のシート抵抗としては２０ｋΩ／□程
度の値が得られるが、ドーズ量を１×１０¹⁴cm^-2に下げ
るとシート抵抗は１００ｋΩ／□程度と高くなってしま
う。

【０００８】このように電源配線１０１の抵抗が高くな
ると、この電源配線１０１における電圧降下により、各
メモリセルの負荷トランジスタＱ₃、Ｑ₄のソース領域
に実際に印加される電圧は電源電圧Ｖ_ddよりも低くなっ
てしまい、しかも電源配線１０１に対する外部からの電
源電圧Ｖ_ddの供給点に近いメモリセルと遠いメモリセル
とでその負荷トランジスタＱ₃、Ｑ₄のソース領域に印
加される電圧が異なってしまうなどの問題が生じる。特
に、この電源配線１０１、チャネル領域１０２及びドレ
イン領域１０３を構成する多結晶Si薄膜の膜厚は、負荷
トランジスタＱ₃、Ｑ₄のオフ時（ゲート電圧が０Ｖの
時）のドレイン電流Ｉ_ds（ＯＦＦ）を低く抑えることに
より、このオフ時のドレイン電流Ｉ_ds（ＯＦＦ）に対す
るオン時のドレイン電流Ｉ_ds（ＯＮ）の比、すなわちＩ
_ds（ＯＮ）／Ｉ_ds（ＯＦＦ）を大きくすることが望まし
いことなどの理由で数十〜数百Å程度と小さくするた
め、この問題は深刻である。

【０００９】この問題は、ＣＭＯＳ型スタティックＲＡ
Ｍの低電源電圧動作マージンの減少、電源電圧の変動に
対する動作安定性の低下などの問題につながるため、そ
の解決が強く望まれるものである。

【００１０】従って、この発明の目的は、そのチャネル
領域とそのソース領域またはドレイン領域に電源電圧を
供給するための電源配線とが半導体薄膜により形成され
た薄膜トランジスタにおいて、ソース領域及びドレイン
領域間のショートやパンチスルーを防止しつつ、電源配
線の低抵抗化を図ることができる薄膜トランジスタの製
造方法を提供することにある。

【００１１】

【課題を解決するための手段】

【００１２】上記目的を達成するために、この発明は、
そのチャネル領域（３）とそのソース領域またはドレイ
ン領域に電源電圧を供給するための電源配線（２）とが
半導体薄膜により形成された薄膜トランジスタの製造方
法において、チャネル領域（３）及び電源配線（２）の
形状にパターニングされた半導体薄膜を形成する工程
と、半導体薄膜のうちソース領域及びドレイン領域とな
る部分と電源配線（２）となる部分とにソース領域及び
ドレイン領域と同一導電型の不純物の第１のイオン注入
を行う工程と、半導体薄膜のうち電源配線（２）となる
部分にソース領域及びドレイン領域と同一導電型の不純
物の第２のイオン注入を行う工程とを具備するものであ
る。

【００１３】

【作用】

【００１４】上述のように構成されたこの発明の薄膜ト
ランジスタの製造方法によれば、ソース領域及びドレイ
ン領域間のショートやパンチスルーを防止するために、
半導体薄膜のうちソース領域及びドレイン領域となる部
分と電源配線（２）となる部分とに行われる第１のイオ
ン注入のドーズ量を低く抑えても、この半導体薄膜のう
ち電源配線（２）となる部分に行われる第２のイオン注
入により、電源配線（２）の抵抗を低くすることができ
る。

【００１５】

【実施例】以下、この発明の実施例について図面を参照
しながら説明する。この実施例は、メモリセルの負荷ト
ランジスタをｐチャネル多結晶SiＴＦＴにより構成した
ＣＭＯＳ型スタティックＲＡＭにこの発明を適用したも
のである。このＣＭＯＳ型スタティックＲＡＭのメモリ
セルの等価回路は図５に示す通りでである。

【００１６】この実施例によるＣＭＯＳ型スタティック
ＲＡＭにおいて、ドライバトランジスタＱ₁、Ｑ₂及び
アクセストランジスタＱ₅、Ｑ₆は、Si基板中に形成さ
れるｎチャネルＭＯＳトランジスタにより形成する。こ
れらのドライバトランジスタＱ₁、Ｑ₂のゲート電極及
びアクセストランジスタＱ₅、Ｑ₆のゲート電極を構成
するワード線は、一層目の多結晶Si膜や、多結晶Si膜上
に高融点金属シリサイド膜を重ねたポリサイド膜により
形成する。そして、これらのドライバトランジスタ
Ｑ₁、Ｑ₂及びアクセストランジスタＱ₅、Ｑ₆上に、
層間絶縁膜を介して、ｐチャネル多結晶SiＴＦＴから成
る負荷トランジスタＱ₃、Ｑ₄のゲート電極を例えば二
層目の多結晶Si膜により形成する。

【００１７】この実施例においては、このゲート電極を
覆うようにゲート絶縁膜を形成した後、このゲート絶縁
膜上に多結晶Si薄膜を形成し、この多結晶Si薄膜を、負
荷トランジスタＱ₃、Ｑ₄のソース領域に電源電圧Ｖ_dd
を供給するための電源配線及び負荷トランジスタＱ₃、
Ｑ₄のチャネル領域の形状にパターニングする。この
後、このパターニングされた多結晶Si薄膜のうち電源配
線となる部分と負荷トランジスタＱ₃、Ｑ₄のソース領
域及びドレイン領域となる部分とに、ＢまたはＢＦ₂を
イオン注入する。このイオン注入のドーズ量は、負荷ト
ランジスタＱ₃、Ｑ₄のソース領域及びドレイン領域間
のショートやパンチスルーを防止するために、例えば１
×１０¹⁴cm^-2程度に低く抑える。この後、注入不純物の
電気的活性化を図るために熱処理を行う。なお、このイ
オン注入は、多結晶Si薄膜のパターニング前に行うこと
も可能である。

【００１８】このようにして形成された電源配線、チャ
ネル領域及びドレイン領域を図１及び図２（図１の２−
２線に沿っての拡大断面図）に示す。図１及び図２にお
いて、符号１がゲート絶縁膜、２が電源配線、３がチャ
ネル領域、４がドレイン領域を示す。ソース領域は、チ
ャネル領域３に隣接する部分の電源配線２により構成さ
れる。なお、図１及び図２において、ＢまたはＢＦ₂の
イオン注入が行われた部分に「・」で点描を付す。これ
らの負荷トランジスタＱ₃、Ｑ₄のゲート電極（図示せ
ず）は、チャネル領域３と交差して形成されている。な
お、これらの負荷トランジスタＱ₃、Ｑ₄のチャネル幅
は例えば０．５〜０．６μｍ、チャネル長は例えば１〜
２μｍである。

【００１９】次に、図１及び図２に示すように、電源配
線２以外の部分をマスク５で覆う。この後、このマスク
５を用いて電源配線２の部分だけにＢまたはＢＦ₂の二
回目のイオン注入を図２において矢印で示すように行
う。すなわち、この電源配線２の部分にＢまたはＢＦ₂
のイオン注入を追加する（図１及び図２において、Ｂま
たはＢＦ₂の二回目のイオン注入が行われた部分に○で
点描を付す）。この二回目のイオン注入のドーズ量は、
電源配線２の抵抗を十分に低くすることができるよう
に、例えば１０¹⁴〜１０¹⁶cm^-2と一回目のイオン注入に
比べて高くする。この後、注入不純物の電気的活性化を
図るための熱処理を行う。なお、上述の一回目のイオン
注入後に行われる熱処理は、この二回目のイオン注入後
に行われる熱処理により兼用することも可能である。

【００２０】マスク５を用いて電源配線２の部分に行わ
れるこの二回目のＢまたはＢＦ₂のイオン注入により、
この電源配線２の抵抗は十分に低くなる。次に、マスク
５を除去した後、以後の工程を実施して、目的とするＣ
ＭＯＳ型スタティックＲＡＭを完成させる。

【００２１】図１において、マスク５の端部とチャネル
領域３との間の距離ΔＬは、注入不純物の電気的活性化
のための熱処理の温度や時間、さらには二回目のイオン
注入のドーズ量などにより調整することができるが、通
常は数千Å〜数μｍである。典型的には、電気的活性化
を図るための熱処理時におけるＢの横方向拡散の距離は
０．５μｍ程度であり、またフォトリソグラフィー工程
におけるマスク合わせずれは０．１５μｍ程度であるの
で、実用的にはΔＬとして１μｍ程度を見込めば足り
る。マスク５の材料としては、イオン注入のマスクとな
るものならばどのようなものを用いてもよいが、具体的
には例えば二酸化シリコン（SiＯ₂）膜、窒化シリコン
（Si₃Ｎ₄）膜、フォトレジストなどを用いることがで
きる。

【００２２】以上のように、この実施例によれば、負荷
トランジスタＱ₃、Ｑ₄のソース領域及びドレイン領域
を形成するためのＢまたはＢＦ₂のイオン注入を１×１
０¹⁴cm^-2程度にドーズ量を低く抑えて行った後に、マス
ク５を用いて電源配線２の部分だけにＢまたはＢＦ₂の
イオン注入を追加して行うようにしている。これによっ
て、負荷トランジスタＱ₃、Ｑ₄のソース領域及びドレ
イン領域のショートやパンチスルーを防止しつつ、電源
配線２を十分に低抵抗化することができる。そして、こ
のように電源配線２を十分に低抵抗化することができる
ことにより、この電源配線２における電圧降下を少なく
することができる。このため、この電源配線２に対する
外部からの電源電圧Ｖ_ddの供給点からの距離によらず、
各メモリセルの負荷トランジスタＱ₃、Ｑ₄のソース領
域に実際に供給される電圧をほぼ電源電圧Ｖ_ddに等しく
することができる。これによって、ＣＭＯＳ型スタティ
ックＲＡＭの低電源電圧動作マージンの向上を図ること
ができるとともに、電源電圧の変動に対する動作安定性
の向上を図ることができる。

【００２３】次に、この発明の他の実施例について説明
する。この実施例においては、図３に示すように、上記
実施例と同様にして、ゲート絶縁膜１上に多結晶Si薄膜
により電源配線２などを形成した後に電源配線２以外の
部分をマスク５で覆った後、このマスク５で覆われてい
ない部分の電源配線２上に導電層６を形成する。

【００２４】この導電層６は、例えば、多結晶Si薄膜か
ら成る電源配線２上に選択ＣＶＤ法によりタングステン
（Ｗ）を選択成長させることにより形成したり、Ｗ膜や
モリブデン（Mo）膜などの金属膜、タングステンシリサ
イド（ＷSi_x）膜などの金属シリサイド膜、不純物がド
ープされた多結晶Si薄膜などを全面に形成した後にこれ
らをエッチングによりパターニングしたりすることによ
り形成することができる。後者のように金属膜などを全
面に形成した後にこれをパターニングすることにより導
電層６を形成する場合には、この導電層６の形状を電源
配線２と異なる形状としてもよい。また、Ｗの選択成長
により導電層６を形成する場合には、この導電層６を電
源配線２上に自己整合的に形成することができるという
利点がある。

【００２５】上述のようにして導電層６を形成した後に
は、熱処理を行うことによりこの導電層６と下地の電源
配線２との相互拡散やシリサイド化を行わせて、これら
の導電層６及び電源配線６間が低抵抗で互いに電気的に
接続されるようにする。この実施例によれば、上記実施
例と同様に、負荷トランジスタＱ₃、Ｑ₄のソース領域
及びドレイン領域間のショートやパンチスルーを防止し
つつ、電源配線２を十分に低抵抗化することができ、そ
れによって低電源電圧動作マージンの向上や電源電圧の
変動に対する動作安定性の向上を図ることができる。

【００２６】次に、この発明のさらに他の実施例につい
て説明する。この実施例においては、図４に示すよう
に、上記実施例と同様にしてゲート絶縁膜１上に多結晶
Si薄膜により電源配線２などを形成した後、全面に層間
絶縁膜７を形成し、この層間絶縁膜７上に例えばアルミ
ニウム（Al）配線のような上層の配線８を電源配線２に
沿って形成する。ここで、この配線８は、層間絶縁膜７
に形成されたコンタクトホール（図示せず）を通じて電
源配線２と接続（シャント）される。この実施例によっ
ても、上記実施例と同様な利点を得ることができる。

【００２７】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、上述の実施例においては、ｐチャ
ネル多結晶SiＴＦＴから成る負荷トランジスタＱ₃、Ｑ
₄のゲート電極上にゲート絶縁膜１を介してそのチャネ
ル領域２が形成されている場合について説明したが、こ
の発明は、チャネル領域２上にゲート絶縁膜１を介して
ゲート電極が形成されている場合、すなわちゲート電極
とチャネル領域２との上下関係が上述の実施例と逆の場
合にも適用することが可能である。

【００２８】

【発明の効果】以上説明したように、この発明によれ
ば、薄膜トランジスタのソース領域及びドレイン領域間
のショートやパンチスルーを防止しつつ、電源配線の低
抵抗化を図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例を説明するための平面図で
ある。

【図２】図１の２−２線に沿っての拡大断面図である。

【図３】この発明の他の実施例を説明するための断面図
である。

【図４】この発明のさらに他の実施例を説明するための
断面図である。

【図５】ＣＭＯＳ型メモリセルの等価回路を示す回路図
である。

【図６】従来のＣＭＯＳ型スタティックＲＡＭにおける
問題を説明するための平面図である。

【符号の説明】

１ゲート絶縁膜２電源配線３チャネル領域４ドレイン領域Ｑ₁、Ｑ₂ ドライバトランジスタＱ₃、Ｑ₄ 負荷トランジスタＱ₅、Ｑ₆ アクセストランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】そのチャネル領域とそのソース領域また
はドレイン領域に電源電圧を供給するための電源配線と
が半導体薄膜により形成された薄膜トランジスタの製造
方法において、上記チャネル領域及び上記電源配線の形状にパターニン
グされた上記半導体薄膜を形成する工程と、上記半導体薄膜のうち上記ソース領域及び上記ドレイン
領域となる部分と上記電源配線となる部分とに上記ソー
ス領域及び上記ドレイン領域と同一導電型の不純物の第
１のイオン注入を行う工程と、上記半導体薄膜のうち上記電源配線となる部分に上記ソ
ース領域及び上記ドレイン領域と同一導電型の不純物の
第２のイオン注入を行う工程とを具備することを特徴と
する薄膜トランジスタの製造方法。