JP2934325B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリやその周
辺回路などに用いられる半導体装置およびその製造方法
に関し、特に、ＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ上にソ
ース／ドレイン領域とコンタクトを取る配線層を形成し
た半導体装置の構造と、それを効率よく形成する製造方
法に関するものである。
辺回路などに用いられる半導体装置およびその製造方法
に関し、特に、ＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ上にソ
ース／ドレイン領域とコンタクトを取る配線層を形成し
た半導体装置の構造と、それを効率よく形成する製造方
法に関するものである。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタの表面
に、ソース／ドレイン領域とコンタクトを取る配線層を
形成した構造は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体メモ
リやその周辺回路などの種々の半導体装置に用いられて
いる。
に、ソース／ドレイン領域とコンタクトを取る配線層を
形成した構造は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体メモ
リやその周辺回路などの種々の半導体装置に用いられて
いる。
【０００３】以下、ＤＲＡＭのメモリセル部を例にあげ
て、従来の半導体装置の製造工程を、図３４ないし図４
３を参照しながら説明する。
て、従来の半導体装置の製造工程を、図３４ないし図４
３を参照しながら説明する。
【０００４】まず、ｐ型の半導体基板１の主面上に、い
わゆるＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法によってフィールド絶縁膜２
を形成し、活性領域を分離絶縁する。その後半導体基板
１表面にゲート絶縁膜３，ＣＶＤ法による多結晶シリコ
ン層４および絶縁膜５を順次形成する。その後さらに、
絶縁膜５表面の、ゲート電極を形成する位置に、写真製
版によりレジストマスク６を形成する（図３４）。
わゆるＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法によってフィールド絶縁膜２
を形成し、活性領域を分離絶縁する。その後半導体基板
１表面にゲート絶縁膜３，ＣＶＤ法による多結晶シリコ
ン層４および絶縁膜５を順次形成する。その後さらに、
絶縁膜５表面の、ゲート電極を形成する位置に、写真製
版によりレジストマスク６を形成する（図３４）。
【０００５】次に、エッチングによってレジストマスク
６の下方以外の絶縁膜５，多結晶シリコン層４およびゲ
ート絶縁膜３を順次選択的に除去することにより、ゲー
ト電極７を形成する。その後、半導体基板１上全面に、
リンや砒素などのｎ型不純物イオンを照射し、ゲート電
極７をマスクとして、低濃度ｎ型不純物拡散領域８を形
成する（図３５）。
６の下方以外の絶縁膜５，多結晶シリコン層４およびゲ
ート絶縁膜３を順次選択的に除去することにより、ゲー
ト電極７を形成する。その後、半導体基板１上全面に、
リンや砒素などのｎ型不純物イオンを照射し、ゲート電
極７をマスクとして、低濃度ｎ型不純物拡散領域８を形
成する（図３５）。
【０００６】次に、半導体基板１全面に、絶縁膜９を堆
積させる（図３６）。次に、絶縁膜９に異方性エッチン
グを施して、ゲート電極側の左右両側壁にサイドウォー
ルスペーサ１０を形成する。その後、リンや砒素などの
ｎ型不純物イオンを半導体基板１上全面に照射し、ゲー
ト電極７およびサイドウォールスペーサ１０をマスクと
して、高濃度ｎ型不純物拡散領域１１を形成する（図３
７）。
積させる（図３６）。次に、絶縁膜９に異方性エッチン
グを施して、ゲート電極側の左右両側壁にサイドウォー
ルスペーサ１０を形成する。その後、リンや砒素などの
ｎ型不純物イオンを半導体基板１上全面に照射し、ゲー
ト電極７およびサイドウォールスペーサ１０をマスクと
して、高濃度ｎ型不純物拡散領域１１を形成する（図３
７）。
【０００７】次に、半導体基板１上全面に、バリアメタ
ル層１２および金属配線層１３を順次形成し、さらにレ
ジストマスク１４をパターニング形成する（図３８）。
その後、エッチングによってレジストマスク１４の下方
以外の領域の金属配線層１３とバリアメタル層１２を除
去する。その後さらに、レジストマスク１４を除去した
後（図３９）、半導体基板１表面全面に層間絶縁膜１５
を形成し、その表面に、コンタクト孔を形成するための
レジストマスク１６をパターニングする（図４０）。こ
の状態で層間絶縁膜１６にエッチングを施して、コンタ
クト孔１７を形成し、レジストマスク１６を除去する
（図４１）。
ル層１２および金属配線層１３を順次形成し、さらにレ
ジストマスク１４をパターニング形成する（図３８）。
その後、エッチングによってレジストマスク１４の下方
以外の領域の金属配線層１３とバリアメタル層１２を除
去する。その後さらに、レジストマスク１４を除去した
後（図３９）、半導体基板１表面全面に層間絶縁膜１５
を形成し、その表面に、コンタクト孔を形成するための
レジストマスク１６をパターニングする（図４０）。こ
の状態で層間絶縁膜１６にエッチングを施して、コンタ
クト孔１７を形成し、レジストマスク１６を除去する
（図４１）。
【０００８】次に、半導体基板１上全面に、不純物をド
ープした多結晶シリコン層１８をＣＶＤ法により形成
し、さらにその表面にレジストマスク１９をパターニン
グする（図４２）。この状態で多結晶シリコン層１８に
エッチングを施して、配線のパターニングを行った後、
レジストマスク１９を除去する（図４３）。
ープした多結晶シリコン層１８をＣＶＤ法により形成
し、さらにその表面にレジストマスク１９をパターニン
グする（図４２）。この状態で多結晶シリコン層１８に
エッチングを施して、配線のパターニングを行った後、
レジストマスク１９を除去する（図４３）。
【０００９】以上の工程を経て形成されたメモリセルに
おいては、ゲート電極７はワード線として、金属配線層
１３はビット線として機能する。また多結晶シリコン層
１８は、この後の工程で形成されるキャパシタ（図示せ
ず）の下部電極（ストレージノード）として機能する。
高濃度ｎ型不純物拡散領域１１と多結晶シリコン層１８
とのコンタクト部２０の位置は、レジストマスク１６の
パターニングとエッチングによって決定される。左右の
サイドウォールスペーサ１０の半導体基板１表面上での
幅ｓ1 ，ｓ2 は互いにほぼ等しく、多結晶シリコン層１
８の側のみ幅ｓ 3 の層間絶縁膜１５を介在させている。
これにより、半導体基板１表面上における高濃度ｎ型不
純物拡散領域１１との距離は、コンタクト部２１よりも
コンタクト部２０の方が、約ｓ3 だけ長くなることにな
る。このようにして、コンタクト部２０とゲート電極７
との距離を余分に確保することにより、多結晶シリコン
層１８にドープされた不純物が活性領域に拡散すること
による特性の劣化を抑制している。
おいては、ゲート電極７はワード線として、金属配線層
１３はビット線として機能する。また多結晶シリコン層
１８は、この後の工程で形成されるキャパシタ（図示せ
ず）の下部電極（ストレージノード）として機能する。
高濃度ｎ型不純物拡散領域１１と多結晶シリコン層１８
とのコンタクト部２０の位置は、レジストマスク１６の
パターニングとエッチングによって決定される。左右の
サイドウォールスペーサ１０の半導体基板１表面上での
幅ｓ1 ，ｓ2 は互いにほぼ等しく、多結晶シリコン層１
８の側のみ幅ｓ 3 の層間絶縁膜１５を介在させている。
これにより、半導体基板１表面上における高濃度ｎ型不
純物拡散領域１１との距離は、コンタクト部２１よりも
コンタクト部２０の方が、約ｓ3 だけ長くなることにな
る。このようにして、コンタクト部２０とゲート電極７
との距離を余分に確保することにより、多結晶シリコン
層１８にドープされた不純物が活性領域に拡散すること
による特性の劣化を抑制している。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法には、次のような問題点があ
る。
来の半導体装置の製造方法には、次のような問題点があ
る。
【００１１】コンタクト孔１７を形成するためのレジス
トマスク１６の写真製版におけるパターニングの誤差に
より、図４４に示すようにレジストマスク１６のパター
ニングがずれた場合、上記従来例の図４２に対応する図
４５の状態を経て、図４３に対応する図４６に示す状態
になる。この場合、レジストマスク１６のパターニング
誤差が図４３に示すｓ3 を越えると、図４６に示すよう
に、半導体基板１表面上におけるコンタクト部２０とゲ
ート電極７との距離ｓ4 は、図４３に示すｓ2 よりも小
さくなってしまう。その結果、コンタクト部２１とゲー
ト電極７との距離ｓ1 よりもｓ4 の方が小さくなるた
め、多結晶シリコン層１８にドープされた不純物の活性
領域への拡散による特性劣化が問題となる。
トマスク１６の写真製版におけるパターニングの誤差に
より、図４４に示すようにレジストマスク１６のパター
ニングがずれた場合、上記従来例の図４２に対応する図
４５の状態を経て、図４３に対応する図４６に示す状態
になる。この場合、レジストマスク１６のパターニング
誤差が図４３に示すｓ3 を越えると、図４６に示すよう
に、半導体基板１表面上におけるコンタクト部２０とゲ
ート電極７との距離ｓ4 は、図４３に示すｓ2 よりも小
さくなってしまう。その結果、コンタクト部２１とゲー
ト電極７との距離ｓ1 よりもｓ4 の方が小さくなるた
め、多結晶シリコン層１８にドープされた不純物の活性
領域への拡散による特性劣化が問題となる。
【００１２】すなわち、多結晶シリコン層１８にドープ
された不純物が半導体基板１の活性領域に拡散し、低濃
度ｎ型不純物拡散領域８まで達して、その濃度が高くな
る。そのため、チャネル領域近傍においてソース／ドレ
イン領域の濃度をゆるやかに変化させることによる電界
強度緩和効果が減少し、ピーク電界強度が上昇してしま
う。
された不純物が半導体基板１の活性領域に拡散し、低濃
度ｎ型不純物拡散領域８まで達して、その濃度が高くな
る。そのため、チャネル領域近傍においてソース／ドレ
イン領域の濃度をゆるやかに変化させることによる電界
強度緩和効果が減少し、ピーク電界強度が上昇してしま
う。
【００１３】また、多結晶シリコン層１８を金属配線に
置換えた場合、不純物の拡散は生じない。しかしなが
ら、その金属配線とゲート電極７の多結晶シリコン層１
８との距離が短くなるため、それらの間の絶縁性が劣化
し、極端な場合には短絡が生じて不良品となる恐れがあ
るという問題がある。また、金属配線層が低濃度ｎ型不
純物拡散領域８の表面と接触する位置にある場合には、
低濃度ｎ型不純物拡散領域８を突き抜けて金属配線層が
半導体基板１のシリコンと反応し、いわゆるアロイスパ
イクを生じるおそれがある。このアロイスパイクが生じ
ると、金属配線層と半導体基板との絶縁性が劣化すると
いう問題がある。
置換えた場合、不純物の拡散は生じない。しかしなが
ら、その金属配線とゲート電極７の多結晶シリコン層１
８との距離が短くなるため、それらの間の絶縁性が劣化
し、極端な場合には短絡が生じて不良品となる恐れがあ
るという問題がある。また、金属配線層が低濃度ｎ型不
純物拡散領域８の表面と接触する位置にある場合には、
低濃度ｎ型不純物拡散領域８を突き抜けて金属配線層が
半導体基板１のシリコンと反応し、いわゆるアロイスパ
イクを生じるおそれがある。このアロイスパイクが生じ
ると、金属配線層と半導体基板との絶縁性が劣化すると
いう問題がある。
【００１４】上記従来の問題点に鑑み本発明は、レジス
トマスクのパターニング工程における誤差の影響を受け
ることなく、自己整合的にコンタクト孔を形成した半導
体装置およびその製造方法を提供することを目的とす
る。
トマスクのパターニング工程における誤差の影響を受け
ることなく、自己整合的にコンタクト孔を形成した半導
体装置およびその製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】上記従来の課題を解決す
るため本発明の半導体装置は、次のような構成を備えて
いる。本発明の半導体基板は、まず、表面近傍に第１導
電型の活性領域を有する半導体基板と、この半導体基板
の活性領域表面にゲート絶縁膜を介して形成されたゲー
ト電極と、このゲート電極の上面を覆う第１絶縁膜と、
ゲート電極の左右両側部直下近傍から外側にかけて、半
導体基板表面近傍に形成された、第２導電型の不純物拡
散領域を備えている。ゲート電極の左右両側部には一対
の第２絶縁膜が堆積され、この不純物拡散領域と一対の
第２絶縁膜のそれぞれの表面のうち、ゲート電極の一方
の側部側に位置する表面上には、ゲート電極上に端部を
有し、上部表面を絶縁膜で覆われた第１導電層が形成さ
れている。この第１導電層が形成された側の第２絶縁膜
の表面および第１導電層の端部には第３絶縁膜が形成さ
れている。この第３絶縁膜表面上および第１の導電層が
形成されていない側の不純物拡散領域表面上には、第２
導電層を備えている。
るため本発明の半導体装置は、次のような構成を備えて
いる。本発明の半導体基板は、まず、表面近傍に第１導
電型の活性領域を有する半導体基板と、この半導体基板
の活性領域表面にゲート絶縁膜を介して形成されたゲー
ト電極と、このゲート電極の上面を覆う第１絶縁膜と、
ゲート電極の左右両側部直下近傍から外側にかけて、半
導体基板表面近傍に形成された、第２導電型の不純物拡
散領域を備えている。ゲート電極の左右両側部には一対
の第２絶縁膜が堆積され、この不純物拡散領域と一対の
第２絶縁膜のそれぞれの表面のうち、ゲート電極の一方
の側部側に位置する表面上には、ゲート電極上に端部を
有し、上部表面を絶縁膜で覆われた第１導電層が形成さ
れている。この第１導電層が形成された側の第２絶縁膜
の表面および第１導電層の端部には第３絶縁膜が形成さ
れている。この第３絶縁膜表面上および第１の導電層が
形成されていない側の不純物拡散領域表面上には、第２
導電層を備えている。
【００１６】本発明の半導体装置の製造方法は、半導体
基板の第１導電型を有する活性領域の表面に、ゲート絶
縁膜を介しかつ上部を第１絶縁膜で覆ったゲート電極を
まず形成する。次に半導体基板全面に絶縁膜を堆積さ
せ、これに異方性エッチングを施して、ゲート電極の左
右両側部に一対の第２絶縁膜を形成する。その後半導体
基板表面全面に、第２導電型の不純物イオンを照射し、
ゲート電極のみあるいはゲート電極および第２絶縁膜を
マスクとして、不純物拡散領域を形成する。その後さら
に、少なくともゲート電極の表面の所定位置から、一対
の第２絶縁膜のうちの一方の表面およびそれに隣接する
側の不純物拡散領域表面上にかけて、上部表面を絶縁膜
で覆われた第１導電層を選択的に形成する。次に半導体
基板表面全面に絶縁膜を堆積させ、これに異方性エッチ
ングを施して、第２導電層のゲート電極上の端部および
一対の第１絶縁膜のうちの第１導電層が形成されていな
い方の表面に、第３絶縁膜を形成する。その後少なくと
も第３絶縁膜表面上および不純物拡散領域のうちの第１
の導電層が形成されていない方の表面上に、選択的に第
２導電層を形成する。
基板の第１導電型を有する活性領域の表面に、ゲート絶
縁膜を介しかつ上部を第１絶縁膜で覆ったゲート電極を
まず形成する。次に半導体基板全面に絶縁膜を堆積さ
せ、これに異方性エッチングを施して、ゲート電極の左
右両側部に一対の第２絶縁膜を形成する。その後半導体
基板表面全面に、第２導電型の不純物イオンを照射し、
ゲート電極のみあるいはゲート電極および第２絶縁膜を
マスクとして、不純物拡散領域を形成する。その後さら
に、少なくともゲート電極の表面の所定位置から、一対
の第２絶縁膜のうちの一方の表面およびそれに隣接する
側の不純物拡散領域表面上にかけて、上部表面を絶縁膜
で覆われた第１導電層を選択的に形成する。次に半導体
基板表面全面に絶縁膜を堆積させ、これに異方性エッチ
ングを施して、第２導電層のゲート電極上の端部および
一対の第１絶縁膜のうちの第１導電層が形成されていな
い方の表面に、第３絶縁膜を形成する。その後少なくと
も第３絶縁膜表面上および不純物拡散領域のうちの第１
の導電層が形成されていない方の表面上に、選択的に第
２導電層を形成する。
【００１７】上記第３絶縁膜の材料は、それを形成する
異方性エッチングに対し、第１の絶縁膜の材料と高い選
択比を有することが好ましい。
異方性エッチングに対し、第１の絶縁膜の材料と高い選
択比を有することが好ましい。
【００１８】
【作用】本発明の半導体装置によれば、第２導電層とゲ
ート電極との間隔が、第１導電層とゲート電極との間隔
よりも大きくなる。そのため、第１導電層を金属配線層
で形成し、第２導電層を不純物をドープした多結晶シリ
コン層で形成した場合に、第２導電層から活性領域への
不純物の拡散の影響による特性劣化、すなわち、ピーク
電界強度が上昇するという現象が抑制される。また、第
２導電層として金属配線を用いた場合であっても、第２
導電層とゲート電極との間隔が少なくとも第２絶縁膜の
厚さ以上に確保されるため、第２導電層とゲート電極と
が近接して短絡したり、第２導電層の金属が不純物拡散
領域を突き抜けて半導体基板のシリコンと反応したりす
る、不都合な現象が防止される。
ート電極との間隔が、第１導電層とゲート電極との間隔
よりも大きくなる。そのため、第１導電層を金属配線層
で形成し、第２導電層を不純物をドープした多結晶シリ
コン層で形成した場合に、第２導電層から活性領域への
不純物の拡散の影響による特性劣化、すなわち、ピーク
電界強度が上昇するという現象が抑制される。また、第
２導電層として金属配線を用いた場合であっても、第２
導電層とゲート電極との間隔が少なくとも第２絶縁膜の
厚さ以上に確保されるため、第２導電層とゲート電極と
が近接して短絡したり、第２導電層の金属が不純物拡散
領域を突き抜けて半導体基板のシリコンと反応したりす
る、不都合な現象が防止される。
【００１９】本発明の半導体装置の製造方法によれば、
一対の第２絶縁膜のうちの一方の表面に第３絶縁膜を形
成することによって、第２導電層と不純物拡散領域表面
とのコンタクト部が自己整合的に形成される。したがっ
て、レジストマスクのパターニング誤差などの影響を受
けることなく、コンタクト部の位置が決まり、上記構成
の半導体装置が生産性よく製造される。
一対の第２絶縁膜のうちの一方の表面に第３絶縁膜を形
成することによって、第２導電層と不純物拡散領域表面
とのコンタクト部が自己整合的に形成される。したがっ
て、レジストマスクのパターニング誤差などの影響を受
けることなく、コンタクト部の位置が決まり、上記構成
の半導体装置が生産性よく製造される。
【００２０】また、第３絶縁膜の材料が第１絶縁膜の材
料とエッチングに対して高い選択比を有することによ
り、第３絶縁膜形成のための異方性エッチングにおける
第１絶縁膜の厚さの減少が抑制される。
料とエッチングに対して高い選択比を有することによ
り、第３絶縁膜形成のための異方性エッチングにおける
第１絶縁膜の厚さの減少が抑制される。
【００２１】
【実施例】以下本発明の第１の実施例を、図１ないし図
１２を参照しながら説明する。本実施例は、本発明をＤ
ＲＡＭのメモリセル部の形成に適用した実施例である。
１２を参照しながら説明する。本実施例は、本発明をＤ
ＲＡＭのメモリセル部の形成に適用した実施例である。
【００２２】本実施例の製造工程では、まずＬＯＣＯＳ
法によってフィールド絶縁膜２を形成し、活性領域を分
離絶縁する。その後半導体基板１表面にゲート絶縁膜
３，ＣＶＤ法による多結晶シリコン層４および絶縁膜５
を順次形成する。その後さらに、絶縁膜５表面の、ゲー
ト電極を形成する位置に、写真製版によりレジストマス
ク６を形成する（図３）。
法によってフィールド絶縁膜２を形成し、活性領域を分
離絶縁する。その後半導体基板１表面にゲート絶縁膜
３，ＣＶＤ法による多結晶シリコン層４および絶縁膜５
を順次形成する。その後さらに、絶縁膜５表面の、ゲー
ト電極を形成する位置に、写真製版によりレジストマス
ク６を形成する（図３）。
【００２３】次に、エッチングによってレジストマスク
６の下方以外の絶縁膜５，多結晶シリコン層４およびゲ
ート絶縁膜３を順次選択的に除去することにより、ゲー
ト電極７を形成する。その後、半導体基板１上全面に、
リンや砒素などのｎ型不純物イオンを照射し、ゲート電
極７をマスクとして、低濃度ｎ型不純物拡散領域８を形
成する（図４）。
６の下方以外の絶縁膜５，多結晶シリコン層４およびゲ
ート絶縁膜３を順次選択的に除去することにより、ゲー
ト電極７を形成する。その後、半導体基板１上全面に、
リンや砒素などのｎ型不純物イオンを照射し、ゲート電
極７をマスクとして、低濃度ｎ型不純物拡散領域８を形
成する（図４）。
【００２４】次に、半導体基板１全面に、絶縁膜９を堆
積させる（図５）。次に、絶縁膜９に異方性エッチング
を施して、ゲート電極側の左右両側壁にサイドウォール
スペーサ１０を形成する。その後、リンや砒素などのｎ
型不純物イオンを半導体基板１上全面に照射し、ゲート
電極７およびサイドウォールスペーサ１０をマスクとし
て、ｎ型不純物拡散領域１１を形成する（図６）。
積させる（図５）。次に、絶縁膜９に異方性エッチング
を施して、ゲート電極側の左右両側壁にサイドウォール
スペーサ１０を形成する。その後、リンや砒素などのｎ
型不純物イオンを半導体基板１上全面に照射し、ゲート
電極７およびサイドウォールスペーサ１０をマスクとし
て、ｎ型不純物拡散領域１１を形成する（図６）。
【００２５】以上の図３ないし図６の各工程は、上記従
来例の図３４ないし図３７に示した工程と同様である。
来例の図３４ないし図３７に示した工程と同様である。
【００２６】本実施例においては、図６に示す構造が形
成された後、半導体基板１上全面に、バリヤメタル層１
２と金属配線層１３とを順次形成した後、さらにその表
面全面に絶縁膜２２を形成し、さらにその表面にレジス
トマスク１４をパターニング形成する（図７）。この状
態で、絶縁膜２２、金属配線層１３およびバリヤメタル
層１２を順次エッチングした後、レジストマスク１４を
除去する（図８）。ここで金属配線層１３は本実施例に
おける第１導電層を構成する。
成された後、半導体基板１上全面に、バリヤメタル層１
２と金属配線層１３とを順次形成した後、さらにその表
面全面に絶縁膜２２を形成し、さらにその表面にレジス
トマスク１４をパターニング形成する（図７）。この状
態で、絶縁膜２２、金属配線層１３およびバリヤメタル
層１２を順次エッチングした後、レジストマスク１４を
除去する（図８）。ここで金属配線層１３は本実施例に
おける第１導電層を構成する。
【００２７】次に、半導体基板１上全面に絶縁膜２３を
堆積させる（図９）。その後、この絶縁膜２３に異方性
エッチングを施すことにより、金属配線層１３の幹部に
は絶縁膜２４ａが、金属配線層１３を除去した側のサイ
ドウォールスペーサ１０の表面には絶縁膜２４ｂが残存
する（図１０）。
堆積させる（図９）。その後、この絶縁膜２３に異方性
エッチングを施すことにより、金属配線層１３の幹部に
は絶縁膜２４ａが、金属配線層１３を除去した側のサイ
ドウォールスペーサ１０の表面には絶縁膜２４ｂが残存
する（図１０）。
【００２８】次に、半導体基板１上全面に、ＣＶＤ法を
用いて、不純物が導入された多結晶シリコン層１８を堆
積する。この多結晶シリコン層１８には、不純物が１０
20／ｃｍ3 以上の濃度で注入されている。その後、多結
晶シリコン層１８の上にレジストマスク１９をパターニ
ング形成する（図１１）。この状態で多結晶シリコン層
１８にエッチングを施すことにより、多結晶シリコン層
１８がパターニングされ、本実施例における第２導電層
となる（図１２）。
用いて、不純物が導入された多結晶シリコン層１８を堆
積する。この多結晶シリコン層１８には、不純物が１０
20／ｃｍ3 以上の濃度で注入されている。その後、多結
晶シリコン層１８の上にレジストマスク１９をパターニ
ング形成する（図１１）。この状態で多結晶シリコン層
１８にエッチングを施すことにより、多結晶シリコン層
１８がパターニングされ、本実施例における第２導電層
となる（図１２）。
【００２９】以上の工程で形成された図１２に示す構造
においては、バリヤメタル層１２、金属配線層１３およ
び絶縁膜２２を併せた厚さと、ゲート絶縁膜３、多結晶
シリコン層４および絶縁膜５を併せたゲート電極７の厚
さとがほぼ等しい場合には、図１に拡大して示すよう
に、サイドウォールスペーサ１０の厚さｔ1 と絶縁膜２
４ａの厚さｔ2 はほぼ同じ程度の大きさとなり、サイド
ウォールスペーサ１０と絶縁膜２４ｂを併せた厚さｔ3
は、ｔ1 とｔ2 を加えた大きさにほぼ等しくなる。した
がって、多結晶シリコン層１８と高濃度ｎ型不純物拡散
領域１１とのコンタクト部２０とゲート電極７との間隔
がｔ3 となり、金属配線層１３と高濃度ｎ型不純物拡散
領域１１とのコンタクト部２１とゲート電極７との間隔
ｔ1 よりも確実に大きな値となる。その結果、ゲート電
極７から十分間隔を保持したコンタクト部２０の位置決
めが自己整合的に行われ、多結晶シリコン層１８にドー
プされた不純物の活性領域への拡散の影響による特性劣
化が抑制される。
においては、バリヤメタル層１２、金属配線層１３およ
び絶縁膜２２を併せた厚さと、ゲート絶縁膜３、多結晶
シリコン層４および絶縁膜５を併せたゲート電極７の厚
さとがほぼ等しい場合には、図１に拡大して示すよう
に、サイドウォールスペーサ１０の厚さｔ1 と絶縁膜２
４ａの厚さｔ2 はほぼ同じ程度の大きさとなり、サイド
ウォールスペーサ１０と絶縁膜２４ｂを併せた厚さｔ3
は、ｔ1 とｔ2 を加えた大きさにほぼ等しくなる。した
がって、多結晶シリコン層１８と高濃度ｎ型不純物拡散
領域１１とのコンタクト部２０とゲート電極７との間隔
がｔ3 となり、金属配線層１３と高濃度ｎ型不純物拡散
領域１１とのコンタクト部２１とゲート電極７との間隔
ｔ1 よりも確実に大きな値となる。その結果、ゲート電
極７から十分間隔を保持したコンタクト部２０の位置決
めが自己整合的に行われ、多結晶シリコン層１８にドー
プされた不純物の活性領域への拡散の影響による特性劣
化が抑制される。
【００３０】なお、サイドウォールスペーサ１０，絶縁
膜２４ｂおよび多結晶シリコン層１８の底面は、各々の
形成過程において、半導体基板１の表面がエッチングに
よって少しずつ削られるため、図２の円Ａ内に示すよう
に、わずかに段差が生じている。
膜２４ｂおよび多結晶シリコン層１８の底面は、各々の
形成過程において、半導体基板１の表面がエッチングに
よって少しずつ削られるため、図２の円Ａ内に示すよう
に、わずかに段差が生じている。
【００３１】本実施例を６４メガのＤＲＡＭのメモリセ
ルに適用した場合の、図１に示す要部の最も好ましい形
状寸法や不純物濃度の概略値は、下記の表に示す通りで
ある。
ルに適用した場合の、図１に示す要部の最も好ましい形
状寸法や不純物濃度の概略値は、下記の表に示す通りで
ある。
【００３２】
【表１】
【００３３】なお、上記第２の実施例にて、絶縁膜５と
絶縁膜２４ｂの材料について、特に具体的には特定しな
かったが、これらをエッチング選択比がほぼ等しい材料
で形成した場合、図１３ないし図１５に示されるような
問題点が生ずる場合がある。
絶縁膜２４ｂの材料について、特に具体的には特定しな
かったが、これらをエッチング選択比がほぼ等しい材料
で形成した場合、図１３ないし図１５に示されるような
問題点が生ずる場合がある。
【００３４】すなわち、絶縁膜５と絶縁膜２４ｂがいず
れも信号酸化膜からなる場合、エッチングの選択比が等
しいために、絶縁膜２４ｂを形成するときの異方性エッ
チングの工程において、絶縁膜５もエッチングされてし
まい、その部分の絶縁膜５の厚さが、次に示す△ｘだけ
薄くなる（図１３）。この状態で不純物が導入された多
結晶シリコン層１８を堆積し、レジストマスク１９で覆
って（図１４）、多結晶シリコン層１８を所定パターン
にエッチングすると、第２導電層としての多結晶シリコ
ン層１８とゲート電極７の多結晶シリコン層４との間隔
が短くなってしまう（図１５）。この場合、△ｘの大き
さの程度によっては、多結晶シリコン層１８と多結晶シ
リコン層４との絶縁性が良好に保てなくなるという問題
がある。
れも信号酸化膜からなる場合、エッチングの選択比が等
しいために、絶縁膜２４ｂを形成するときの異方性エッ
チングの工程において、絶縁膜５もエッチングされてし
まい、その部分の絶縁膜５の厚さが、次に示す△ｘだけ
薄くなる（図１３）。この状態で不純物が導入された多
結晶シリコン層１８を堆積し、レジストマスク１９で覆
って（図１４）、多結晶シリコン層１８を所定パターン
にエッチングすると、第２導電層としての多結晶シリコ
ン層１８とゲート電極７の多結晶シリコン層４との間隔
が短くなってしまう（図１５）。この場合、△ｘの大き
さの程度によっては、多結晶シリコン層１８と多結晶シ
リコン層４との絶縁性が良好に保てなくなるという問題
がある。
【００３５】そこで、絶縁膜５の材料としてシリコン窒
化膜を用い、絶縁層２４ｂの材料としてシリコン窒化膜
とエッチングに対して高い選択比を有するシリコン酸化
膜を用いることにより、絶縁層２４ｂを形成する異方性
エッチングの工程における絶縁膜５の厚みの減少（図中
の△ｘ）を抑制することができる。
化膜を用い、絶縁層２４ｂの材料としてシリコン窒化膜
とエッチングに対して高い選択比を有するシリコン酸化
膜を用いることにより、絶縁層２４ｂを形成する異方性
エッチングの工程における絶縁膜５の厚みの減少（図中
の△ｘ）を抑制することができる。
【００３６】次に本発明の第２の実施例を、図１６ない
し図２９を参照しながら説明する。本実施例は、本発明
をＤＲＡＭのメモリセル部とその周辺回路部を同時に形
成する工程に適用したものである。なお、図１６ないし
図２２にはメモリセル部の断面を、図２３ないし図２９
には図１６ないし図２２のそれぞれに対応する周辺回路
部の断面を、それぞれ工程に沿って順次示している。
し図２９を参照しながら説明する。本実施例は、本発明
をＤＲＡＭのメモリセル部とその周辺回路部を同時に形
成する工程に適用したものである。なお、図１６ないし
図２２にはメモリセル部の断面を、図２３ないし図２９
には図１６ないし図２２のそれぞれに対応する周辺回路
部の断面を、それぞれ工程に沿って順次示している。
【００３７】本実施例においては、まず、ｐ型の半導体
基板３１の主表面上の所定領域にフィールド絶縁膜３２
が形成され、活性領域が分離絶縁される（図１６および
図２３）。
基板３１の主表面上の所定領域にフィールド絶縁膜３２
が形成され、活性領域が分離絶縁される（図１６および
図２３）。
【００３８】次に、上記第１の実施例における図３ない
し図１２に示したものと同様の工程を経て、絶縁膜３３
で覆われたワード線となるゲート電極３４ａと、周辺回
路部のＭＯＳ型電界効果トランジスタのゲート電極３４
ｂ、およびソース／ドレイン領域となるｎ型不純物領域
３５が形成される（図１７および図２４）。
し図１２に示したものと同様の工程を経て、絶縁膜３３
で覆われたワード線となるゲート電極３４ａと、周辺回
路部のＭＯＳ型電界効果トランジスタのゲート電極３４
ｂ、およびソース／ドレイン領域となるｎ型不純物領域
３５が形成される（図１７および図２４）。
【００３９】次に、たとえばタングステン，モリブデ
ン，チタンなどの高融点金属層を堆積し、所定の形状に
パターニングする。これにより、メモリセル部には、ソ
ース／ドレイン領域と直接コンタクトされる第１導電層
としてのビット線３６が形成され、周辺回路部には導電
配線層３７が形成される。なお、このビット線３６およ
び導電配線層３７の材料として、高融点金属シリサイド
やポリサイドなどを用いることもできる。その後さら
に、絶縁膜を半導体基板３１上全面に所定の厚さに堆積
し、これに異方性エッチングを施すことにより、ビット
線３６と導電配線層３７の周囲が絶縁膜３８で覆われた
状態となる。またそれと同時に、各ゲート電極３４ａ，
３４ｂの周囲の絶縁膜３３の表面のうち、ビット線３６
や導電配線層３７が形成されていない領域の側部に、絶
縁膜３９が残存する（図１８および図２５）。この絶縁
膜３９は、本実施例における第３絶縁膜を構成する。
ン，チタンなどの高融点金属層を堆積し、所定の形状に
パターニングする。これにより、メモリセル部には、ソ
ース／ドレイン領域と直接コンタクトされる第１導電層
としてのビット線３６が形成され、周辺回路部には導電
配線層３７が形成される。なお、このビット線３６およ
び導電配線層３７の材料として、高融点金属シリサイド
やポリサイドなどを用いることもできる。その後さら
に、絶縁膜を半導体基板３１上全面に所定の厚さに堆積
し、これに異方性エッチングを施すことにより、ビット
線３６と導電配線層３７の周囲が絶縁膜３８で覆われた
状態となる。またそれと同時に、各ゲート電極３４ａ，
３４ｂの周囲の絶縁膜３３の表面のうち、ビット線３６
や導電配線層３７が形成されていない領域の側部に、絶
縁膜３９が残存する（図１８および図２５）。この絶縁
膜３９は、本実施例における第３絶縁膜を構成する。
【００４０】次に、不純物をドープした多結晶シリコン
層４０をＣＶＤ法により堆積し、メモリセル部はそのま
ま残して、周辺回路部のみ所定形状にパターニングす
る。その後、たとえばシリコン酸化膜からなる絶縁層４
１を厚く堆積し、その表面にレジストマスク４２をパタ
ーニング形成する（図１９および図２６）。この状態
で、メモリセル部のみの絶縁層４１をエッチングし、さ
らにレジストマスク４２を除去した後、ＣＶＤ法を用い
て、不純物をドープした多結晶シリコン層４３を全面に
堆積する（図２０および図２７）。その後、多結晶シリ
コン層４３が完全に覆われるように厚いレジスト（図示
せず）を塗布し、メモリセル部の側にのみ、これをエッ
チバックして絶縁層４１の上部表面を覆う多結晶シリコ
ン層４３をエッチング除去し、引続いて絶縁層４１およ
び多結晶シリコン層４０を自己整合的にエッチング除去
する。その後レジストを除去すると図２１および図２８
の状態となる。
層４０をＣＶＤ法により堆積し、メモリセル部はそのま
ま残して、周辺回路部のみ所定形状にパターニングす
る。その後、たとえばシリコン酸化膜からなる絶縁層４
１を厚く堆積し、その表面にレジストマスク４２をパタ
ーニング形成する（図１９および図２６）。この状態
で、メモリセル部のみの絶縁層４１をエッチングし、さ
らにレジストマスク４２を除去した後、ＣＶＤ法を用い
て、不純物をドープした多結晶シリコン層４３を全面に
堆積する（図２０および図２７）。その後、多結晶シリ
コン層４３が完全に覆われるように厚いレジスト（図示
せず）を塗布し、メモリセル部の側にのみ、これをエッ
チバックして絶縁層４１の上部表面を覆う多結晶シリコ
ン層４３をエッチング除去し、引続いて絶縁層４１およ
び多結晶シリコン層４０を自己整合的にエッチング除去
する。その後レジストを除去すると図２１および図２８
の状態となる。
【００４１】次にメモリセル部には誘電体層４４，導電
性を有する多結晶シリコンなどからなる上部電極（セル
プレート）４５を全面に形成し、さらにその上部を厚い
層間絶縁層４６で覆う。また周辺回路部には、絶縁層４
１の所定位置にコンタクト孔を設け、これにタングステ
ンや不純物をドープしたポリシリコンなどの導体を埋込
んで、コンタクト４７を形成する。そして、層間絶縁層
の表面上にアルミニウムなどからなる所定形状の配線層
４８を形成し、その表面上を保護膜４９で覆い、図２２
および図２９に示す状態となる。
性を有する多結晶シリコンなどからなる上部電極（セル
プレート）４５を全面に形成し、さらにその上部を厚い
層間絶縁層４６で覆う。また周辺回路部には、絶縁層４
１の所定位置にコンタクト孔を設け、これにタングステ
ンや不純物をドープしたポリシリコンなどの導体を埋込
んで、コンタクト４７を形成する。そして、層間絶縁層
の表面上にアルミニウムなどからなる所定形状の配線層
４８を形成し、その表面上を保護膜４９で覆い、図２２
および図２９に示す状態となる。
【００４２】本実施例によれば、ＤＲＡＭの製造工程に
おいて、メモリセル部とその周辺回路部の双方のＭＯＳ
型電界効果トランジスタの形成を、本発明を適用して同
時に並行して行うことができる。したがって、メモリセ
ル部と周辺回路部において、上記第１の実施例と同様の
効果を得ることができる。
おいて、メモリセル部とその周辺回路部の双方のＭＯＳ
型電界効果トランジスタの形成を、本発明を適用して同
時に並行して行うことができる。したがって、メモリセ
ル部と周辺回路部において、上記第１の実施例と同様の
効果を得ることができる。
【００４３】なお、以上の各実施例は、いずれも第１導
電層と第２導電層が絶縁層を介して段違いに形成された
場合についてのものであったが、それに限られるもので
はない。本発明は、たとえば図３０ないし図３３に示す
工程で形成されるような、第１導電層と第２導電層が同
一レベルの層に形成される場合にも適用される。この適
用例では、まずｐ型の半導体基板５１の主面上の活性領
域をフイールド絶縁膜５２によって分離絶縁する。すな
わち、活性領域の表面のほぼ中央にゲート電極５３を形
成し、その側壁にサイドウォールスペーサ５４を形成す
る。ゲート電極５３の左右両側壁の直下近傍から外側に
かけて、ｎ型不純物イオンをドープしたｎ型不純物拡散
領域５５が形成される（図３０）。次に、ゲート電極５
３表面のほぼ中央から左側の領域をレジスト５６で覆
い、半導体基板５１上全面に所定厚さの絶縁膜を堆積さ
せ、これに異方性エッチングを施して、サイドウォール
スペーサ５４の表面のみに絶縁膜５７を散存させる（図
３１）。次に、レジスト５６で覆わない側の活性領域に
導電層５８を形成する（図３２）。次に、導電層５８を
形成した側の活性領域のみをレジスト５９で覆い、反対
側の活性領域に導電層６０を形成する（図３３）。
電層と第２導電層が絶縁層を介して段違いに形成された
場合についてのものであったが、それに限られるもので
はない。本発明は、たとえば図３０ないし図３３に示す
工程で形成されるような、第１導電層と第２導電層が同
一レベルの層に形成される場合にも適用される。この適
用例では、まずｐ型の半導体基板５１の主面上の活性領
域をフイールド絶縁膜５２によって分離絶縁する。すな
わち、活性領域の表面のほぼ中央にゲート電極５３を形
成し、その側壁にサイドウォールスペーサ５４を形成す
る。ゲート電極５３の左右両側壁の直下近傍から外側に
かけて、ｎ型不純物イオンをドープしたｎ型不純物拡散
領域５５が形成される（図３０）。次に、ゲート電極５
３表面のほぼ中央から左側の領域をレジスト５６で覆
い、半導体基板５１上全面に所定厚さの絶縁膜を堆積さ
せ、これに異方性エッチングを施して、サイドウォール
スペーサ５４の表面のみに絶縁膜５７を散存させる（図
３１）。次に、レジスト５６で覆わない側の活性領域に
導電層５８を形成する（図３２）。次に、導電層５８を
形成した側の活性領域のみをレジスト５９で覆い、反対
側の活性領域に導電層６０を形成する（図３３）。
【００４４】以上の工程によって形成された構造によれ
ば、導電層５８とｎ型不純物拡散領域５５とのコンタク
ト部６１とゲート電極５３との間隔を導電層６０とｎ型
不純物拡散層５５とのコンタクト部６２とゲート電極５
３との間隔よりも大きく、しかも自己整合的に形成され
る。したがって、導電層５８が不純物をドープした多結
晶シリコン層からなり、導電層６０が金属配線層からな
る場合、導電層５８からの活性領域への不純物の拡散に
よる特性の劣化を抑制することができる。
ば、導電層５８とｎ型不純物拡散領域５５とのコンタク
ト部６１とゲート電極５３との間隔を導電層６０とｎ型
不純物拡散層５５とのコンタクト部６２とゲート電極５
３との間隔よりも大きく、しかも自己整合的に形成され
る。したがって、導電層５８が不純物をドープした多結
晶シリコン層からなり、導電層６０が金属配線層からな
る場合、導電層５８からの活性領域への不純物の拡散に
よる特性の劣化を抑制することができる。
【００４５】なお、以上述べた各実施例においては、す
べて、ｐ型の半導体基板上にｎチャネル型のＭＯＳ型電
界効果トランジスタを形成する場合についてのものであ
ったが、それに限られるものではなく、各々逆の導電型
であっても同様の作用効果を有する。
べて、ｐ型の半導体基板上にｎチャネル型のＭＯＳ型電
界効果トランジスタを形成する場合についてのものであ
ったが、それに限られるものではなく、各々逆の導電型
であっても同様の作用効果を有する。
【００４６】
【発明の効果】以上述べたように本発明の半導体装置に
よれば、第２導電層とゲート電極との間隔が第１導電層
とゲート電極との間隔よりも大きいため、第２導電層と
して、不純物をドープした多結晶シリコン層を用いた場
合の活性領域への不純物拡散による特性劣化や第２導電
層として金属配線を用いた場合の金属配線とゲート電極
との近接に伴う反応による短絡現象などを抑制すること
ができ、半導体装置としての良好な特性を確保すること
ができる。
よれば、第２導電層とゲート電極との間隔が第１導電層
とゲート電極との間隔よりも大きいため、第２導電層と
して、不純物をドープした多結晶シリコン層を用いた場
合の活性領域への不純物拡散による特性劣化や第２導電
層として金属配線を用いた場合の金属配線とゲート電極
との近接に伴う反応による短絡現象などを抑制すること
ができ、半導体装置としての良好な特性を確保すること
ができる。
【００４７】また本発明の半導体装置の製造方法によれ
ば、第２導電層とゲート電極との間隔が第１導電層とゲ
ート電極との間隔よりも大きくなるように、第２導電層
とソース／ドレイン領域とのコンタクト部が自己整合的
に形成される。そのため、写真製版におけるパターニン
グの誤差などの影響を受けずに、第２導電層とゲート電
極との間隔が確実に確保されることになり、良好な特性
を有する半導体装置を生産性よく製造することが可能に
なる。
ば、第２導電層とゲート電極との間隔が第１導電層とゲ
ート電極との間隔よりも大きくなるように、第２導電層
とソース／ドレイン領域とのコンタクト部が自己整合的
に形成される。そのため、写真製版におけるパターニン
グの誤差などの影響を受けずに、第２導電層とゲート電
極との間隔が確実に確保されることになり、良好な特性
を有する半導体装置を生産性よく製造することが可能に
なる。
【００４８】さらに、２層目のサイドウォールスペーサ
を形成する第３絶縁膜の材料として、ゲート電極上を覆
う第１絶縁膜の材料とエッチングに対して高い選択比を
有する材料を用いることにより、第３絶縁膜を形成する
異方性エッチングの工程において、第１絶縁膜の厚みの
減少が抑制される。その結果、第１絶縁膜の厚みの減少
にともなう第２導電層とゲート電極との絶縁性の劣化が
確実に防止される。
を形成する第３絶縁膜の材料として、ゲート電極上を覆
う第１絶縁膜の材料とエッチングに対して高い選択比を
有する材料を用いることにより、第３絶縁膜を形成する
異方性エッチングの工程において、第１絶縁膜の厚みの
減少が抑制される。その結果、第１絶縁膜の厚みの減少
にともなう第２導電層とゲート電極との絶縁性の劣化が
確実に防止される。
【図１】本発明の第１の実施例における半導体装置の要
部を拡大して示す断面図である。
部を拡大して示す断面図である。
【図２】図１に示した半導体装置の要部の部分拡大図で
ある。
ある。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す断面図である。
造方法の第１工程を示す断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す断面図である
造方法の第２工程を示す断面図である
【図５】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す断面図である。
造方法の第３工程を示す断面図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す断面図である。
造方法の第４工程を示す断面図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す断面図である。
造方法の第５工程を示す断面図である。
【図８】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す断面図である。
造方法の第６工程を示す断面図である。
【図９】本発明の第１の実施例における半導体装置の製
造方法の第７工程を示す断面図である。
造方法の第７工程を示す断面図である。
【図１０】本発明の第１の実施例における半導体装置の
製造方法の第８工程を示す断面図である。
製造方法の第８工程を示す断面図である。
【図１１】本発明の第１の実施例における半導体装置の
製造方法の第９工程を示す断面図である。
製造方法の第９工程を示す断面図である。
【図１２】本発明の第１の実施例における半導体装置の
製造方法の第１０工程を示す断面図である。
製造方法の第１０工程を示す断面図である。
【図１３】本発明の第１の実施例において、絶縁膜５と
絶縁膜２４ｂとが、エッチングに対して同じ選択性を有
する材料からなる場合の問題点を説明するための、図１
０に対応する工程を示す断面図である。
絶縁膜２４ｂとが、エッチングに対して同じ選択性を有
する材料からなる場合の問題点を説明するための、図１
０に対応する工程を示す断面図である。
【図１４】図１３と同様の場合における、図１１に対応
する工程を示す断面図である。
する工程を示す断面図である。
【図１５】図１３と同様の場合において、図１２に対応
する工程を示す断面図である。
する工程を示す断面図である。
【図１６】本発明の第２の実施例における半導体装置の
製造方法の、第１工程におけるメモリセル部の構造を示
す断面図である。
製造方法の、第１工程におけるメモリセル部の構造を示
す断面図である。
【図１７】本発明の第２の実施例における半導体装置の
製造方法の、第２工程におけるメモリセル部の構造を示
す断面図である。
製造方法の、第２工程におけるメモリセル部の構造を示
す断面図である。
【図１８】本発明の第２の実施例における半導体装置の
製造方法の、第３工程におけるメモリセル部の構造を示
す断面図である。
製造方法の、第３工程におけるメモリセル部の構造を示
す断面図である。
【図１９】本発明の第２の実施例における半導体装置の
製造方法の、第４工程におけるメモリセル部の構造を示
す断面図である。
製造方法の、第４工程におけるメモリセル部の構造を示
す断面図である。
【図２０】本発明の第２の実施例における半導体装置の
製造方法の、第５工程におけるメモリセル部の構造を示
す断面図である。
製造方法の、第５工程におけるメモリセル部の構造を示
す断面図である。
【図２１】本発明の第２の実施例における半導体装置の
製造方法の、第６工程におけるメモリセル部の構造を示
す断面図である。
製造方法の、第６工程におけるメモリセル部の構造を示
す断面図である。
【図２２】本発明の第２の実施例における半導体装置の
製造方法の、第７工程におけるメモリセル部の構造を示
す断面図である。
製造方法の、第７工程におけるメモリセル部の構造を示
す断面図である。
【図２３】本発明の第２の実施例における半導体装置の
製造方法の、図１６と同じ工程の周辺回路の構造を示す
断面図である。
製造方法の、図１６と同じ工程の周辺回路の構造を示す
断面図である。
【図２４】本発明の第２の実施例における半導体装置の
製造方法の、図１７と同じ工程の周辺回路の構造を示す
断面図である。
製造方法の、図１７と同じ工程の周辺回路の構造を示す
断面図である。
【図２５】本発明の第２の実施例における半導体装置の
製造方法の、図１８と同じ工程の周辺回路の構造を示す
断面図である。
製造方法の、図１８と同じ工程の周辺回路の構造を示す
断面図である。
【図２６】本発明の第２の実施例における半導体装置の
製造方法の、図１９と同じ工程の周辺回路の構造を示す
断面図である。
製造方法の、図１９と同じ工程の周辺回路の構造を示す
断面図である。
【図２７】本発明の第２の実施例における半導体装置の
製造方法の、図２０と同じ工程の周辺回路の構造を示す
断面図である。
製造方法の、図２０と同じ工程の周辺回路の構造を示す
断面図である。
【図２８】本発明の第２の実施例における半導体装置の
製造方法の、図２１と同じ工程の周辺回路の構造を示す
断面図である。
製造方法の、図２１と同じ工程の周辺回路の構造を示す
断面図である。
【図２９】本発明の第２の実施例における半導体装置の
製造方法の、図２２と同じ工程の周辺回路の構造を示す
断面図である。
製造方法の、図２２と同じ工程の周辺回路の構造を示す
断面図である。
【図３０】本発明の他の適用例における半導体装置の製
造方法の、第１工程を示す断面図である。
造方法の、第１工程を示す断面図である。
【図３１】本発明の他の適用例における半導体装置の製
造方法の、第２工程を示す断面図である。
造方法の、第２工程を示す断面図である。
【図３２】本発明の他の適用例における半導体装置の製
造方法の、第３工程を示す断面図である。
造方法の、第３工程を示す断面図である。
【図３３】本発明の他の適用例における半導体装置の製
造方法の、第４工程を示す断面図である。
造方法の、第４工程を示す断面図である。
【図３４】従来の半導体装置の製造方法の、第１工程を
示す断面図である。
示す断面図である。
【図３５】従来の半導体装置の製造方法の、第２工程を
示す断面図である。
示す断面図である。
【図３６】従来の半導体装置の製造方法の、第３工程を
示す断面図である。
示す断面図である。
【図３７】従来の半導体装置の製造方法の、第４工程を
示す断面図である。
示す断面図である。
【図３８】従来の半導体装置の製造方法の、第５工程を
示す断面図である。
示す断面図である。
【図３９】従来の半導体装置の製造方法の、第６工程を
示す断面図である。
示す断面図である。
【図４０】従来の半導体装置の製造方法の、第７工程を
示す断面図である。
示す断面図である。
【図４１】従来の半導体装置の製造方法の、第８工程を
示す断面図である。
示す断面図である。
【図４２】従来の半導体装置の製造方法の、第９工程を
示す断面図である。
示す断面図である。
【図４３】従来の半導体装置の製造方法の、第１０工程
を示す断面図である。
を示す断面図である。
【図４４】従来の半導体装置の製造方法において、レジ
ストマスクのパターンニングがずれた場合の、図４０に
対応する工程を示す断面図である。
ストマスクのパターンニングがずれた場合の、図４０に
対応する工程を示す断面図である。
【図４５】図４４と同様の場合の、図４２に対応する工
程を示す断面図である。
程を示す断面図である。
【図４６】図４４と同様の場合の、図４３に対応する工
程を示す断面図である。
程を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥村 喜紀 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 松井 泰志 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 平２−79462（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 21/768 H01L 21/8242 H01L 27/108 H01L 29/78
Claims (4)
- 【請求項１】 表面近傍に第１導電型の活性領域を有す
る半導体基板と、 この半導体基板の活性領域表面にゲート絶縁膜を介して
形成されたゲート電極と、 このゲート電極の上面を覆う第１の絶縁膜と、 前記ゲート電極の左右両側部直下近傍から外側にかけ
て、前記半導体基板表面近傍に形成された、第２導電型
の不純物拡散領域と、 前記ゲート電極の左右両側部に堆積された一対の第２絶
縁膜と、 前記不純物拡散領域の表面および前記一対の第２絶縁膜
の表面のうち、前記ゲート電極の一方の側部側に位置す
る表面上に形成されるとともに、前記ゲート電極上に端
部を有し、上部表面を絶縁膜で覆われた第１導電層と、 この第１導電層が形成されていない側の前記第２絶縁膜
の表面および前記第１導電層の前記端部に形成された第
３絶縁膜と、 前記第３絶縁膜表面上および前記第１導電層が形成され
ていない側の不純物拡散領域表面上に形成された第２導
電層とを備えた半導体装置。 - 【請求項２】 前記第３絶縁膜の材料は、前記第１絶縁
膜の材料とエッチングに対して高い選択比を有する、請
求項１記載の半導体装置。 - 【請求項３】 半導体基板の第１導電型を有する活性領
域の表面に、ゲート絶縁膜を介しかつ上部を第１絶縁膜
で覆われたゲート電極を形成する工程と、 前記半導体基板全面に絶縁膜を堆積させ、これに異方性
エッチングを施して前記ゲート電極の左右両側部に一対
の第２絶縁膜を形成する工程と、 前記半導体基板表面全面に、第２導電型の不純物イオン
を照射し、前記ゲート電極のみあるいは前記ゲート電極
および前記第２絶縁膜をマスクとして、不純物拡散領域
を形成する工程と、 前記第２絶縁膜を形成した後、少なくとも前記ゲート電
極の表面の所定位置から、前記一対の第２絶縁膜のうち
の一方の表面およびそれに隣接する側の不純物拡散領域
表面上にかけて、上部表面を絶縁膜で覆われた第１導電
層を選択的に形成する工程と、 この第１導電層を形成した後に、半導体基板表面全面に
絶縁膜を堆積させ、これに異方性エッチングを施して、
前記第１導電層の前記ゲート電極上の端部および前記一
対の第２絶縁膜のうちの前記第１導電層が形成されてい
ない方の表面に、第３絶縁膜を形成する工程と、 この第３絶縁膜を形成した後に、少なくとも前記第３絶
縁膜表面上および前記不純物拡散領域のうちの前記第１
導電層が形成されていない方の表面上に、選択的に第２
導電層を形成する工程とを備えた半導体装置の製造方
法。 - 【請求項４】 前記第１導電層を形成した後に、半導体
基板全面に堆積し、異方性エッチングを施して第３絶縁
膜を形成する絶縁膜の材料として、前記第１絶縁膜の材
料とエッチングに対して高い選択比を有する材料を用い
る、請求項３記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026543A JP2934325B2 (ja) | 1990-05-02 | 1991-02-20 | 半導体装置およびその製造方法 |
| US07/690,824 US5173752A (en) | 1990-05-02 | 1991-04-26 | Semiconductor device having interconnection layer contacting source/drain regions |
| DE4113962A DE4113962C2 (de) | 1990-05-02 | 1991-04-29 | Halbleitereinrichtung mit selbstausgerichteter Kontaktstruktur für Feldeffekttransistoren und Herstellungsverfahren für diese |
| DE4143616A DE4143616C2 (de) | 1990-05-02 | 1991-04-29 | Verfahren zur Herstellung einer Halbleitereinrichtung |
| KR1019910007124A KR940008570B1 (ko) | 1990-05-02 | 1991-05-02 | 반도체장치 및 그 제조방법 |
| US07/925,148 US5240872A (en) | 1990-05-02 | 1992-08-06 | Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions |
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|---|---|---|---|
| JP2-116274 | 1990-05-02 | ||
| JP11627490 | 1990-05-02 | ||
| JP3026543A JP2934325B2 (ja) | 1990-05-02 | 1991-02-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212448A JPH04212448A (ja) | 1992-08-04 |
| JP2934325B2 true JP2934325B2 (ja) | 1999-08-16 |
Family
ID=26364340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026543A Expired - Fee Related JP2934325B2 (ja) | 1990-05-02 | 1991-02-20 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2934325B2 (ja) |
| KR (1) | KR940008570B1 (ja) |
| DE (1) | DE4113962C2 (ja) |
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