KR100236248B1 - 반도체 장치와 그 제조 방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명의 목적은 수직 및 수평 방향 모두에 있어서, 더 높은 집적도를 허용하는 구조 및 그 제조 방법을 제공하는 것이다. 본 발명의 반도체 장치는 MISFET의 n-및 n+소오스·드레인 영역에 접속되어 비트 라인의 일부로서의 기능을 가지는 소오스·드레인 전극(18a 및 18b) 및 워드 라인으로서 제1배선층(20)에 접속된 게이트 전극(11)을 포함한다. 전극들(18a 및 18b)는 이들 사이에 제공된 절연막(15), 실리콘 산화막(2 및 19) 혹은 실리콘 질화막(3)에 의해 서로 절연된다. 워드 라인과 비트 라인은 같은 평면에서 교차하지 않으며, 수직 방향에서의 높이 차이는 감소될 수 있다.

Description

반도체 장치와 그 제조 방법
도1은 본 발명의 제1 실시예에 따른 반도체 장치를 보여주는 단면도.
도2는 본 발명의 제1실시예에 따른 반도체 장치를 보여주는 평면도.
도3은 본 발명의 제2 실시예에 따른 반도체 장치 제조 단계를 보여주는 단면도.
도4 내지 도13은 본 발명의제2 실시예에 따른 반도체 장치 제조 방법에 있어서의 연속된 단계들을 보여주는 단면도와 평면도.
도14는 본 발명의 제2 실시예에 따른 도13에 도시된 단계의 반도체 장치의 평면도.
도15는 본 발명의 제2 실시예에 따른 도13의 단계 후의 단계를 도시한 단면도.
도16은 본 발명의 제2 실시예에 따른 도15의 단계 후의 단계를 도시한 단면도.
도17 내지 도19는 본 발명의 제3 실시예에 따른 반도체 장치를 제조하는 방법에서 연속된 단계들을 도시한 평면도.
도20 내지 도25는 본 발명의 제4 실시예에 따른 반도체 장치를 제조하는 방법에서 연속된 단계들을 도시한 단면도와 평면도.
도26 내지 도28은 본 발명의 제5 실시예에 따른 반도체 장치를 제조하는 방법에서 연속된 단계들을 도시한 단면도.
도29는 본 발명의 제5 실시예에 따른 도28의 단계 후의 단계를 도시한 평면도.
도30 내지 도38은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법에 있어서 연속된 단계들을 도시한 단면도.
도39 내지 도46은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법에 있어서 연속된 단계들을 도시한 단면도.
도47 내지 도53은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법에 있어서 연속된 단계들을 도시한 단면도.
도54 내지 도57은 본 발명의 제9 실시예에 따른 반도체 장치의 제조 방법에 있어서 연속된 단계들을 도시한 단면도.
도58은 본 발명의 제9 실시예에 따른 도57에 도시한 단계의 평면도.
도59은 본 발명의 제9 실시예에 따른 도57의 단계 후의 단면도.
도60은 본 발명의 제9 실시예에 따른 도59의 단계 후의 단계를 도시한 단면도.
도61은 본 발명의 제9 실시예에 따른 도60의 단계의 평면도.
도62는 본 발명의 제9 실시예에 따른 도60의 단계 후의 단계를 도시한 단면도.
도63는 본 발명의 제9 실시예에 따른 도62의 단계 후의 단계를 도시한 단면도.
도64는 본 발명의 제9 실시예에 따른 도63에 도시한 단계의 평면도.
도65 내지 도71은 본 발명의 제10 실시예에 따른 반도체 장치의 제조 방법에 있어서 연속된 단계를 도시한 단면도.
도72 내지 도73은 본 발명의 제11 실시예에 따른 반도체 장치의 제조 방법에 있어서 연속된 단계를 도시한 단면도.
도74는 본 발명의 제11 실시예에 따른 도73의 단계를 도시한 평면도.
도75는 본 발명의 제11 실시예에 따른 도73의 단계 후의 단계를 도시한 단면도.
도76는 본 발명의 제12 실시예에 따른 반도체 장치를 도시한 단면도.
도77 내지 도82는 본 발명의 제13 실시예를 따른 반도체 장치 제조 방법에 있어서, 연속된 단계들을 도시한 평면도와 단면도.
도83은 본 발명의 제13 실시예에 따른 도81 혹은 도82의 단계 후의 단계를 도시한 평면도.
도84는 본 발명의 제14 실시예에 따른 반도체 장치를 도시한 단면도.
도85는 본 발명의 제15 실시예에 따른 반도체 장치의 제조 방법에서의 한 단계를 도시한 평면도.
도86 내지 도87은 본 발명의 제15 실시예에 따른 도85의 단계 후의 연속된 단계들을 도시한 단면도.
도88은 본 발명의 제15 실시예에 따른 도87의 단계 후의 단계를 도시한 평면도.
도89는 종래의 반도체 장치의 한 예를 도시한 단면도.
도90는 종래의 반도체 장치의 한 예를 도시한 제2 단면도.
도91는 종래의 반도체 장치의 한 예를 도시한 평면도.
도92는 종래의 반도체 장치의 또 다른 예를 도시한 단면도.
도93는 종래의 반도체 장치의 또 다른 예를 도시한 평면도.
도94는 종래의 반도체 장치의 또 다른 예를 도시한 단면도.
도95는 종래의 반도체 장치의 또 다른 예를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 실리콘 산화막
3 : 실리콘 질화막 5 : 채널 정지층
6 : 불순물 주입층 7 : 게이트 절연막
11 : 게이트 전극 12a, 12b : n-소오스·드레인 영역
15 : 측벽 절연막 16a, 16b : n+소오스·드레인 영역
18a, 18b : 소오스·드레인 전극 19 : 실리콘 산화막
20 : 제1 배선층
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체 장치와 그 제조 방법에 관련된 것으로 특히 금속 절연체 반도체 전계 효과 트랜지스터(Metal Insulator Semiconductor Field Effect Transistor, 이후부터 MISFET로 언급됨)에 접속된 상호 결합과 전극의 구조 및 그 제조 방법에 관련된 것이다.
ULSI 집적도가 고도화됨에 따라, 장치의 수직 및 수평 방향 모두에서의 크기 감소가 소망되어 왔다. 수평 방향에서는, 여러 제조 단계에서 리소그라피(lithography) 과정 중의 정렬 정확도 오차를 고려하여 충분한 여유가 보장되어야 한다. 수직 방향에서는, 높이 차이(level difference)가 리소그라피에 대한 정확한 패터닝(patterning)이 가능하도록 최소화되어야 한다.
종래의 반도체 장치의 한 예로서 DRAM(Dynamic Random Access Memory)에 사용되는 MISFET이 도면을 참조하여 기술될 것이다.
도89 및 도90에 참조하면, MISFET은 반도체 기판(semiconductor substrate, 101) 상에 형성된 게이트 전극(gate electrode, 105)를 포함하며, 기판과 게이트 전극 사이에는 게이트 절연막(gate insulating film, 104)가 놓여 있다. 게이트 전극 양쪽에는 반도체 기판(101)에 불순물 확산 영역(impurity diffusion regions)이 있다. 이 영역은 MISFET의 소오스·드레인 영역(source·drain regions, 103)을 제공한다. 상기와 같은 MISFET들은 소자 분리 절연막(element isolating insulating film, 102)와 채널 정지층(channel stop layer, 111)에 의해 전기적으로 서로 분리된다. 게이트 전극(105)는 다결정 실리콘 막(polycrystalline silicon)이나 금속 실리사이드 막(metal silicide film)과 같은 도전막으로 구성되며 워드 라인(word line, 105)의 일부를 이룬다. 워드 라인(105)와 교차하는 비트 라인(bit line, 108)이 있다. 비트 라인(108)은 단락 회로(short circuit)를 방지하기 위해 층간 절연막(interlayer insulating film, 107)에 의해 워드 라인(105)와 전기적으로 분리된다. 비트 라인(108)은 접촉 홀(contact hole)을 통해 MISFET의 소오스/드레인 영역(103)의 하나에 전기적으로 접속된다. 비트 라인(108)에 대한 접촉 홀이 하나 혹은 두개의 MISFET에 의해 구성되는 각 메모리 셀(memory cell)을 위해 형성된다. DRAM에서, 정보로서 전하를 저장하는 커패시터(도시되어 있지 않음)는 MISFET의 소오스·드레인 영역의 다른 하나에 접속된다.
도91은 소오스/드레인 영역(103), 비트 라인(108)과 워드 라인(105) 간의 위치 관계의 예를 보여주는 평면도이다. 도89 및 도90은 각각 A-A와 B-B 라인을 따라 취해진 단면도이다. 도91을 참조하면, 종래의 반도체 장치는 워드 라인(105)가 형성되고 그 위에 비트 라인(108)이 형성되는 방식의 구조를 갖는다. 따라서 예를 들어 단면 부위의 계단(step) 때문에 수직 방향에서의 많은 높이 차이가 있다. 반면에, 접촉 홀은 워드 라인(105)와 접촉하지 않고 소오스/드레인 영역(103)의 하나에 확실히 접속되도록 형성되어야 한다. 또한 도90에 도시한 소자 분리 절연막(102)를 통한 접촉 홀과 채널 정지층(111)간의 단락 회로가 발생되지 않게 해야 한다. 따라서 접촉 홀을 정렬하는데 있어서, 접촉 홀의 리소그라피 시점에서 수평 방향 정렬 정확도가 반드시 고려되어야 한다. 예를 들어, 접촉 홀의 끝과 소오스/드레인 영역의 끝 사이의 거리 및 접촉 홀의 끝에서 워드 라인의 끝까지의 거리는 설계 시의 거리보다 실제로 0.3㎛ 만큼 더 넓게 만들어져야 한다.
종래의 반도체 장치의 또 다른 예가 도면을 참조하여 기술될 것이다. 도92는 도93의 라인 B-B를 따라 취해진 단면도이다. 도92에서 게이트 전극(105)의 일부는 소자 분리 절연막(102)상에 놓여 있다. 접촉 홀(110) 내에 채워진 도전층을 통해, 소자 분리 절연막에 놓여 있는 상기 게이트 전극의 일부에 접속된 워드 라인(109)이 있다. 워드 라인(109)는 게이트 전극(105)를 교차하는 방향으로 연장되도록 형성된다. 워드 라인(109)와 게이트 전극(105)는 층간 절연막(107)에 의해 분리된다. 도93을 참조하면, 소오스/드레인 영역(103)을 형성하는 불순물 확산층은 비트 라인을 구성한다. 이 구조에서, 워드 라인(109)와 게이트 전극(105)를 접속하기 위해 수평방향으로 게이트 전극(105)의 일부를 연장하는 것이 필요하다. 이는 수평 방향에서의 집적도 개선을 방해한다. 또한 접촉 홀이 형성되기 위한 층간 절연막이 필요하다. 이는 수직 방향에서의 큰 높이 차이를 낳는다.
일본 공개 특허 제1-106469호는 MISFET에 접속된 배선층(interconnections)과 전극간의 높이 차이를 완화하기 위한 구조로서, 절연막 내에 구현된 다양한 전극의 예를 보여준다. 각 전극의 일부는 절연막의 표면과 거의 같은 높이의 평면에 노출된다. 이 예는 도94 및 도95를 참조하여 기술될 것이다. 도94는 도95의 라인 A-A를 따라 취해진 단면도이다. 도94 혹은 도95에 도시된 바와 같이, 반도체 장치는 한 쌍의 소오스·드레인 영역(137)에 접속된 접촉 전극(contact electrode, 141)과 소오스·드레인 영역 사이의 영역(채널 영역) 상에 형성된 게이트 전극(139)를 갖는 MOS 트랜지스터를 포함하며 게이트 절연막(135)는 게이트 전극(139)와 채널 영역 사이에 위치한다. MOS 트랜지스터는 소자 분리 절연막(133)에 의해 다른 MOS 트랜지스터로부터 전기적으로 분리되어 있다. MOS 트랜지스터의 2개의 접촉 전극(141)과 게이트 전극139)는 절연막(143)에 의해 전기적으로 상호 분리되어 있다. 여기서, 절연막(143)과 전극(141 및 139)는 절연막(143)이 전극의 상부 표면과 거의 같은 높이가 되도록 형성된다. 따라서, 각 전극에 접속된 배선층은 거의 같은 높이이고, 따라서 높이 차이는 감소될 수 있다. 그러나, 게이트 전극(139)에 접속된 배선층(145)는 형성 방법에 있어서의 제약 때문에, 게이트 전극(139)를 따르지 않고서는 형성될 수 없다. 따라서, 메모리 소자의 메모리 셀을 구성하는 MOS 트랜지스터에서, 예를 들면, 접촉 전극에 접촉된 배선층(145)는 게이트 전극에 접속된 배선층(145)를 교차하며, 그리고 그 때, 배선층은 단락-회로를 방지하기 위해 반드시 높이 차이를 가지고 서로 교차해야 하는 것이 필요하다. 또한, 단락-회로를 방지하기 위해 배선층(145)를 우회하는 것도 가끔 필요할 수 있다. 따라서, 배선층들 간의 높이 차이가 불가피하게 있다. 이것은 후속 단계에서의 처리나 리소그라피에서의 어려움 혹은 수평 방향으로 배선층을 형성하는데 필요한 영역의 확대를 낳을 수 있다.
상술한 바와 같이, 종래의 반도체 장치에 있어서, 반도체 장치의 한 예로서 MISFET의 워드 라인과 게이트 전극을 접속하기 위해, 게이트 전극의 일부를 수평방향으로 연장하는 것이 필요하다. 이것은 장치의 수평 방향에서의 집적도의 향상을 방해한다. 또한 MISFET 전극에 접속되는 배선층이 서로 교차할 때 높이 차이가 발생되거나, 배선층이 우회할 필요성도 생긴다. 이는 후속 단계에서의 처리나 포토리소그라피(photolythography)에서의 어려움을 낳고, 수평 방향으로 배선층을 형성하는데 필요한 영역이 넓어지는 경향을 낳는다.
[발명이 이루고자 하는 기술적 과제]
본 발명은 상술한 관점에서 만들어졌다. 그리고 본 발명의 목적은 반도체 장치에 접속된 배선층간의 높이 차이를 제거함으로서 수직 방향 높이 차이를 줄이며, 수평 방향에서 배선층을 형성하는데 필요한 영역을 최소화함으로써 집적도에서의 향상을 용이하게 하는 반도체 장치의 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 상기와 같은 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 한 특징에 따르면, 상기 반도체 장치는 반도체 기판, 반도체 기판 위에 형성된 제1 및 제3 전극들, 제1 내지 제3 전극들 중 최소한 2개의 접속된 제1 및 제2배선층, 제1 내지 제3 전극들 사이에서 서로 절연시키기 위해 제공되는 절연막, 또한 제1 및 제2 배선층 중에서, 한 층이 제1 내지 제3 전극에 가까운 나머지 한 층을 교차하며, 제1 내지 제3 전극에서, 한 전극의 상부 표면이 나머지 전극들의 상부 표면의 위치와 다른 위치에 있다.
이런 구조에서, 여러 전극에 접속된 배선층들은 다른 층들에 속하며 이들 사이에는 절연막이 형성된다. 따라서, 배선층들이 서로 교차할 때조차, 교차하는 부분에서의 계단이나 높이 차이는 없다. 따라서 수직 방향에서의 높이 차이는 감소될 수 있고, 이는 정밀한 프로세싱을 가능하게 한다. 따라서, 반도체의 집적도에서의 향상이 용이해진다.
양호하게, 본 발명의 반도체 장치는 제1 전극과 반도체 기판 사이의 게이트 절연막, 제2 및 제3 전극 근처 및 아래의 반도체 기판에서 규정된 도전형의 불순물 확산층을 포함할 수도 있다.
그러한 경우에, 제1 전극에 인가된 규정된 전압에 의해 상기 규정된 도전형의 불순물 확산층에 접속된 제2 및 제3 전극 사이에서 전류가 발생할 수도 있다. 따라서, MISFET에 접속된 전극을 갖는 반도체 장치가 얻어질 수 있다.
양호하게, 제2 및 제3 전극은 상기 지정된 도전형의 불순물 확산층 자체가 될 수도 있다. 그 경우에, 불순물 확산층에 접속되는 전극은 형성될 필요가 없다. 따라서 제조 단계의 수가 감소될 수 있다.
양호하게, 본 발명의 구조에서, 제1 전극의 상부 표면의 위치는 제2 및 제3 전극의 상부 표면의 위치보다 높고, 제2 및 제3 전극의 상부 표면은 서로 거의 비슷한 높이다. 그리고, 절연막의 표면은 제1 전극의 상부 표면과 거의 비슷한 높이다. 대안으로, 제1 전극의 상부 표면의 위치는 제2 및 제3 전극의 상부 표면 위치보다 낮을 수도 있고, 제2 및 제3 전극은 거의 서로 비슷한 높이이며, 절연막의 표면은 제2 및 제3 전극의 상부 표면과 거의 비슷한 높이일 수 있다. 대안으로 제1 전극의 상부 표면의 위치는 제2 전극의 상부 표면보다 높고, 제3 전극의 상부 표면보다는 낮을 수 있으며, 절연막의 표면은 제3 전극의 상부 표면과 거의 비슷한 높이일 수 있다.
이러한 구조들에서, 제1 전극에 접속된 배선층과 제2 혹은 제3 전극에 접속된 배선층은 다른 층들에 위치해 있고, 이들 사이에는 절연막이 있다. 따라서, 한 방향으로 연장된 제2 배선층과 이와 교차해서 연장된 제1 배선층간의 교차 지점에서 생기는 계단이나 높이 차이는 없다. 그리고 수평 방향에서의 높이 차이는 감소될 수 있다. 따라서 정밀한 처리가 가능하게 되고 반도체 장치의 집적도 향상이 용이해질 수 있다.
제1 및 제2 배선층은 워드 라인 혹은 비트 라인을 구성할 수 있다.
또 다른 특징에 따르면, 반도체 장치를 제조하는 방법에는, 반도체 기판 상에 제1 절연막들을 형성 ; 반도체 기판의 표면을 노출하기 위해 제1 절연막에서 제1 개구(opening)를 형성 ; 제1 개구에 측벽 절연막(sidewall insulating film)에 의해 서로 절연된 제1 내지 제3 전극을 형성 ; 제1 내지 제3 전극들 중 임의의 하나의 상부 표면의 위치를 나머지 전극들의 상부 표면의 위치와 다르게 배치 ; 제1 내지 제3 전극들 중의 임의의 하나의 상부 표면에 접속된 배선층을 형성하는 단계들이 포함된다.
이러한 제조 방법에 따르면, 배선층이 연장되는 방향에 관계없이 제1 전극에 접속된 배선층은 다른 전극들에 직접 접속되지 않도록 형성된다. 따라서, 다른 전극들과의 단락-회로를 방지하기 위해 계단을 만들거나 우회할 필요가 없다. 따라서 수직 방향에서의 높이 차이가 감소될 수 있고, 수평 방향에서의 배선층에 의해 점유되는 면적이 줄어들 수 있고, 고 집적도를 가진 반도체 장치가 형성될 수 있다.
양호하게, 본 발명에 따른 제조 방법은 제1 전극 아래에 제2 절연막을 형성하는 단계 및 반도체 기판에서 규정된 도전형의 불순물 확산층을 제2 및 제3 전극의 주위나 아래에 형성하는 단계들을 포함할 수 있다.
이와 같은 제조 방법에 의해, MISFET을 포함하는 반도체 장치가 용이하게 형성될 수 있다.
양호하게 본 발명에 따른 제조 방법은 제1 전극의 상부 표면의 위치를 제2 및 제3 전극의 상부 표면의 위치보다 높게 하는 단계와 제2 및 제3 전극의 상부 표면을 거의 같은 높이로 만드는 단계를 포함할 수 있다.
대안으로, 상기 제조 방법은 제1 전극의 상부 표면의 위치를 제2 및 제3 전극의 상부 표면보다 낮게 하는 단계와 제2 및 제3 전극의 상부 표면을 거의 같은 높이로 만드는 단계를 포함할 수 있다.
대안으로, 상기 제조 방법은 제1 전극의 상부 표면을 제2 및 제3 전극의 상부 표면 사이에 위치시키는 단계를 포함할 수 있다.
상술된 제조 방법에 따르면, 제1 전극에 접속된 배선층은 제2 및 제3 전극에 직접 접속되지 않도록 형성된다. 또한, 제2 및 제3 전극에 접속되며 한 방향으로 연장되는 배선층이 형성되는 때 조차, 제1 전극에 접속된 배선층은 같은 평면에서 배선층을 결코 교차하지 않는다.
따라서, 다른-전극들과의 단락-회로를 회피하기 위해 배선층을 우회하거나 배선층간의 교차 지점에서 계단이나 높이 차이를 제공할 필요가 없다.
따라서, 수직 방향에서의 높이 차이는 감소될 수 있고, 수평 방향에서의 배선층을 형성하기 위한 영역은 감소될 수 있으며, 따라서 고 집적도를 갖는 반도체 장치가 용이하게 형성될 수 있다.
양호하게, 상기 제조 방법은 제1 개구가 형성된 후에 반도체 기판상에 제2 절연막을 형성하는 단계 ; 제2 절연막 상의 제1 개구에서만 제1 도전막을 형성하는 단계 ; 반도체 기판의 표면을 노출하기 위해 제2 및 제3 개구를 형성하며, 제1 전극을 형성하기 위해 제1 도전막을 에칭(etching)하는 단계 ; 제1 전극의 측면 상에 측면 절연막을 형성하는 단계 ; 그리고 제2 및 제3 개구에만 제2 도전막을 형성하는 단계를 포함할 수 있다.
이와 같은 제조 방법에 따르면, MISFET에 접속된 제1 전극에 접속된 배선층이 어떠한 방향으로 연장되던지, MISFET의 불순물 확산층에 접속된 나머지 2개의 제2 및 제3 전극에 직접 접속되지 않도록 형성된다.
따라서, 배선층과 다른 전극들 간에 단락-회로를 회피하기 위해 우회하거나 계단 또는 높이 차이를 제공할 필요는 없다.
따라서, MISFET을 포함한 고 집적도를 갖는 반도체 장치가 용이하게 형성될 수 있다.
양호하게, 상기 제조 방법은 제1 개구 형성 후에 제1 개구에만 제3 절연막 형성 ; 반도체 기판의 표면을 노출하기 위해 제3 절연막의 규정된 영역에서 제4 개구 형성 ; 반도체 기판의 노출된 표면 상에 제2 절연막 형성 ; 제1 전극을 형성하기 위해 제4 개구에만 제1 도전막 형성 ; 제1 전극 형성 후에, 제1 개구에 남아 있는 제3 절연막 제거하고 제2 및 제3 개구 형성 ; 제1 전극의 측면 상에 측면 절연막 형성 ; 제2 및 제3 전극을 형성하기 위해 제2 및 제3 개구에만 제2 도전막을 형성하는 단계들을 포함할 수 있다.
상기 제조 방법에 따르면, 제1 전극이 형성될 때 스타퍼(stopper)로서 게이트 절연막을 사용하여 에칭할 필요는 없다. 또한, 제1 전극에 접속된 배선층에 생성되는 계단이나 높이 차이는 없다. 따라서, 배선층이 높이 차이가 감소되는 얇은 게이트 절연막을 갖는 MISFET을 포함한 반도체 장치가 용이하게 형성될 수 있다.
양호하게, 상기 제조 방법에는 제1 개구 형성 후, 제1 개구에만 제3 절연막 형성 ; 제3 절연막 상의 규정된 영역에서 반도체 기판을 노출하기 위해 제2 및 제3 개구 형성 ; 제2 및 제3 전극을 형성하기 위해 제2 및 제3 개구에서만 제1 도전막 형성 ; 제2 및 제3 전극을 형성한 후, 제1 개구에 남아 있는 제3 절연막 제거 및 제4 개구 형성 ; 그 후, 제2 및 제3 전극 측면에 측면 절연막 형성 ; 그리고 제1 전극을 형성하기 위해 제4 개구에서만 제2 도전막을 형성하는 단계들이 있다.
이 제조 방법에 따르면, 게이트 절연막은 제2 및 제3 전극이 형성된 후에 형성된다. 따라서, 에칭에 의해 유발되는 게이트 절연막 손상은 방지될 수 있다. 또한 제1 전극에 접속된 배선층에서 계단이나 높이 차이는 없다. 따라서, 배선층의 높이 차이가 감소된 신뢰성 높은 게이트 절연막을 갖는 MISFET을 포함하는 반도체 장치가 용이하게 제조될 수 있다.
본 발명의 또 다른 특징에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 제1 도전막 형성 ; 스택된(stacked) 구조를 형성하기 위해 규정된 영역을 제외한 제1 도전막 제거 ; 스택된 구조의 둘레를 채우기 위해 반도체 기판 상에 제1 절연막 형성 ; 제1 및 제2 개구와 제1 전극을 형성하기 위해 스택된 구조의 규정된 영역을 제거하기 ; 제1 및 제2 개구에서 측면 절연막이 있는 제2 및 제3 전극 형성 ; 제1 내지 제3 전극 중 임의의 하나의 상부 표면을 나머지 전극들의 상부 표면의 위치와는 다른 곳에 위치시키기 ; 제1 내지 제3 전극 중 임의의 하나의 상부 표면에 접속된 배선층을 형성하는 단계들을 포함한다.
상기 제조 방법에 따라, 영역을 형성하는 제1 내지 제3 전극이 우선 형성되고, 그 후 전극을 둘러싼 절연막이 형성된다. 따라서, 제1 및 제2 개구가 형성될 때 탄소와 염소와 같은 불순물이 드라이 에칭(dry etching)이나 그와 유사한 과정 중에 제1 전극 아래의 반도체 기판에 고착되지 않는다. 또한, 전극들에 접속된 배선층에는 계단이나 높이 차이가 없다. 따라서, 높이 차이가 감소되고 불순물에 의한 열화(degradation)가 없는 반도체 장치가 용이하게 형성된다.
양호하게, 상기 제조 방법은 제1 전극 아래에 제2 절연막을 형성하는 단계와 ; 제2 및 제3 전극 근처와 아래(near and below)의 반도체 기판에 규정된 도전형의 불순물 확산층을 형성하는 단계를 포함할 수도 있다.
이와 같은 제조 방법에 따라, MISFET을 포함하는 반도체 장치가 용이하게 형성될 수 있다.
본 발명의 이후의 다른 목적들, 특징들, 경향과 장점들이 첨부된 도면들과 연계하여 다음의 본 발명의 상세한 설명으로부터 더욱 명확해 질 것이다.
[발명의 구성 및 작용]
[제1 실시예]
본 발명의 제1 실시예에 따른 반도체 장치가 도1 및 도2를 참조하여 기술될 것이다. 도1은 도2의 라인 A-A를 따라 취해진 단면도이다. 도1 및 도2에 도시된 바와 같이, 반도체 장치는 반도체 기판에 형성된 MISFET의 한 쌍의 n-소오스·드레인 영역(12a 및 12b), n+소오스·드레인 영역(16a 및 16b)에 연결된 소오스·드레인 전극 및 게이트 절연막(7) 상의 게이트 전극(11)을 포함한다. 게이트 전극(11)의 상부 표면은 소오스·드레인 전극(18a 및 18b)의 상부 표면보다 높게 위치한다. 전극은 측벽 절연막(15)에 의해 서로 절연된다. 또한, 각 전극은 다른 MISFET들(도시되어 있지 않음)로 부터 전기적으로 절연되도록 실리콘 산화막(silicon oxide film, 2), 실리콘 질화막(3) 및 실리콘 산화막(19)에 의해 덮힌다. 제1 배선층(20)은 게이트 전극(11)의 상부 표면에 접속된다. 제1 배선층(20)은 MISFET의 워드 라인을 구성한다. 만일 쉬트(sheet)에 대해 수직방향으로 연장된다면 소오스·드레인 전극(18a 및 18b)는 비트 라인으로서 역할을 할 수도 있다.
이러한 구조에서, 종래 기술과는 달리, 워드 라인과 게이트 전극(11)간의 접속을 제공하는 영역, 즉, 도92 및 도93을 참조하여 기술된 바와 같이 소자 분리 절연막 상에 접촉 홀을 형성하기 위한 영역에 대한 여유를 보증할 필요가 없다. 워드 라인은 게이트 전극(11)에 관해 임의의 방향으로 연장될 수 있다. 또한 실리콘 산화막(19)는 소오스·드레인 전극(18a 및 18b) 상에 혹은 비트 라인 상에 형성된다. 이는 워드 라인으로서 역할하는 제1 배선층(20)이 상기 전극들과 결코 단락-회로를 이루지 않도록 하기 위해서이다. 또한, 게이트 전극(11)과 제1 배선층(20) 사이에는 절연막이 없으며, 제1 배선층(20)을 교차하는 방향으로 연장되는 비트 라인은 제1 배선층(20) 아래에 위치한 실리콘 산화막(19)를 가진 게이트 전극(11)의 상부 표면 아래에 형성된다. 따라서 수직 방향에서의 높이 차이는 감소된다.
[제2 실시예]
제1실시예의 반도체 장치의 제조 방법의 한 예가 도면들을 참조하여 설명될 것이다. 우선, 도3에 도시된 바와 같이, 실리콘 산화막(2)는 CVD(Chemical Vapor Deposition : 화학적 증기 침착) 혹은 열적 산화(thermal oxidation)에 의해 반도체 기판(1) 상에 5000Å의 두께로 형성된다. 실리콘 질화막(silicon nitride film, 3)은 CVD 방법에 의해 실리콘 산화막(2) 상에 1000Å의 두께로 형성된다. 그 후, 도4를 참조하면, 트랜지스터를 형성하기 위한 제1 개구(4)가 공통 리소그라피나 에칭에 의해 형성된다. 그 후, NMOS 트랜지스터가 생성될 때, 예를 들어, 이온 주입(ion implantation)에 의해 붕소(borom)는 수십 KeV에서 100KeV의 에너지로 1013내지 1014/㎠ 양만큼 도입된다. 그리고 채널 정지층(5)와 불순물 주입층(impurity implanted layer, 6)이 형성된다. 소자(element)들은 실리콘 산화막(2), 실리콘 질화막(3) 및 채널 정지층(5)에 의해 서로 분리된다. 불순물 층(6)은 기판 표면 수 천 Å 아래에 형성된다. 따라서, 장치 특성에 어떠한 중요한 영향도 미치지 않는다. 제1 개구(4)는 공통 드라이 에칭에 의해 생성되므로, 그 측면은 거의 수직이며, 가파른 계단을 나타낸다. 그 후, 도5에 도시된 바와 같이, 두께 100Å을 갖는 실리콘 산화막의 게이트 절연막(7)이 열적 산화 혹은 CVD 방법에 의해 형성된다. 다음으로, 제1 개구(4)를 덮기 위해 폴리실리콘 막(8)이 CVD 방법에 의해 형성된다. 그 후, 도6에 도시된 바와 같이, 폴리실리콘 막(8)이 에치백(etchback) 방법이나 폴리슁(polishing) 방법에 의해 에치되어, 실리콘 질화막(3) 상의 폴리실리콘 막이 제거되고, 폴리실리콘 막(8)이 제1 개구(4)에만 남도록 한다. 다음으로, 도7을 참조하면, 실리콘 산화막(9)는 CVD 방법에 의해 1000Å의 두께로 형성된다. 다음에, 도8에 도시된 바와 같이, 포토레지스트(photoresist, 10)의 에칭 마스크가 제1 개구(4)를 교차해 리소그라피에 의해 형성된다. 그 후, 도9에 도시된 바와 같이, 실리콘 산화막(9)가 마스크로서 포토레지스트(10)을 사용해 에치된다. 또한 폴리실리콘 막(8)은 게이트 전극(11)을 형성하기 위해 게이트 절연막(7)을 에칭 스타퍼로 사용해 에치된다. 소자 분리 절연막으로서의 실리콘 산화막(2)와 실리콘 질화막(3)에 의해, 게이트 폭이 정의된다. 소자 분리 절연막의 측면이 가파르기 때문에, LOCOS 분리시에서 경험되는 협 채널 효과(narrow channel effect)가 없다는 점에서 유익한다. 그 후, 이온 주입에 의해 비소가 수십 KeV의 에너지로 1014내지 1015/㎠ 만큼의 양으로 도입되어 n-소오스·드레인 영역(12a 및 12b)가 형성되게 한다. 다음으로, 도10을 참조하면, 실리콘 산화막이 CVD 방법에 의해 1000Å의 두께로 형성된다. 측벽 절연막(15)는 비등방성(anisotropic) 방법에 의해 형성된다. 그 후, 이온 주입에 의해 비소가 수십 KeV의 에너지로 1015내지 1016/㎠ 만큼의 양으로 도입되어 n+소오스·드레인 영역(16a 및 16b)가 형성되게 한다. 그 후, 도11을 참조하면, 폴리실리콘 막(17)이 CVD 방법에 의해 형성된다. 폴리실리콘 막(17) 대신에 아모르포스 실리콘 막이나 금속 실리사이드 막이어도 된다. 그 후, 도12를 참조하면, 에치백이나 폴리슁에 의해 폴리실리콘 막(17)이 게이트 전극(11)이 아닌 제1 개구(4) 부분에만 남는다. 또한, 에치백에 의해, 폴리실리콘 막(17)의 표면이 실리콘 질화막(3)보다 약 2000Å 만큼 낮게 만들어짐으로써 소오스·드레인 전극(18a 및 18b)가 형성된다. 여기서, 게이트 전극(11)의 표면이 실리콘 산화막(9)에 의해 덮혀지므로, 에칭되지 않는다. 개구를 채우기 위해 필요한 폴리실리콘 막 두께는 최소한 트렌치(trench) 폭의 반이 채워질 만큼만 되면 된다. 소형화(miniaturization)가 진행됨에 따라 개구는 얇은 막으로 효율적으로 채워질 수 있다. 따라서, 이어지는 평탄화(planarization)에 필요한 에치백의 양은 작게 될 수 있다. 따라서, 본 발명은 트렌치의 폭이 최대 1/2 미크론일 때 특히 효과적이다. 본 실시예에서, 소자 분리 절연막으로서의 실리콘 산화막(2)와 실리콘 질화막(3)의 측면 부분이 거의 수직으로 정렬된다는 사실이 이용되어, 게이트 전극(11)과 소오스·드레인 전극(18a 및 18b)을 채우는 것이 용이해진다. 그 후에, 도13에 도시된 바와 같이, 실리콘 산화막은 CVD 방법에 의해 2000Å두께로 형성된다. 그 후, 에치백이나 폴리슁에 의해 평탄화되고, 그에 의해 실리콘 산화막(19)는 소오스·드레인 전극(18a 및 18b) 상에만 남게 된다. 여기서 게이트 전극(11) 상의 실리콘 산화막이 제거된다. 도14는 이 단계를 보여주는 평면도이다.
따라서, 완전히 평평한 MISFET이 완성되고, 여기서 트랜지스터의 게이트 전극(11)과 소오스·드레인 전극(18a 및 18b) 및 소오스·드레인 전극(18a 및 18b) 상에만 형성되는 실리콘 산화막(19)가 상기 기술된 단계를 통해 제공된다. 소오스·드레인 전극(18a 및 18b)와 그 위에 형성된 실리콘 산화막(19)는 자기-정렬되어 있다.
그 후에, 트랜지스터에 접속될 배선층이 형성된다. 우선, 알루미늄 막이 CVD 방법이나 스퍼터링(sputtering)에 의해 1000Å 내지 5000Å 두께로 형성된다. 알루미늄 막이 아닌, 텅스텐과 같은 금속, TiSi2, WSi2와 같은 금속 실리사이드 막, WN, TiN과 같은 금속 질화막이 사용될 수도 있다. 그 후에 도1에 도시된 바와 같이, 제1 배선층(20)이 리소그라피나 에칭에 의해 형성된다. 여기서, 소오스·드레인 전극(18a 및 18b)가 실리콘 산화막(19)에 의해 덮혀지므로, 이들은 제1 배선층과는 전기적으로 절연된다. 그러나, 제1 배선층(20)은 게이트 전극(11)과는 직접 접촉한다. 여기서, 직접 접촉은 게이트 전극(11)과 제1 배선층(20)이 층간 절연막과 이를 통해 형성된 접촉 홀을 통해 전기적으로 접속되지 않음을 의미한다.
소오스·드레인 전극(18a 및 18b)는 반도체 기판 상에서 절연층, 예를 들면 비트 라인으로서 사용되기 위해 원래의 방향대로 연장될 수도 있다. 다음에, 소오스·드레인 전극(18a 및 18b)에 접속된 배선층 형성 방법의 한 예가 기술될 것이다.
도15를 참조하면, 실리콘 산화막(21)은 CVD 방법에 의해 1000Å의 두께로 형성된다. 그 후에, 리소그라피나 에칭에 의해, 접촉 홀(22)가 형성된다. 이 경우에, 소오스·드레인 전극(18a 및 18b)와 실리콘 질화막(3)이 에칭 스타퍼로서의 역할을 한다. 접촉 홀(22)의 바닥은 소오스의 표면이나 드레인 전극(18a)에 닿을 정도면 된다. 따라서 접촉 홀(22)의 바닥은 접촉 홀(22)의 에칭시에 일반적으로 수행되는 오버에칭(overetching)에 의해서도 반도체 기판의 표면에 닿지 않는다. 따라서 접촉 홀(2)의 바닥이 부분적으로 소오스나 드레인 전극 18a의 영역 바깥에 있을 때조차도, 소자 분리 절연막으로서의 실리콘 질화막(3)과 실리콘 산화막(2)의 더 낮은 부분에 접촉하기 때문에, 접합 누설(junction leakage)은 없을 것이다. 따라서, 리소그라피에 대한 정렬 정확도를 고려한 여유를 제공하기 위해 소오스나 드레인 전극(18a)의 영역을 더 크게 할 필요는 없다. 따라서, 수평 방향 집적도가 개선될 수 있다.
그 후에, 도16을 참조하면, TiN과 알루미늄 합금을 포함하는 다층 막이 스퍼터링이나 CVD 방법에 의해 형성되고, 리소그라피나 에칭에 의해 패턴(pattern)화 된다. 그래서 제2 배선층(23)이 형성된다.
본 제1 실시예에서, 게이트 전극(11)과 제1 배선층(2) 즉, 워드 라인이 따로따로 형성된다. 따라서, 워드 라인은 소오스·드레인 영역(12a, 12b, 16a 및 16b)를 위한 영역 형성을 위해서 약 800 내지 900℃에서의 열처리 후에 형성될 수 있다. 따라서, 알루미늄과 같은 낮은 용융 점을 갖는 금속은 워드 라인으로 사용될 수 있다.
본 실시예에서는 n-소오스·드레인 영역(12a 및 12b)와 n+소오스·드레인 영역(16a 및 16b) 둘 다 형성되는 예가 기술되어 있지만, 단지 n-소오스·드레인 영역(12a 및 12b) 혹은 n+소오스·드레인 영역(16a 및 16b) 만이 형성될 수도 있다. MISFET이 예로서 사용되었지만, 실시는 PMISFET에도 적용될 수 있다는 것은 말할 필요도 없다. PMISFET의 경우에, 채널 정지층이 항상 필요한 것은 아니다. 또한, SOI 기판이 반도체 기판으로서 사용될 수도 있다.
또한, 본 실시예에서, 도1에 도시된 바와 같이, 게이트 전극(11)에 접속된 제1 배선층(20)은 게이트 길이 방향, 즉, 소오스-게이트-드레인을 접속하는 방향으로 연장된다. 이 경우에, 상술된 바와 같이, 게이트 전극(11)은 소자 분리 절연막으로서의 실리콘 질화막(3)과 실리콘 산화막(2)에 의해 둘러싸인 영역에 존재한다. 더욱 구체적으로는, 게이트 전극(11)은 채널 영역에만 존재하는데, 제1 배선층(20)과 게이트 전극(11)이 트랜지스터의 채널 영역 위에서 교차하고, 배선층과 게이트 전극은 이 교차부에서만 서로 접촉한다. 따라서, 도92나 도93에서 도시된 종래 기술과는 달리, 워드 라인과 게이트 전극간 접속을 제공하기 위한 영역, 즉, 소자 분리 절연막상에 여유를 가지고 접촉 홀을 형성하기 위한 영역을 제공할 필요가 없다. 따라서, 집적도에서의 개선이 방해받지 않는다. 도92와 도93에 도시된 예와는 달리, 접촉 홀(110)을 형성하기 위한 단계가 필요없다. 이는 제조 단계를 단순화하고 제조에 필요한 시간을 줄인다.
[제3 실시예]
제3 실시예로서, 워드 라인으로서 역할을 하는 제1 배선층이 게이트 길이 방향으로 연장되는 반도체 장치가 기술될 것이며, 메모리 소자의 메노리 셀에 필요한 트랜지스터를 예로서 택해, 도면을 참조하며 기술될 것이다.
도17은 도12에 도시된 단계의 평면도이다. 게이트 전극 일부에서 실리콘 산화막(9)를 볼 수 있을 것이다. 소오스·드레인 전극(18a 및 18b) 중에서, (18a)는 비트 라인을 구성하고, (18b)는 커패시터에 접속된다.(도시되지 않음) 전극 (18a)는 다수의 트랜지스터에 접속된다. 도18은 도3이나 도14에 도시된 단계의 평면도이다. 게이트 전극(11)의 표면에 있는 실리콘 산화막이 제거되고 대신에 실리콘 산화물(19)가 소오스·드레인 전극(18a 및 18b) 표면에 형성된다. 도19는 도1 혹은 도2에 도시된 단계의 평면도이다. 이 단계 후에, 도15와 도16을 참조하며 기술된 프로세스들과 유사하게, 커패시터 전극(도시되지 않음)은 소오스·드레인 전극(18b)에 접속된다. 제1 배선층(20)은 워드 라인을 구성한다. 워드 라인은 종래의 일반적으로 사용되던 DRAM의 메모리 셀과는 달리 게이트 길이 방향으로 연장된다. 따라서, 비트 라인과 워드 라인은 서로 직교한다. 반면에, 비트 라인은 워드 라인보다 낮게 존재하며 소자 분리 절연막에 의해 분리되지 않는다. 본 실시예에서, 비트 라인 구조(18a)는 다른 배선층들 간의 단락-회로를 방지하기 위해 다층 구조를 갖도록 수정된다. 비트 라인(18a)를 메모리 셀 트랜지스터의 소오스·드레인 전극(18a)에 전기적으로 접속하는 것은 필요하지 않으며, 워드 라인과 게이트 전극(11)은 직접 접속되어 있다. 따라서, 수직 방향에서의 높이 차이는 감소될 수 있고 후속 단계들에서 배선층 등의 처리를 용이하게 한다. 그리고 워드 라인을 게이트 전극에 접속하기 위해 소자 분리 영역의 게이트 전극의 일부를 연장할 필요는 없다. 도89에 도시된 종래 기술과는 달리, 각 메모리 셀에서 비트 라인과 소오스·드레인 영역을 접속하기 위한 접촉 홀을 형성할 필요가 없다. 따라서, 집적도는 개선될 수있다. 따라서, 본 발명은 서로 교차하는 워드 라인과 비트 라인이 접속된 MISFET에 특히 효과적이다. 이와 같은 구조는 다음의 모든 실시예에 적용가능하다.
소오스·드레인 전극(18a 및 18b)를 형성하는 방법에 있어서, W, Al, Cu 등이 선택적 CVD 방법에 의해 형성될 수도 있다. 비록 이온 주입에 의해 불순물이 소오스·드레인 영역으로 도입되고, 그 후, 소오스·드레인 영역이 형성되지만, 폴리 크리스탈린 실리콘이나 금속 실리콘에 의해 전극을 형성하는 것이 가능하며, 이온 주입에 의해 소오스·드레인 전극을 불순물로 도핑(doping)하는 것도 가능하다. 그리고, 불순물은 열적 처리에 의해 소오스·드레인 전극으로부터 반도체 기판 표면으로 확산할 수 있다.
또한, 본 발명은 DRAM 뿐만 아니라 게이트 전극에 접속된 배선층이 소오스·드레인 전극에 접속된 배선층을 교차하는 모든 반도체 장치에도 적용가능하다. 비록 도면에서는 제1 배선층(20)이 게이트 방향을 수직으로 교차하지만, 교차 각은 직각에만 한정되지 않으며, 배선층과 게이트 폭 방향이 평행하지 않는 한 비슷한 효과가 제공될 수 있다.
[제4 실시예]
제1 실시예를 참조하여 기술된 반도체 장치 제조 방법의 또 다른 예가 네번째 실시예로서 기술될 것이다. 본 실시예에서 제조 단계들은 단순화될 수 있다.
우선, 도20을 참조하면, 도6에 도시된 단계 후에, 에칭 마스크로서의 포토레지스트(10)이 리소그라피에 의해 형성된다. 도21을 참조하면, 폴리실리콘 막이 에치되고, 게이트 전극(11)이 형성된다. 그 후에, 이온 주입에 의해, n-소오스·드레인 영역(12a 및 12b)가 형성된다. 그 후에, 도22에 도시된 바와 같이, 실리콘 질화막이 1000Å의 두께로 형성되고, 비등방성 에칭이 수행되고, 측벽 절연막(15)가 형성된다. 그 후에, 이온 주입에 의해 n+소오스·드레인 영역(16a 및 16b)가 형성된다. 여기서, n-소오스·드레인 영역(12a 및 12b) 혹은 n+소오스·드레인 영역(16a 및 16b)만이 형성될 수도 있다.
그 후에, 도23을 참조하면, 실리콘 산화막이 CVD 방법에 의해 형성되고, 폴리슁이나 에치백 방법에 의해 평면화되어, 실리콘 산화막(19)가 소오스·드레인 영역(12a, 12b, 16a 및 16b) 상에 형성된다. 다음에 제1 배선층(20)이 형성된다. 도24는 그 후에 이 단계를 도시하는 평면도이다. 도25를 참조하면, 실리콘 산화막(21)이 형성된다. 다음에 접촉 홀(22)가 형성되고, 제2 배선층(23)이 형성된다. 여기서, 실리콘 산화막(21 및 19)가 선택적으로 제거되고, 실리콘 질화막(3)과 측벽 절연막(15)는 남게 둔다. 따라서, 제2 배선층(23)은 실리콘 산화막(2) 아래의 채널 정지층(5)와 소자 분리 절연막인 실리콘 질화막(3)을 결코 접촉시키지 않는다. 따라서, 제2 배선층(23)에 의해 유발되는 소오스·드레인 영역(12a, 12b, 16a 및 16b)와 반도체 기판(1)과의 단락-회로는 방지될 수 있다.
도22에 도시된 단계 후에, 게이트 전극(11)과 n+소오스·드레인 영역(16a 및 16b)는 쉬트 저항을 줄이기 위해 실리사이드(자기 정렬 실리사이드) 방법에 의해 Ti, Co, Ni 등을 사용함으로써 실리사이드로 전환될 수 있다.
본 실시예에서, 게이트 전극(11)과 제1 배선층(20)은 서로 교차하며, 교차 부분에서 이들은 전기적으로 접촉한다. 만일 n-소오스·드레인 영역(12a 및 12b) 혹은 n+소오스·드레인 영역(16a 및 16b)가 비트 라인으로서 사용된다면, 제2 실시예에서 기술된 비슷한 배선층이 형성될 수 있다. 본 예에서는, 소오스·드레인 영역을 채우는 폴리실리콘으로 형성되는 전극은 제공되지 않는다. 따라서, 접촉 홀은 기판에 닿도록 형성되어야 한다. 따라서, 제2 실시예와 비교할 때, 더 깊은 접촉 홀이 필요해진다. 따라서, 처리 단계는 단순화되지만 접촉 홀을 형성하기 위한 에칭 및 연이어 배선층에 의해 접촉 홀을 채우는 것이 어려워진다는 문제를 본 실시예는 겪는다.
또한, 본 실시예는 다른 모든 실시예에 적용가능하며, 본 발명의 소오스·드레인 전극(18a, 18b)를 형성하는 단계들을 대체한다.
[제5 실시예]
제2 실시예를 참조하며 기술되는 도15에 도시된 단계에서, 접촉 홀(22)가 형성될 때 겪는 문제는 만일 접촉 홀(22)와 제1 배선층(22) 사이의 거리가 리소그라피에 대한 정렬 정확도와 비교해 너무 작다면, 그 위에 형성된 제1 배선층(20)과 제2 배선층(23)이 접촉 홀(22)를 통해 단락-회로가 될 수 있다는 것이다. 이와 같은 문제를 피하는 제조 방법이 제5 실시예로서 기술될 것이다.
도13 혹은 도14에 도시된 단계 후에, 제1 배선층(20)으로서 TiSi2가 1000Å의 두께로 형성된다. 다음으로 도26에 도시된 바와 같이, 실리콘 질화막(24)가 그 위에 1000Å의 두께로 형성된다. 다음으로, 리소그라피나 에칭에 의해, 스택된 구조를 갖는 계단들의 규정된 영역이 패턴화된다. 다음으로, 도27을 참조하면, 실리콘 질화막이 500Å의 두께로 형성되고, 측벽 절연막(25)가 비등방성 에치 백에 의해 형성된다. 그 후에 도28에 도시된 바와 같이, 실리콘 산화막(21)이 10000Å의 두께로 형성되고, 접촉 홀(22)가 리소그라피나 에칭에 의해 형성된다. 여기서, 에칭 마스크로서 실리콘 질화막(24)나 측벽 절연막(25)를 사용하면, 단지 실리콘 산화막(21 및 19)만이 선택적으로 에치된다. 접촉 홀이 제1 배선층(20)에서 형성될 때조차, 제2 배선층(23)과 연이어 형성된 제1 배선층(20) 사이의 전기 접속은 발생하지 않는다. 도29는 이 단계의 평면도이고, 도28은 이 도면의 라인 A-A를 따라 취해진 단면도이다.
[제6 실시예]
제1 실시예에 따른 반도체 장치의 또 다른 방법이 기술될 것이다. 도4에 도시된 단계 후에, 도30에 도시된 바와 같이, 실리콘 산화막(26)이 제1 개구(4)를 채우기 위해 형성된다. 다음에 도31을 참조하면, 실리콘 산화막(26)이 폴리슁 혹은 에치 백에 의해 제1 개구(4)에서만 남게 된다. 그 후에, 도32를 참조하면, 리소그라피나 에칭에 의해, 제2 개구(13)이 형성된다. 다음에 도33을 참조하면, 열적 산화나 CVD 방법에 의해, 실리콘 산화막이 50 내지 100Å의 두께로 피착되고 게이트 절연막(7)이 형성된다. 그 후에, 폴리실리콘 막이 CVD, 폴리슁, 또는 에치 백에 의해 형성된다. 게이트 전극(11)이 제2 개구(13)에서 형성된다. 여기서 게이트 전극(11)의 표면은 실리콘 질화막(3)의 표면보다 1000Å 낮게 에치 백된다. 실리콘 질화막(27)이 CVD 방법에 의해 형성된다. 다음에 도34를 참조하면, 실리콘 질화막(27)이 게이트 전극(11)의 표면과 실리콘 질화막(3)의 표면 사이의 계단에서만 남겨진다. 다음에 도35를 참조하면, 마스크로서 실리콘 질화막(3 및 27)을 사용함으로써, 실리콘 산화막(26)이 에치된다. 다음에, 비소 이온의 주입에 의해, n-소오스·드레인 영역(12a 및 12b)가 형성된다. 다음에 도36을 참조하면, CVD 방법이나 열적 산화 방법에 의해, 실리콘 산화막이 1000Å의 두께로 형성되고, 측벽 절연막(15)를 제공하기 위해 에치 백 된다. 그 후에, 비소의 이온 주입에 의해, n+소오스·드레인 영역(16a 및 16b)가 형성된다. 그 후에 도37을 참조하면, 폴리실리콘 막이 CVD 방법이나,폴리슁, 에치 백에 의해 형성되고, 소오스·드레인 전극(18a 및 18b)가 형성된다. 폴리 실리콘 막 외에, TiSi2, WSi2, MoSi2, CoSi2, NiSi2와 같은 금속 실리사이드, 알루미늄, 구리 합금과 같은 금속, 혹은 TiN과 같은 금속 질화막이 사용될 수도 있다. 그 후, 도38을 참조하면, 실리콘 산화막(19)는 소오스·드레인 전극(18a 및 18b) 상에만 남겨진다. 그 후 실리콘 질화막(3 및 27)이 뜨거운 인산(phosphoric acid)이나 드라이 에칭에 의해 제거된다. 그 후에, 제2 실시예에 기술된 유사한 단계들을 통해, 각 전극에 접속될 배선층이 형성된다.
제2 실시예에서, 게이트 전극(11)이 형성될 때, 얇은 게이트 절연막(7)을 사용해 에칭을 수행하는 것이 필요하다. 따라서, 게이트 절연막(7)이 가늘어짐에 따라, 게이트 전극(1)에 대한 에치 선택도를 개선하는 것이 필요하다. 그러나 본 발명의 제조 방법에서는, 이와 같은 필요성은 없어지고, 따라서 게이트 절연막은 더 얇게 만들어질 수 있다.
[제7 실시예]
제1 실시예에 따른 반도체 장치의 또 다른 제조 방법이 도면을 참조하며 기술될 것이다. 우선, 도39에 도시된 바와 같이, 실리콘 산화막(2)가 CVD 방법에 의해 10000Å으로 형성된다. 다음으로 제1 개구(4)가 형성되고, 이온 주입에 의해, 채널 정지층(5)와 불순물 주입층(6)이 형성된다. 그 후, 실리콘 나이트 라이드 막(29)가 CVD 방법에 의해 형성된다. 다음으로, 폴리슁이나 에치 백에 의해 평탄화되고, 실리콘 질화막(29)가 제1 개구(4)에만 남게 한다. 다음으로, 도40에 도시된 바와 같이, 실리콘 질화막(29)가 규정된 영역을 제외하고는 리소그라피나 에칭에 의해 제거된다. 그리고, 리소그라피와 에칭에 의해 제2 개구(13)과 제3 개구(14)가 형성된다. 그 후, 이온 주입에 의해 n-소오스·드레인 영역(12a 및 12b)가 형성된다. 그 후, 도41을 참조하면, 실리콘 산화막이 CVD 방법에 의해 1000Å의 두께로 형성된다. 그리고 비등방성 에칭에 의해, 측벽 절연막(15)가 형성된다. 그 후, 이온 주입에 의해, n+소오스·드레인 영역(16a 및 16b)가 형성된다. 그 후, 도42를 참조하면, 폴리 실리콘 막이 CVD 방법에 의해 형성된다. 다음으로, 폴리실리콘 막이 에칭에 의해 채워져서 소오스·드레인 전극(18a 및 18b)가 형성된다. 소오스·드레인 전극(18a 및 18b)의 상부 표면은 실리콘 산화막(2)의 표면보다 낮다. 다음으로, 도43에 도시된 바와 같이, 실리콘 산화막(19)가 CVD 방법에 의해 형성되고, 폴리슁이나 에치백에 의해 평탄화된다. 다음으로, 도44를 참조하면, 실리콘 질화막(29)는 드라이 에칭이나 인산에 의해 선택적으로 제거된다. 다음으로, 도45를 참조하면, 실리콘 산화막의 게이트 절연막(7)이 열적 산화나 CVD 방법에 의해 형성된다. 폴리실리콘 막은 CVD 방법에 의해 더 형성되고, 폴리슁이나 에치백에 의해 평탄화된다. 그리고 게이트 전극(11)이 형성된다.
이들 단계들을 통해, 불순물 주입된 확산층(30)은, 도46에 도시된 바와 같이, 예를 들면, 적어도 게이트 전극(11)의 형성 전에, 이온 주입에 의해 게이트 전극(11) 바로 아래의 채널 영역에만 자기-정렬 방식으로 형성될 수도 있다. 불순물 주입된 확산층은 트랜지스터의 문턱 값을 결정하고, 펀치 쓰루(punch through) 즉, 소오스 영역의 공핍 층(depletion layer)과 드레인 영역과 공핍 층 사이의 접속에 의해 유발 되는 소오스·드레인 사이의 전류를 방지한다. 이 경우에, 불순물 주입된 확산층은 게이트 전극(11) 아래에만 형성되고, 소오스·드레인 영역(12a, 12b, 16a 및 16b) 아래에는 형성되지 않는다. 따라서, 소오스·드레인 영역(12a, 12b, 16a 및 16b)의 접합 커패시턴스(junction capacitance)는 억제될 수 있고, 또한, 접합 브레이크 다운(breakdown) 전압의 강하도 또한 방지될 수 있다. 불순물의 주입 후, 활성화를 위한 열적 처리가 수행된다. 이 열적 처리는 소오스·드레인 영역(12a, 12b, 16a 및 16b)에 도입된 불순물을 활성화하기 위해 사용될 수 있다. 또한, 채널 영역에의 주입 전에, 소오스·드레인 영역(12a, 12b, 16a 및 16b)에 도입된 불순물을 활성화하기 위한 열적 처리가 수행될 수도 있다. 다음으로, 배선 층들은 제2 실시예를 참조하며 기술된 바와 유사한 방식으로 형성된다.
본 실시예에서, 불순물 주입된 확산층(30)은 상기 언급한 바와 같이 형성될 수도 있다. 따라서, 도46의 단계를 참조하며 기술된 바와 같이 장치의 더 높은 동작 속도와 감소된 전력 소모와 같은 잇점들이 있다. 제2 실시예에 관해, 유사한 효과들이 도32에 도시된 단계 후의 이온 주입과 게이트 전극(11) 아래의 불순물 주입된 확산층(30)을 수행함으로써 얻어질 수 있다. 본 실시예와 제6 실시예와의 차이는 게이트 절연막(7)과 게이트 전극(11)이 소오스·드레인 전극(18a 및 18b)의 형성 후에 형성된다는 것이다. 더 구체적으로는, 게이트 절연막(7)의 형성 후에, 실질적으로 게이트 전극(11)을 형성하기 위한 단계만 있다는 것이다. 따라서, 게이트 절연막(7)의 신뢰도는 도35에 도시된 실리콘 산화막(26)의 에칭 중 혹은 도36에 도시된 측벽 절연막(15)를 형성하기 위한 에칭 중에 유발되는 손상, 및 소오스·드레인 영역(12a, 12b, 16a 및 16b)를 형성하기 위한 이온 주입 단계 중의 손상에 의해 저하되지 않는다는 잇점이 있다.
또한, 금속 막이나 금속 질화막을 게이트 전극으로서 사용하는 것이 가능하다. 소오스와 드레인을 활성화하기 위한 열적 처리가 게이트 전극의 형성 전에 수행되기 때문에, 게이트 전극이 형성된 후에, 높은 온도에서 열적 처리를 수행하는 것이 필요없다. 따라서, 열에 의해 쉽게 산화되는 금속 막이나 금속 질화막이나 게이트 전극으로서 사용되는 때조차도 산화되지 않는다는 부가적 잇점이 있다.
[제8 실시예]
제1 실시예에 따른 반도체 장치의 또 다른 제조 방법이 도면을 참조하며 기술될 것이다. 제6 실시예의 도32에 도시된 단계 후에, 폴리실로콘 막(8)이 도47에 도시된 CVD 방법에 의해 형성된다. 그리고, 폴리슁이나 에치백에 의해 평탄화된다. 그리고 도48을 참조하면, 금속 막(31)은 스퍼터링이나 CVD 방법에 의해 형성된다. 금속 막에 대해서는, Ti, Co, Ni, Ta 등이 사용될 수 있다. 그 후 도49를 참조하면, 금속 막(31)과 폴리실리콘 막(8) 사이의 반응을 유발하기 위해 질소나 아르곤 등과 같은 불활성 기체 분위기에서 혹은 500 내지 700℃의 온도의 진공에서 1분간 램프 어닐링(lamp annealing)이 수행되어, 금속 실리사이드 막(32)가 형성된다. 그 후, 실리콘 산화막(26) 혹은 실리콘 질화막(3) 상의 반응하지 않은 금속 막이 H2SO4, H2O2, HCl 등과 같은 화학 약품에 의해 제거된다. 금속 실리사이드 막(32)는 게이트 전극(11)의 표면 상에 자기-정렬 방식으로 형성될 수도 있다. 만일 금속 막이, 예를 들어, Co이면, CoSi 혹은 Co2Si가 1분간의 400 내지 500℃의 열적 처리에 의해 형성된다. 그리고, 반응하지 않은 Co는 화학 약품에 의해 제거된다. 그 후, 열적 처리는 1분간 800℃에서 수행되고, 더 낮은 저항을 갖는 CoSi2가 형성된다.
그 다음으로, 도50을 참조하면, 예를 들어, CHF3가스(gas)를 사용한 드라이 에칭에 의해 실리콘 산화막(26)이 제거된다. 그 후에, 이온 주입에 의해, n-소오스·드레인 영역(12a 및 12b)가 형성된다. 다음으로, 도51을 참조하면, 실리콘 산화막이 CVD 방법에 의해 형성되고, 비등방성 에칭에 의해 측벽 절연막(15)가 형성된다. 그 후에, 이온 주입에 의해, n+소오스·드레인 영역(16a 및 16b)가 형성된다. 그 후에, 도52를 참조하면, 폴리실리콘 막이 형성되고, 그리고 에치백에 의해, 소오스·드레인 전극(18a 및 18b)가 형성된다. 이 시점에서, 폴리실리콘 막이 BCl3혹은 Cl2에 의해 에치된다. 게이트 전극(11)은 염소에 의해 에칭되지 않는 CoSi2에 의해 보호되므로 모양이 변하지 않는다. 만일 TiSi2혹은 TiN이 폴리 실리콘 막이 아닌 데 사용된다면, 유사하게 염소에 의해 제거될 수 있다. 다음으로 도53에 도시된 바와 같이, 실리콘 산화막(19)는 CVD 방법에 의해 형성된다. 그리고 폴리슁 혹은 에칭에 의해 평탕화된다. 그 후, 제1 배선층(20)이 제2 실시예에 기술된 유사한 방식으로 형성된다. 제1 배선층은 주로 TiSi2, TiN, Al, 혹은 Al 합금으로 구성된 도전막에 의해 형성되며, 염소에 의해 드라이 에치된다. 게이트 전극에 에치는 방지될 수 있다. 제6 실시예에서, 게이트 전극 상에 형성된 실리콘 질화막(27)을 제거하기 위해, 소자 분리 절연 소자로서의 실리콘 산화막(2)을 실리콘 질화막(27)만큼 더 두껍게 만드는 것이 필요하다. 따라서, 도32에 도시된 단계에서 게이트 전극을 형성하기 위한 제2 개구(13)의 에칭시의 종횡 비(aspect ratio)와 도35에 도시된 단계에서 실리콘 산화막(26)의 에칭 시의 종횡 비는 작게 만들어 질 수 있다.
[제9 실시예]
소오스·드레인 전극으로서 역할하는 폴리실리콘 막을 연장하고, 이 연장된 폴리실리콘 막을 소오스·드레인 전극에 접속된 배선층으로서 사용되는 것이 가능하다. 이 경우에, 배선층은 반도체 기판 상에 직접 형성된다. 그리고, 반도체 기판 표면 상에는 형성된 p/n 접합이 있다. 따라서, 접합 커패시턴스 때문에 배선층의 기생 커패시턴스(parasitic capacitance)가 증가한다는 문제가 발생한다. 이 문제를 해결할 수 있는 반도체 장치의 제조 방법이 도면을 참조하며 기술될 것이다.
우선, 도54를 참조하면, 실리콘 산화막(2)가 반도체 기판(1) 상에 10000Å의 두께로 형성된다. 다음으로, 도55에 도시된 바와같이, 제1 개구(4)가 형성되고, 그리고, 이온 주입에 의해, 채널 정지층(5)와 불순물 주입된 층(6)이 형성된다. 다음으로, 도56을 참조하면, 50Å의 두께를 갖는 실리콘 산화막의 게이트 절연막(7)이 열적 산화나 CVD 방법에 의해 형성된다. 다음으로, 폴리실리콘 막이 CVD 방법에 의해 형성되고, 리소그라피나 에칭에 의해, 게이트 전극(11)이 형성된다. 그 후에, 이온 주입에 의해 n-소오스·드레인 영역(12a 및 12b)가 형성된다. 그 후에, 도57에 도시된 바와 같이, 실리콘 산화막이 1000Å의 두께로 형성되고, 측벽 절연막(15)를 형성하기 위해 비등방성 에칭이 수행된다. 그 후에, 이온 주입에 의해, n+소오스·드레인 영역(16a 및 16b)가 형성된다. 그 후에, 리소그라피나 에칭에 의해, 6000Å의 깊이를 갖는 트렌치(33)이 소자 분리 절연막으로 역할하는 실리콘 산화막(2)의 일부에 형성된다. 도58은 이 단계를 보여주는 평면도이다. 다음으로, 도59를 참조하면, 500Å의 두께를 갖는 TiN막의 스택과 6000Å의 두께를 갖는 W 막으로 구성되는 도전막(34)가 CVD 방법에 의해 형성된다. 그 후에, 막은 에치백이나 폴리슁에 의해 평탄화되고, 트렌치(33)가 게이트 전극(11)을 제외한 제1 개구(4)가 채워진다. 다음으로, 도60을 참조하면, 도전막(34)는 3000Å만큼 선택적으로 더 에치되어 막 두께를 줄인다. 만일, 예를 들어, H2O2가 이 시점에서 사용된다면, 도전막(34)만 에치하는 것이 가능하다. 도61은 이 단계를 도시하는 평면도이다. 트렌치에 형성된 도전막은 소오스·드레인 전극으로 인도되는 배선층(35)를 구성한다. 트렌치 아래 4000Å의 두께를 갖는 실리콘 산화막(2)가 있기 때문에, 트렌치에 형성된 배선층(35)의 접합 커패시턴스에 의해 유발되는 기생 커패시턴스의 증가는 억제될 수 있다. 다음으로, 도62를 참조하면, 실리콘 산화막(19)는 CVD 방법에 의해 3000Å으로 형성되고 에칭이나 폴리슁에 의해 평탄화된다. 다음으로, 도63 혹은 도64에 도시된 바와 같이 알루미늄 합금의 제1 배선층이 형성된다.
본 발명에서, 트렌치에 형성된 도전막은 소오스·드레인 전극(18a 및 18b)에 접속된 배선층(35)를 제공한다. 그리고, 배선층(35)와 기판에서의 p/n 접합 사이에 실리콘 산화막(2)가 있기 때문에, 반도체 기판과 함께 형성된 기생 커패시턴스는 실리콘 산화막(2)가 제공되지 않을 때에 비교해 줄일 수 있다.
또한, 소오스·드레인 전극(18a 및 18b)에 접속된 두 배선층들(35)는 전극 근처의 같은 평면에서 게이트 전극(11)에 접속된 제1 배선층(20)을 교차하지 않는다. 그러나, 이들은 전기적으로 서로 절연되고, 높이 차이는 없다.
[제10 실시예]
상기 실시예에 기술된 반도체 장치의 제조 방법에서, 실리콘 산화막과 실리콘 질화막은 소자 분리 절연막으로서 미리 형성된다. 그리고, 그 후, 트랜지스터를 형성하기 위한 개구가 형성된다. 이제, 개구를 형성하기 위한 실리콘 산화막이나 실리콘 질화막의 드라이 에칭 단계(이 단계에서는 트랜지스터가 형성될 반도체 기판의 표면에 탄소나 불소가 도입될 가능성이 있다)에서의 오버에칭으로 인해 트랜지스터의 신뢰도가 떨어질 가능성이 있다. 이 문제에 관해, 이 문제를 해결해 줄 수 있는 또 다른 제조 방법이 도면을 참조하며 10번째 실시예로서 기술될 것이다. 여기서는, 소자 분리 절연막으로서의 실리콘 산화막과 실리콘 질화막의 형성 순서와 영역을 형성하는 트랜지스터 형성 순서가 뒤바뀐다.
우선, 도65를 참조하면, 실리콘 산화막이 열적 산화나 CVD 방법에 의해 1000Å의 두께로 게이트 절연막(7)로서 반도체 기판 상에 형성된다. 다음으로, 폴리 실리콘 막(8)이 CVD 방법에 의해 4000Å의 두께로 형성된다. 그 후에 도66을 참조하면, 실리콘 질화막(36)과 폴리실리콘 막(8)이 트랜지스터 형성 영역만 제외하고 리소그라피나 에칭에 의해 제거된다. 채널 정지층(5)가 이온 주입에 의해 형성된다. 다음으로 도67을 참조하면, 실리콘 산화막(2)가 CVD 방법에 의해 형성된다. 폴리슁이나 에치백에 의해 평탄화되어 실리콘 질화막(36) 상의 실리콘 산화막(2)가 제거된다. 다음으로 도68을 참조하면, 트랜지스터 형성 영역에 남아 있는 실리콘 질화막(36)과 폴리실리콘 막(8)이 리소그라피나 에칭에 의해 제거되고, 게이트 전극(11)이 형성된다. 다음으로 이온 주입에 의해, n-소오스·드레인 영역(12a 및 12b)가 형성된다. 그 후에, 도69에 도시된 바와 같이, 측벽 절연막(15)와 n+소오스·드레인 영역(16a 및 16b)가 도10를 참조하며 기술된 비슷한 방식으로 형성된다. 다음으로, 도70에 도시된 바와 같이, 소오스·드레인 전극(18a 및 18b)가 도12를 참조하며 기술된 비슷한 방식으로 형성된다. 다음으로 도71을 참조하면, 게이트 전극(11) 상의 실리콘 질화막이 제거된다. 실리콘 산화막(19)가 CVD 방법에 의해 형성된다. 그 후에, 실리콘 산화막(19)가 그 높이가 게이트 전극(11)의 표면과 같은 높이가 되도록 에치된다. 그 후에, 배선층이 제2 실시예를 참조하며 기술된 유사한 방식으로 형성된다.
[제11 실시예]
상기 실시예에서, 제1 배선층(20)이 게이트 전극(20) 상에서 에치된다. 만일 게이트 전극(11)의 재료가 실리콘이나 티타늄 실리사이드이면, 불소 Cl2, BCl2, SiCl4를 함유하는 가스가 그 위에서 알루미늄 합금을 형성하기 위해 드라이 에칭 가스로서 사용된다. 이 경우, 실리콘이나 티타늄 실리사이드가 또한 불소에 의해 에치되고, 따라서 오버에칭의 가능성이 있다. 즉, 게이트 전극(11)이 에치될 가능성이 있다. 이는 배선층 물질이 에치되고 게이트 전극(11)이 노출될 때 게이트 전극(11) 영역의 면적이 배선층 면적보다 몇 배 더 작아짐에 따라, 게이트 전극의 에치율이 로딩 효과(loading effect)때문에 배선층 에치율보다 더 높기 때문이다.
이 문제를 해결할 수 있는 반도체 장치 제조 방법이 도면을 참조하며 제11실시예로서 기술될 것이다.
게이트 전극(11)의 표면이 노출되고, 소오스·드레인 전극(18)이 도38에 도시된 바와 같이 절연막에 의해 덮혀 있는 트랜지스터 상에서, 실리콘 산화막(37)이 도72에 도시된 바와 같이 CVD 방법에 의해 2000Å의 두께로 형성된다. 실리콘 산화막(19)의 형성 전 단계에서, 실리콘 산화막(37)이 형성될 수도 있고 폴리슁에 의해 평탄화 될 수도 있다. 예를 들면, LSI가 소형화 됨에 따라, 소오스·드레인 영역의 폭은 더 좁아진다. 폭이 0.5㎛ 혹은 더 작아진다면, 이 영역 폭의 반의 두께를 갖는 실리콘 산화막(37)에 의해 채워질 수 있다. 따라서, 평탄화는 막 형성에 의해 쉽게 가능해진다. 이는 예를 들어 폴리슁에 위한 평탄화 단계가 필요 없어진다는 것을 의미한다. 이는 또한 가파른 높이를 갖는 소자 분리 절연막이 형성되는 본 발명의 장점이다.
다음으로, 도73에 도시된 바와 같이, 트렌치(33)이 리소그라피나 에칭에 의해 실리콘 산화막(37)에서 형성된다. 트렌치(33)의 깊이는 실리콘 산화막(37)의 막 두께와 같도록 만들어진다. 도74는 이 단계의 평면도이다. 다음으로 도75를 참조하면, 알루미늄 합금과 같은 금속 막이 CVD 방법이나 스퍼터링에 의해 형성된다. 알루미늄 합금이 아닌 TiSi2와 같은 금속 실리 사이드 막이 형성될 수도 있다. 다음으로 트렌치(33)은 폴리슁이나 에치백에 의해 금속 막으로 채워지고, 제1 배선층(20)이 형성된다.
이 방법에 의해, 제1 배선층(20)이 게이트 전극(11)을 에치하지 않고 형성될 수 있다. 또한, 트렌치(33)이 에치될 때, 에칭 면적에서의 감소 때문에 에치 율은 갑지기 증가하지는 않는다. 또한 도13을 참조하면, 실리콘 산화막과 실리콘 질화막이 표면 최상부에 존재할 때, 이들 물질의 에치율이 거의 같은 조건하에서 에칭이 수행된다면 로딩 효과는 방지될 수 있다. 예를 들면, 에칭 가스로서 CHF3, CF4및 H2를 포함하는 혼합 가스를 사용하거나, 가스의 혼합 비율을 바꿈으로써, 실리콘 산화막과 실리콘 질화막의 에치 율은 에치 율들이 같아지도록 조절될 수 있다.
도73과 도74를 참조하면, 측벽 절연막(15)와 실리콘 질화막으로서 실리콘 산화막(19)의 형성, 드라이 에칭 조건 최적화 및 실리콘 산화막(37)의 선택적 에칭에 의해, 오버에칭에 의 한 측벽 절연막(15) 및 실리콘 질화막의 에칭이 보다 효율적으로 방지될 수 있다. 따라서, 제1 배선층(20)과 소오스·드레인 전극(18a 및 18b) 사이의 바람직하지 않은 단락-회로 결함은 방지될 수 있다.
[제12 실시예]
게이트 전극의 상부 표면이 소오스·드레인 전극의 상부 표면보다 높게 위치한 반도체 장치의 구조가 상기 실시예에 기술되었다. 그러나 본 발명의 반도체 장치는 이에 국한되지 않고 소오스·드레인 전극(18a 및 18b)가 도76에 도시된 바와 같이, 게이트 전극(11)의 상부 표면보다 더 높을 수도 있다. 이러한 구조에서는 또한, 제1 실시예에서 기술된 유사한 효과가 얻어질 수 있다.
[제13 실시예]
제12 실시예를 참조하며 기술된 반도체 장치 제조 방법의 한 예가 제13 실시예로서 기술될 것이다. 제6 실시예를 참조하며 기술된 도31에 도시된 단계 후에, 배선층과 게이트 전극 패턴을 갖는 포토레지스트 마스크(10)이 도77에 도시된 바와 같이 형성된다. 다음으로 도78을 참조하면, 비등방성 에칭이 마스크로서 포토레지스트 마스크(10)을 사용함으로써 수행되고, 트렌치(33)과 제2 개구(13)이 형성된다. 도79는 도78의 라인 A-A를 따라 취해진 단면도이고, 도80은 라인 B-B를 따라 취해진 단면이다.
도78 내지 도80을 참조하면, 실리콘 산화막(2)의 두께는 4000Å이고, 실리콘 질화막(3)의 두께는 1500Å이고, 실리콘 산화막(26)의 두께는 5500Å이다. 실리콘 질화막과 실리콘 산화막의 에칭 속도가 1:3의 비율인 조건하에서 에칭이 수행된다. 실리콘 산화막이 6000Å만큼 에치될 즈음, 포토레지스트 마스크(10)에 의해 덮혀지지 않은 제1 개구에서 채워진 5000Å의 두께를 갖는 실리콘 산화막(26)의 영역이 완전히 제거된다. 그리고 제2 개구(13)이 실리콘 산화막(2)와 실리콘 산화막(3)으로 구성된 스택된 막에서, 포토레지스트 마스크(10)에 의해 덮혀지지 않은 영역 위쪽에서 실리콘 질화막(3)은 1500Å만큼 에치되고, 실리콘 산화막(2)는 1500Å만큼 에치된다.
에칭 가스에 관해 언급하면, CF4와 H2나 CHF3의 혼합 기체가 사용된다. 혼합 비율을 조절함으로써, 실리콘 산화막과 실리콘 질화막의 에치 선택도가 조절될 수 있다.
다음으로 도81을 참조하면, 게이트 전극(11)과 실리콘 질화막(27)이 도33과 도34에 도시된 바와 똑같은 방식으로 형성된다. 도82는 이 단계에 대응하는 도78의 라인 B-B를 따라 취해진 단면도이다. 도82에 도시된 바와 같이, 트렌치에 채워지는 도전막(34)는 게이트 전극(11)과 동시에 형성된다. 다음으로 도76을 참조하면, 소오스·드레인 전극(18a 및 18b)는 도35 내지 도37에 도시된 방식과 같은 방식으로 형성된다. 그러나, 이 경우에, 도37에 도시된 단계와는 달리, 소오스·드레인 전극(18a 및 18b)의 표면은 실리콘 질화막(3)의 표면과 거의 같은 높이에 위치한다. 더욱 구체적으로, 폴리실리콘 막이 형성된 후에, 에치백이나 폴리슁에 의해 평탄화되고, 실리콘 질화막(3) 상의 폴리실리콘 막이 제거되고, 후속된 에칭에 의해 폴리실리콘 막의 막 두께를 줄이기 위한 프로세스는 수행되지 않는다. 그 후에, 제1 배선층(20)이 도83에 도시된 바와 같이 형성된다.
이 경우에, 제1 배선층(20)은 게이트 전극(11)이 아니라 소오스·드레인 전극(18a 및 18b)에 접속된다. 게이트 전극(11)에 접속된 배선층과 같은 도전막은 예를 들면 워드 라인을 구성하고, 제1 배선층(20)은 비트 라인을 구성한다. 게이트 전극(11)이 제1 배선층(20)과 접촉해 있는 상기 예와는 달리, 소오스나 드레인 전극에 접속된 배선층은 다른 전극과는 접촉하지 않는 패턴 배열을 가져야만 한다. 이런 방식으로, 감소된 높이 차이를 갖는 반도체 장치가 형성될 수 있다.
비록 제6 실시예의 제조 방법에 부분적으로 적용되는 형성 방법이 기술되었지만, 그 구조는 제2, 제7 및 제10 실시예에 기술된 제조 방법 중 임의의 하나를 사용해 쉽게 형성될 수 있다.
[제14 실시예]
게이트 전극과 소오스·드레인 전극의 상부 표면은 서로 다른 곳에 위치할 수 있다. 더욱 구체적으로, 소오스·드레인 전극(18a 및 18b) 중 하나의 상부 표면은 나머지 하나의 상부 표면보다 높을 수 있다. 그리고, 게이트 전극(11)의 상부 표면은 도84에 도시된 바와 같이, 소오스·드레인 전극(18a 및 18b)의 상부 표면 사이에 위치할 수도 있다.
이 구조에서는 또한, 제1 실시예에서 기술된 유사한 효과가 얻어질 수 있다.
[제15 실시예]
제14 실시예에 도시된 반도체 장치 제조 방법의 한 예가 도면을 참조하며 기술될 것이다. 도76에 도시된 단계 후에, 포토레지스트 마스크(38)이 도85에 도시된 바와 같이 형성될 것이다. 포토레지스트 마스크(38)은 소오스·드레인 전극(18a 및 18b) 중 하나에 개구(40)을 제공한다. 그 후에, 도86을 참조하면, 비등방성 에칭이 마스크로서 포토레지스트 마스크(38)을 사용하여 수행되어 소오스·드레인 전극(18b)의 막 두께를 2000Å 만큼 줄인다. 도86은 이 단계에서 도85의 라인 A-A를 따라 취해진 단면도이다. 다음으로, 도87을 참조하면, 실리콘 산화막이 3000Å의 두께로 형성되고, 에치백이나 폴리슁에 의해, 막 두께가 감소된 소오스·드레인 전극(18b) 상에만 실리콘 산화막(39)가 남겨진다. 그 후에, 제1 배선층(20)이 형성된다. 도88은 이 단계의 평면도이다.
제12와 제13 실시예에서, 소오스·드레인 전극들 중의 하나와 접촉하고 있는 배선층은 다른 전극과 접촉하지 않는 패턴 배열을 가져야만 한다. 그러나, 이 구조에서, 실리콘 산화막(39)는 도88에 도시된 바와 같이, 다른 전극 상에 형성된다. 따라서, 수평 방향 집적도는 개선될 수 있다.
비록, 도76에 도시된 단계 후의 단계가 기술되었지만, 반도체 장치는 제2, 제6, 제7 및 제10실시예를 참조하며 기술된 제조 방법들 중 임의의 하나를 부분적으로 채택함으로써 이 단계까지 쉽게 형성될 수 있다.
비록 본 발명이 상세히 기술 및 도시되었지만, 이는 도시 및 예를 위한 것이지, 제한으로 여겨져서는 안된다. 본 발명의 정신 및 범위는 첨부된 청구항에 의해서만 제한 받아야 할 것이다.

Claims (20)

  1. (정정) 반도체 장치에 있어서, 반도체 기판 ; 상기 반도체 기판 상에 형성된 제1 내지 제3 전극 ; 상기 제1 내지 제3 전극들 중 적어도 2개의 전극에 접속된 제1 및 제2 배선층 ; 및 상기 제1 내지 제3 전극을 상호 절연시켜 매립하도록 형성된 절연막을 포함하고 ; 상기 제1 및 제2 배선층 중에서, 한 배선층은 상기 제1 내지 제3 전극들 근방에서 다른 하나의 배선층과 교차하고, 상기 제1 전극의 상부 표면의 위치가 상기 제2 및 제3 전극의 상부 표면의 위치보다 높고, 상기 제2 및 제3 전극의 상부 표면의 위치가 대략적으로 동일한 평면 상에 있으며, 상기 절연막은 소자 분리 절연막을 이루어 상기 제1 전극의 표면이 그 소자 분리 절연막의 표면과 실질적으로 동일 레벨에 있고, 상기 제1 배선층은 상기 소자 분리 절연막 상에 위치하여, 접촉 홀을 통하지 않고 상기 제1 전극가 접속되며, 상기 제2 배선층은 상기 제2 또는 제3 전극에 접속되어 있는 반도체 장치.
  2. (정정) 제1항에 있어서, 상기 제1 전극과 상기 반도체 기판 사이에 형성된 게이트 절연막 ; 및 상기 제2 및 제3 전극의 하방 근방의 상기 반도체 기판에 형성된 규정된 도전형의 불순물 확산층을 더 포함하는 반도체 장치.
  3. (정정) 반도체 장치에 있어서, 반도체 기판 ; 상기 반도체 기판 상에 형성된 제1 내지 제3 전극 ; 상기 제1 내지 제3 전극 중 적어도 2개의 전극에 접속된 제1 및 제2배선층 ; 상기 제1 내지 제3 전극을 상호 절연시켜 매립하도록 형성된 절연막 ; 상기 제1 전극과 상기 반도체 기판과의 사이에 형성된 게이트 절연막 ; 상기 제2 및 제3 전극의 하방 근방의 상기 반도체 기판에 각각 형성된 규정된 도전형의 불순물 확산층을 포함하고, 상기 제1 및 제2 배선층 중 하나의 배선층이 상기 제1 내지 제3 전극 근방에서 다른 하나의 배선층과 교차하고, 상기 제1 전극의 상부 표면의 위치가 상기 제2 및 제3 전극의 상부 표면의 위치보다 높고, 상기 제2 및 제3 전극의 상부 표면의 위치가 대략적으로 동일한 평면 상에 있으며, 상기 절연막의 표면이 상기 제1 전극의 상부 표면의 위치와 대략적으로 동일한 평면 상에 있고, 상기 제1 배선층은 상기 제1 전극에 접속되고, 상기 제2 배선층은 상기 제2 또는 제3 전극에 접속되어 있는 반도체 장치.
  4. (정정) 제3항에 있어서, 상기 제1 배선층은 워드 라인을 포함하고, 상기 제2 배선층은 비트 라인을 포함하는 반도체 장치.
  5. (정정) 반도체 장치에 있어서, 반도체 기판 ; 상기 반도체 기판 상에 형성된 제1 내지 제3 전극 ; 상기 제1 내지 제3 전극 중 적어도 2개의 전극에 접속된 제1 및 제2배선층 ; 상기 제1 내지 제3 전극을 상호 절연시켜 매립하도록 형성된 절연막을 포함하고, 상기 제1 및 제2 배선층 중 하나의 배선층이 상기 제1 내지 제3 전극 근방에서 다른 하나의 배선층과 교차하고, 상기 제1 전극의 상부 표면의 위치가 상기 제2 전극의 상부 표면의 위치보다 높고, 상기 제3 전극의 상부 표면의 위치보다 낮으며, 상기 절연막의 표면이 상기 제3 전극의 상부 표면의 위치와 대략적으로 동일한 평면 상에 있고, 상기 제1 배선층은 상기 제3 전극에 접속되고, 상기 제2 배선층은 상기 제1 또는 제2 전극에 접속되어 있는 반도체 장치.
  6. (정정) 제5항에 있어서, 상기 제1 배선층은 비트 라인을 포함하고, 상기 제2 배선층은 워드 라인을 포함하는 반도체 장치.
  7. (정정) 반도체 장치에 있어서, 반도체 기판 ; 상기 반도체 기판 상에 형성된 제1 전극 ; 상기 반도체 기판 상에 형성된 규정된 도전형의 불순물 확산층으로 구성되는 제2 및 제3 전극 ; 상기 제1 내지 제3 전극 중 적어도 2개의 전극에 접속된 제1 및 제2배선층 ; 상기 제1 내지 제3 전극을 상호 절연시켜 매립하도록 형성된 절연막 ; 상기 제1 전극과 상기 반도체 기판과의 사이에 형성된 게이트 절연막을 포함하고, 상기 제1 및 제2 배선층 중 하나의 배선층이 상기 제1 내지 제3 전극 근방에서 다른 하나의 배선층과 교차하고, 상기 제1 전극의 상부 표면의 위치가 상기 제2 및 제3 전극의 상부 표면의 위치보다 높고, 상기 절연막의 표면이 상기 제1 전극의 상부 표면의 위치와 대략적으로 동일한 평면 상에 있고, 상기 제1 배선층은 상기 제1 전극에 접속되고, 상기 제2 배선층은 상기 제2 또는 제3 전극에 접속되어 있는 반도체 장치.
  8. (정정) 반도체 장치 제조 방법에 있어서, 반도체 기판 상에 제1 절연막을 형성하는 단계 ; 상기 반도체 기판의 표면을 노출하기 위해 상기 제1 절연막 내에 제1 개구를 형성하는 단계 ; 상기 제1 개구 내에 측벽 절연막에 의해 서로 절연된 제1 내지 제3 전극을 형성하는 단계 ; 상기 제1 내지 제3 전극 중 임의의 하나의 상부 표면을 나머지 전극들의 상부 표면과는 다르게 위치시키는 단계 ; 및 상기 제1 내지 제3 전극 중 임의의 하나의 상부 표면에 접속된 배선층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  9. (정정) 제8항에 있어서, 상기 제1 전극 아래에 제2 절연막을 형성하는 단계 ; 및
    상기 제2 및 제3 전극 아래의 상기 반도체 기판 내에 규정된 도전형의 불순물 확산층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  10. (정정) 제9항에 있어서, 상기 제1 전극의 상부 표면을 상기 제2 및 제3 전극의 상부 표면보다 높게 위치시키고, 상기 제2 및 제3 전극의 상부 표면을 거의 같게 만드는 단계를 포함하는 반도체 장치 제조 방법.
  11. (정정) 제10항에 있어서, 상기 제1 개구의 형성 후에, 상기 반도체 기판 상에 상기 제2 절연막을 형성하는 단계 ; 상기 제1 개구 내에서만 상기 제2 절연막 상에 제1 도전막을 형성하는 단계 ; 상기 반도체 기판의 표면을 노출하도록 상기 제1 도전막을 에칭하여, 제1 전극과 제2 및 제3 개구를 형성하는 단계 ; 및 상기 제2 및 제3 개구 내에서만 제2 도전막을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  12. (정정) 제10항에 있어서, 상기 제1 개구의 형성 후에, 상기 제1 개구 내에서만 제3 절연막을 형성하는 단계 ; 상기 제3 절연막의 규정된 영역에서 상기 반도체 기판의 표면을 노출하기 위해 제2 개구를 형성하는 단계 ; 상기 반도체 기판의 표면 상에 상기 제2 절연막을 형성하는 단계 ; 상기 제2 개구 내에서만 상기 제1 도전막을 형성하여, 제1 전극을 형성하는 단계 ; 상기 제1 전극의 형성 후에, 상기 제1 개구에 남아 있는 상기 제3 절연막을 제거하여, 제2 및 제3 개구를 형성하는 단계 ; 상기 제1 전극의 측면에 측벽 절연막을 형성하는 단계 ; 및 상기 제2 및 제3 개구 내에서만 제2 도전막을 형성하여, 상기 제2 및 제3 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  13. (정정) 제10항에 있어서, 상기 제1 개구의 형성 후에, 상기 제1 개구 내에서만 제3 절연막을 형성하는 단계 ; 상기 제3 절연막의 규정된 영역에서 상기 반도체 기판의 표면을 노출하기 위해 제2 및 제3 개구를 형성하는 단계 ; 상기 제2 및 제3 개구 내에서만 상기 제1 도전막을 형성하여, 상기 제2 및 제3 전극을 형성하는 단계 ; 상기 제2 및 제3 전극의 형성 후에, 상기 제1 개구 내에 남겨진 상기 제3 절연막을 제거하여, 제4 개구를 형성하는 단계 ; 상기 제2 및 제3 전극의 측면 상에 측벽 절연막을 형성하는 단계 ; 및 상기 제4 개구 내에서만 제2 도전막을 형성하여, 상기 제1 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  14. (정정) 제9항에 있어서, 상기 제1 전극의 상부 표면을 상기 제2 및 제3 전극의 상부 표면보다 낮게 위치시키고, 상기 제2 및 제3 전극의 상부 표면을 거의 같은 높이로 만드는 단계를 포함하는 반도체 장치 제조 방법.
  15. (정정) 제9항에 있어서, 상기 제1 전극의 상부 표면을 상기 제2 및 제3 전극의 상부 표면들 사이에 위치시키는 단계를 포함하는 반도체 장치 제조 방법.
  16. (정정) 반도체 장치 제조 방법에 있어서, 반도체 기판 상에 제1 도전막을 형성하는 단계 ; 스택된 구조를 형성하기 위해, 규정된 영역을 제외하고 상기 제1 도전막을 제거하는 단계 ; 상기 스택된 구조의 주변 공간을 채우는 상기 반도체 기판 상의 제1 절연막을 형성하는 단계 ; 상기 스택된 구조의 규정된 영역을 제거하여, 제1 및 제2 개구와 제1 전극을 형성하는 단계 ; 상기 제1 및 제2 개구 내에 측벽 절연막을 갖는 제2 및 제3 전극을 형성하는 단계 ; 상기 제1 내지 제3 전극 중 임의의 하나의 상부 표면을, 나머지 전극들의 상부 표면과는 다른 곳에 위치시키는 단계 ; 및 상기 제1 내지 제3 전극 중 임의의 하나의 상부 표면에 접속된 배선층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  17. (정정) 제16항에 있어서, 상기 제1 전극 아래에 제2 절연막을 형성하는 단계 ; 및 상기 제2 및 제3 전극 아래의 상기 반도체 기판 내에 규정된 도전형의 불순물 확산층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  18. (신설) 제1항에 있어서, 상기 제1 배선층은 워드 라인을 포함하고, 상기 제2 배선층은 비트 라인을 포함하는 반도체 장치.
  19. (신설) 제5항에 있어서, 상기 제1 전극과 상기 반도체 기판 사이에 형성된 게이트 절연막 ; 및 상기 제2 및 제3 전극의 하방 근방의 상기 반도체 기판에 형성된 규정된 도전형의 불순물 확산층을 더 포함하는 반도체 장치.
  20. (신설) 제5항에 있어서, 상기 제1 배선층은 워드 라인을 포함하고, 상기 제2 배선층은 비트 라인을 포함하는 반도체 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153686A (ja) * 1997-06-30 2008-07-03 Toshiba Corp 半導体装置の製造方法
DE69806315T2 (de) * 1997-09-17 2002-11-14 Matsushita Electric Ind Co Ltd Aufzeichnungsgerät für optische Platten und rechnerlesbares Aufzeichnungsmedium
US6287953B1 (en) * 1998-07-21 2001-09-11 Advanced Micro Devices, Inc. Minimizing transistor size in integrated circuits
US6271132B1 (en) * 1999-05-03 2001-08-07 Advanced Micro Devices, Inc. Self-aligned source and drain extensions fabricated in a damascene contact and gate process
GB9928285D0 (en) * 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
DE10142690A1 (de) * 2001-08-31 2003-03-27 Infineon Technologies Ag Kontaktierung des Emitterkontakts einer Halbleitervorrichtung
TW506105B (en) * 2001-10-26 2002-10-11 Nanya Technology Corp Method for forming interconnect
KR100887474B1 (ko) 2006-06-13 2009-03-10 인터내셔널 비지네스 머신즈 코포레이션 감소된 콘택트 높이를 갖는 바이폴라 및 ｃｍｏｓ 집적
JP2009158821A (ja) * 2007-12-27 2009-07-16 Sharp Corp 半導体装置及びその製造方法
FR2949902B1 (fr) * 2009-09-10 2011-10-07 Commissariat Energie Atomique Procede de realisation d'un dispositif a effet de champ ayant des connexions electriques autoalignees par rapport a l'electrode de grille.
JP5422530B2 (ja) * 2010-09-22 2014-02-19 株式会社東芝 半導体記憶装置及びその製造方法
JP5897479B2 (ja) * 2013-02-19 2016-03-30 株式会社東芝 半導体装置及びその製造方法
US10600687B2 (en) * 2017-04-19 2020-03-24 Tokyo Electron Limited Process integration techniques using a carbon layer to form self-aligned structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03225953A (ja) * 1990-01-31 1991-10-04 Toshiba Micro Electron Kk 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214532A (ja) * 1987-08-18 1990-01-18 Yokogawa Electric Corp 半導体装置の製造方法
JPH01106469A (ja) * 1987-10-19 1989-04-24 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US5291058A (en) 1989-04-19 1994-03-01 Kabushiki Kaisha Toshiba Semiconductor device silicon via fill formed in multiple dielectric layers
JPH04162774A (ja) * 1990-10-26 1992-06-08 Mitsubishi Electric Corp 半導体装置
JPH0732201B2 (ja) * 1992-02-24 1995-04-10 セイコーエプソン株式会社 半導体装置
JPH05235304A (ja) * 1992-02-25 1993-09-10 Sony Corp Ｔｆｔ負荷型ｓｒａｍ
EP1154488B1 (en) * 1992-09-04 2003-05-07 Mitsubishi Denki Kabushiki Kaisha A semiconductor memory device
JP3346810B2 (ja) * 1992-12-24 2002-11-18 シャープ株式会社 半導体装置及びその製造方法
JP3069473B2 (ja) * 1993-08-24 2000-07-24 日新製鋼株式会社 フッ素樹脂フィルムラミネ−ト鋼板
JPH0955499A (ja) * 1995-08-11 1997-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03225953A (ja) * 1990-01-31 1991-10-04 Toshiba Micro Electron Kk 半導体記憶装置

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DE19629774A1 (de) 1997-06-05
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