KR20000000869A - 반도체장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조 방법에 관한 것으로서, 제 1 도전형 반도체기판의 소정 부분에 필드산화막을 형성하고 상기 반도체기판에 필드산화막을 지나고 게이트산화막을 개재시킨 게이트를 형성하는 공정과, 상기 반도체기판에 상기 게이트를 마스크로 사용하여 제 2 도전형 불순물을 저농도로 도핑하여 저농도 불순물영역을 형성하는 공정과, 상기 게이트의 측면에 절연 측벽을 형성하고 상기 반도체기판에 상기 절연 측벽 및 게이트를 마스크로 사용하여 제 2 도전형 불순물을 고농도로 도핑하여 고농도 불순물영역을 형성하는 공정과, 상기 불순물영역 및 게이트 상에 살리사이드층을 형성하는 공정과, 상기 살리사이드층 상에 식각저지막을 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮는 층간절연막을 형성하고 상기 층간절연막 및 식각저지막을 선택적으로 패터닝하여 상기 불순물영역 및 게이트 상의 살리사이드층을 노출시키는 제 1 및 제 2 접촉홀을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 반도체장치의 제조 방법은 단차가 있는 접촉홀의 형성시에 식각저지막을 형성하여 하지막의 데미지를 방지하여 접촉저항의 증가를 방지할 수 있는 이점이 있다.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로서, 특히, 깊이가 서로 다른 접촉홀의 형성시에 깊이가 낮은 접촉홀에서의 하지층의 식각 데미지(damage)를 최소화하여 공정의 신뢰성과 접촉 저항을 개선할 수 있는 반도체장치의 제조 방법에 관한 것이다.
일반적으로 살리사이드를 갖는 Logic 반도체 IC에서 트랜지스터의 게이트 전극과 소오스/드레인 전극의 상부에 실리사이드가 형성되는 데, 이는 게이트의 선저항 및 접촉저항과 소오스/드레인 영역의 접촉저항을 낮추어 회로의 동작속도를 향상시키기 위해 도입된 기술이다.
일반적으로 고집적 반도체장치에서는 3층 이상의 다층 배선을 사용하기 때문에 배선의 하부층의 평탄화가 이루어져야 가능하게 된다. 따라서, 트랜지스터 형성 공정 이후에 트랜지스터와 직접 전기적으로 연결되는 첫 번째 배선 전에 실시하는 층간절연막(Inter Layer Dielectric : ILD)의 평탄화가 이루어져야 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 도전형을 갖는 반도체기판(11)의 소정 부분에 LOCOS(Local of Oxidation Silicon) 방법과 같은 통상적인 소자 격리 방법으로 필드산화막(12)을 형성하여 상기 반도체기판(11)의 활성영역을 한정하고 상기 반도체기판(11)에 열산화 방법 등으로 게이트산화막(13)을 형성한다. 이어, 상기 게이트산화막(13) 및 필드산화막(12) 상에 불순물이 도핑된 다결정실리콘을 화학적 기상 증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 다결정실리콘층을 형성한 후 상기 다결정실리콘층 및 게이트산화막(13)을 패터닝하여 상기 반도체기판(11) 상에 필드산화막(12)을 지나는 게이트(14) 라인을 형성한다. 그리고 상기 게이트(14)를 마스크로 사용하여 상기 반도체기판(11)에 상기 반도체기판(11)과 도전형이 다른 불순물을 이온주입하여 상기 반도체기판(11)에 저농도 불순물영역(16)을 형성한다.
그런 다음, 도 1b와 같이 상기 반도체기판(11)에 상기 게이트(14)를 덮도록 산화막, 또는 절연막과 같은 절연층을 형성하고 상기 절연층을 에치백(etch-back)하여 상기 게이트(14)의 측면에 절연 측벽(side-wall : 17)을 형성한다. 이어서 상기 게이트(14) 및 측벽(17)을 마스크로 사용하여 상기 반도체기판(11)에 상기 반도체기판(11)과 도전형이 다른 불순물을 고농도로 이온주입하여 상기 저농도 불순물영역(16)과 중첩되는 고농도 불순물영역(19)을 형성하여 소오스/드레인(source/drain)영역으로 사용한다. 그리고, 상기 반도체기판(11) 상에 상기 게이트(14)를 덮도록 티타늄(Ti), 텅스텐(W) 또는 알루미늄(Al) 등과 같은 금속층을 형성하고 어닐링하여 상기 게이트(14) 상부 표면과 반도체기판(11)의 노출된 표면에 금속 실리사이드층(21)을 형성하고 잔류하는 반응하지 못한 절연 측벽(17) 및 필드산화막(12) 상의 금속층을 제거한다.
그런 후에, 도 1c에 나타낸 바와 같이 상기 반도체기판(11) 상에 상기 게이트(14)를 덮는 층간절연막(22)을 형성하고 화학적 기계 연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 방법으로 평탄화한 후 상기 층간절연막(22)을 패터닝하여 상기 반도체기판(11)에 형성된 불순물영역(19) 및 게이트(14) 상에 형성된 금속 실리사이드층(21)의 소정 부분을 노출시키는 제 1 및 제 2 접촉홀(23)(24)을 형성한다. 상기에서 제 1 및 제 2 접촉홀(23)(24)은 그 깊이가 서로 다르기 때문에 깊이가 더 깊은 제 1 접촉홀(23)을 타겟으로 패터닝하여 상기 불순물영역(19) 및 게이트(14) 전극 상의 실리사이드층(21)의 소정 부분을 노출시킨다.
상술한 바와 같이 종래에는 반도체기판의 소정 부분에 필드산화막을 형성하고 상기 반도체기판 상에 불순물영역 및 게이트 라인을 포함하는 트랜지스터를 형성하고 상기 반도체기판의 불순물영역 및 게이트 상에 살리사이드 공정을 진행하여 실리사이드층을 형성한후 층간절연막을 형성하고 상기 층간절연막을 패터닝하여 반도체기판에 형성된 불순물영역 및 필드산화막 상의 게이트를 노출시키는 제 1 및 제 2 접촉홀을 형성하였다.
그러나, 상기 제 1 및 제 2 접촉홀은 그 식각 깊이가 다르기 때문에 깊이가 얕은 제 2 접촉홀은 실리사이드가 먼저 식각 분위기에 노출되고 제 1 접촉홀이 형성되는 동한 실리사이드가 손상되어 게이트 전극 상에 형성되는 제 2 접촉홀을 통한 금속층은 접촉저항이 커지게되는 문제가 있다.
따라서, 본 발명의 목적은 게이트 상의 실리사이드층의 식각을 방지하여 접촉저항의 증가를 방지할 수 있는 반도체장치의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조 방법은 제 1 도전형 반도체기판의 소정 부분에 필드산화막을 형성하고 상기 반도체기판에 필드산화막을 지나고 게이트산화막을 개재시킨 게이트를 형성하는 공정과, 상기 반도체기판에 상기 게이트를 마스크로 사용하여 제 2 도전형 불순물을 저농도로 도핑하여 저농도 불순물영역을 형성하는 공정과, 상기 게이트의 측면에 절연 측벽을 형성하고 상기 반도체기판에 상기 절연 측벽 및 게이트를 마스크로 사용하여 제 2 도전형 불순물을 고농도로 도핑하여 고농도 불순물영역을 형성하는 공정과, 상기 불순물영역 및 게이트 상에 살리사이드층을 형성하는 공정과, 상기 살리사이드층 상에 식각저지막을 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮는 층간절연막을 형성하고 상기 층간절연막 및 식각저지막을 선택적으로 패터닝하여 상기 불순물영역 및 게이트 상의 살리사이드층을 노출시키는 제 1 및 제 2 접촉홀을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체장치의 제조 방법을 도시하는 공정도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
31 : 반도체기판 32 : 필드산화막
34 : 게이트 39 : 고농도 불순물영역
41 : 실리사이드층 42 : 금속질화막
44 : 제 1 접촉홀 45 : 제 2 접촉홀
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체장치의 제조 방법을 도시하는 공정도이다.
본 방법에 의하면 도 2a에 나타낸 바와 같이 도전형을 갖는 반도체기판(31)의 소정 부분에 LOCOS 방법과 같은 통상적인 소자 격리 방법으로 필드산화막(32)을 형성하여 상기 반도체기판(31)의 활성영역을 한정하고 상기 반도체기판(31)에 열산화 방법 등으로 게이트산화막(33)을 형성한다. 이어, 상기 게이트산화막(33) 및 필드산화막(32) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 다결정실리콘층을 형성한 후 상기 다결정실리콘층 및 게이트산화막(33)을 패터닝하여 상기 반도체기판(31) 상에 필드산화막(32)을 지나는 게이트(34) 라인을 형성한다. 그리고 상기 게이트(34)를 마스크로 사용하여 상기 반도체기판(31)에 상기 반도체기판(31)과 도전형이 다른 불순물을 이온주입하여 상기 반도체기판(31)에 저농도 불순물영역(36)을 형성한다.
그런 다음, 도 2b와 같이 상기 반도체기판(31)에 상기 게이트(34)를 덮도록 산화막, 또는 절연막과 같은 절연층을 형성하고 상기 절연층을 에치백하여 상기 게이트(34)의 측면에 절연 측벽(37)을 형성한다. 이어서 상기 게이트(34) 및 측벽(37)을 마스크로 사용하여 상기 반도체기판(31)에 상기 반도체기판(31)과 도전형이 다른 불순물을 고농도로 이온주입하여 상기 저농도 불순물영역(36)과 중첩되는 고농도 불순물영역(39)을 형성하여 소오스/드레인영역으로 사용한다. 그리고, 상기 반도체기판(31) 상에 상기 게이트(34)를 덮도록 티타늄(Ti), 텅스텐(W) 또는 알루미늄(Al) 등과 같은 금속층을 형성하고 어닐링하여 상기 게이트(34) 상부 표면과 반도체기판(31)의 노출된 표면에 금속 실리사이드층(41)을 형성하고 잔류하는 반응하지 못한 절연 측벽(37) 및 필드산화막(32) 상의 금속층을 제거한다.
그런 후에, 도 2c에 나타낸 바와 같이 상기 실리사이드층(41)이 형성된 반도체기판(31)을 질소(N2)분위기 또는 암모니아(NH3) 분위기에서 열처리를 하거나 또는 질소(N2)분위기 또는 암모니아(NH3) 분위기에서 플라즈마 처리하여 금속 실리사이드층(41)의 표면에 질화티타늄(TiN)과 같은 금속질화(MN)층(42)을 형성한다.
그런 다음에, 도 2d와 같이 상기 반도체기판(31) 상에 상기 게이트(34)를 덮는 층간절연막(43)을 형성하고 CMP 방법으로 평탄화한 후 상기 층간절연막(43)을 패터닝하여 상기 반도체기판(31)에 형성된 불순물영역(39) 및 게이트(34) 상에 형성된 금속 실리사이드층(41)의 소정 부분을 노출시키는 제 1 및 제 2 접촉홀(44)(45)을 형성한다. 상기에서 제 1 및 제 2 접촉홀(44)(45)은 그 깊이가 서로 다르기 때문에 깊이가 더 깊은 제 1 접촉홀(44)을 타겟으로 패터닝하여 상기 불순물영역(39) 및 게이트(34) 전극 상의 금속질화층(42)의 소정 부분을 노출시킨다. 상기에서 금속질화층(42)은 먼저 노출된 제 2 접촉홀(45)의 식각저지막이되어 게이트(34) 상에 형성된 금속 실리사이드층(41)을 보호하고, 상기 제 1 및 제 2 접촉홀(44)(45)이 완전히 형성된 후 상기 제 1 및 제 2 접촉홀(44)(45)의 형성으로 노출된 금속질화층(42)을 제거하여 금속 실리사이드층(41)의 데미지를 방지하므로서 접촉저항의 증가를 방지한다.
따라서, 본 발명에 따른 반도체장치의 제조 방법은 단차가 있는 접촉홀의 형성시에 식각저지막을 형성하여 하지막의 데미지를 방지하여 접촉저항의 증가를 방지할 수 있는 이점이 있다.
Claims (3)
- 제 1 도전형 반도체기판의 소정 부분에 필드산화막을 형성하고 상기 반도체기판에 필드산화막을 지나고 게이트산화막을 개재시킨 게이트를 형성하는 공정과,상기 반도체기판에 상기 게이트를 마스크로 사용하여 제 2 도전형 불순물을 저농도로 도핑하여 저농도 불순물영역을 형성하는 공정과,상기 게이트의 측면에 절연 측벽을 형성하고 상기 반도체기판에 상기 절연 측벽 및 게이트를 마스크로 사용하여 제 2 도전형 불순물을 고농도로 도핑하여 고농도 불순물영역을 형성하는 공정과,상기 불순물영역 및 게이트 상에 살리사이드층을 형성하는 공정과,상기 살리사이드층 상에 식각저지막을 형성하는 공정과,상기 반도체기판 상에 상기 게이트를 덮는 층간절연막을 형성하고 상기 층간절연막 및 식각저지막을 선택적으로 패터닝하여 상기 불순물영역 및 게이트 상의 살리사이드층을 노출시키는 제 1 및 제 2 접촉홀을 형성하는 공정을 구비하는 반도체장치의 제조 방법.
- 청구항 1에 있어서 상기 식각저지막을 상기 실리사이드층 상에 금속질화층으로 형성하는 반도체장치의 제조 방법.
- 청구항 1 또는 청구항 2에 있어서 상기 금속질화층을 상기 실리사이드층을 질소가스 또는 암모니아분위기에서 열처리 또는 플라즈마 처리하여 형성하는 반도체장치의 제조 방법.
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |