KR20190024536A - 랩 어라운드 접촉 플러그 및 그 제조 방법 - Google Patents

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Abstract

본 방법은 소스/드레인 영역을 형성하는 단계와, 진공 챔버 또는 진공 클러스터 시스템에서 상기 소스/드레인 영역 상에 금속 실리사이드층을 형성하고 상기 소스/드레인 영역에 인접한 유전체 영역 상에 금속층을 형성하기 위한 선택적 퇴적을 수행하는 단계를 포함한다. 방법은 또한 진공 챔버에서 상기 금속층을 선택적으로 에칭하는 단계와, 상기 금속 실리사이드층 상에 금속 질화물층을 선택적으로 형성하는 단계를 포함한다. 상기 금속 질화물층을 선택적으로 형성하는 단계는 진공 파괴 없이 진공 챔버 또는 진공 클러스터 시스템에서 수행된다.

Description

랩 어라운드 접촉 플러그 및 그 제조 방법{WRAP-AROUND CONTACT PLUG AND METHOD MANUFACTURING SAME}
집적 회로를 제조할 때, 접촉 플러그(contact plug)는 트랜지스터의 소스 및 드레인 영역과 게이트에 접속하기 위해 사용된다. 소스/드레인 접촉 플러그는 전형적으로 소스/드레인 실리사이드 영역에 접속되고, 소스/드레인 실리사이드 영역은 금속층을 퇴적한 후 이 금속층을 소스/드레인 영역의 실리콘과 반응시키기 위해 어닐링을 수행함으로써 형성된다. 그 다음에 습식 에칭을 수행하여 금속층의 비반응 부분을 제거한다.
본 발명의 각종 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관행에 따라서, 각종 특징은 정확한 축척으로 작도되지 않았다는 점에 주목해야 한다. 사실, 각종 특징들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1 내지 도 10e는 일부 실시형태에 따른 트랜지스터 및 접촉 구조를 형성할 때 중간 단계들의 투시도 및 단면도이다.
도 11 내지 도 17은 일부 실시형태에 따른 트랜지스터 및 접촉 구조를 형성할 때 중간 단계들의 투시도 및 단면도이다.
도 18은 일부 실시형태에 따른, 진공 챔버에서 처리되는 웨이퍼를 개략적으로 보인 도이다.
도 19는 일부 실시형태에 따른 트랜지스터 및 접촉 플러그를 형성하는 처리 흐름도이다.
이하의 설명은 본 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징 위에 또는 상에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 특징과 제2 특징이 직접 접촉되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 특징들에 대한 하나의 요소 또는 특징의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
접촉 구조를 가진 트랜지스터 및 그 형성 방법이 각종의 예시적인 실시형태에 따라 제공된다. 트랜지스터를 형성할 때의 중간 단계들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예가 설명된다. 각종 도면 및 예시적인 실시형태 전반에 걸쳐서, 동일한 참조 번호는 동일한 요소를 표시하기 위해 사용된다.
도 1 내지 도 10e는 본 발명의 실시형태에 따른, 트랜지스터를 형성할 때의 중간 단계들의 단면도이다. 도 1 내지 도 10e에 도시된 단계들은 도 19에 도시된 처리 흐름에서 도식적으로 또한 반영된다.
도 1은 초기 구조의 투시도이다. 초기 구조는 웨이퍼(10)를 포함하고, 웨이퍼(10)는 기판(20)을 포함한다. 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판 또는 다른 반도체 물질로 형성된 기판과 같은 반도체 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 도핑될 수 있다. 얕은 트렌치 격리(STI) 영역과 같은 격리 영역(22)이 기판(20)의 상부면으로부터 기판(20) 내로 연장하도록 형성된다. 이웃하는 STI 영역(22)들 사이의 기판(20) 부분은 반도체 스트립(24)이라고 한다. 본 발명의 일부 실시형태에 따라서, 반도체 스트립(24)은 최초 기판(20)의 부품이고, 따라서 반도체 스트립(24)의 물질은 기판(20)의 물질과 동일하다.
본 발명의 일부 실시형태에 따라서, 반도체 스트립(24)은 STI 영역(22)들 사이의 기판(20) 부분을 에칭하여 리세스를 형성하고, 상기 리세스 내에 다른 반도체 물질을 재성장시키기 위해 에피택시를 수행함으로써 형성된 교체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)과 다른 반도체 물질로 형성된다. 일부 예시적인 실시형태에 따라서, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V족 화합물 반도체 물질로 형성된다. 본 발명의 일부 실시형태에 따라서, 반도체 스트립(24)의 부분(24A)은 하부(24B)의 물질과 다른 반도체 물질로 교체된다. 예를 들면, 부분(24A)은 실리콘 게르마늄, 실리콘 탄소 등으로 형성될 수 있다. 상기 하부(24B)는 최초 기판(20)의 부분이고, 기판(20)의 하부 벌크 부분과 동일한 반도체 물질(예를 들면, 실리콘)로 형성된다.
STI 영역(22)은 기판(20)의 표면층의 열산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(도시 생략됨)을 포함할 수 있다. 라이너 산화물은 또한 예를 들면 원자층 퇴적(ALD), 고밀도 플라즈마 화학 기상 퇴적(HDPCVD) 또는 화학 기상 퇴적(CVD)을 이용하여 형성된 퇴적 실리콘 산화물 층일 수 있다. STI 영역(22)은 또한 라이너 산화물 위의 유전체 물질을 또한 포함할 수 있고, 상기 유전체 물질은 유동성(Flowable) 화학 기상 퇴적(FCVD), 스핀온 등을 이용하여 형성될 수 있다.
STI 영역(22)은 반도체 스트립(24)의 일부 상부(24')가 STI 영역(22)의 나머지 부분의 상부면(22A)보다 더 높게 돌출하도록 리세스된다. 각각의 단계는 도 19에 도시된 흐름도에서 단계 202로서 예시된다. 명세서 전반에 걸쳐서, 상부(24')는 대안적으로 반도체 핀(24') 또는 돌출 핀(24')이라고 부른다. 건식 에칭 공정을 이용하여 에칭이 수행되고, 에칭 가스로는 HF3와 NH3의 혼합물이 사용된다. 에칭 공정 중에 플라즈마가 발생된다. 아르곤이 또한 포함될 수 있다. 본 발명의 일부 실시형태에 따라서, STI 영역(22)의 리세싱은 습식 에칭 공정을 이용하여 수행된다. 에칭 화학물질은 예를 들면 HF를 포함할 수 있다.
도 2를 참조하면, 더미 게이트 스택(30)이 형성된다. 각각의 단계는 도 19에 도시된 처리 흐름도에서 단계 204로서 예시된다. 더미 게이트 스택(30)의 형성은 더미 게이트 유전체 층(32) 및 이 더미 게이트 유전체 층(32) 위의 더미 게이트 전극 층을 형성하는 단계를 포함한다. 더미 게이트 전극 층은 더미 게이트 전극(34)을 형성하도록 패터닝된다. 본 명세서 전반에 걸쳐서, 더미 게이트 전극(34)과 더미 게이트 유전체 층(32)의 하부는 함께 더미 게이트 스택(30)이라고 부른다. 더미 게이트 전극(34)은 예를 들면 폴리실리콘을 이용하여 형성될 수 있고, 다른 물질을 또한 사용할 수 있다. 더미 게이트 스택(30)은 하나 이상의 마스크 층(도시 생략됨)을 포함할 수 있고, 마스크 층은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(30)은 단일 돌출 핀 또는 복수의 돌출 핀(24') 및/또는 STI 영역(22)을 교차할 수 있다. 더미 게이트 스택(30)은 또한 그 세로 방향이 돌출 핀(24')의 세로 방향에 수직이다. 더미 게이트 전극 층의 패터닝 후에, 더미 게이트 유전체 층(32)이 노출되고 돌출 핀(24')의 측벽 및 상부면을 덮는다.
다음에, 에칭 단계가 수행되고, 더미 게이트 유전체 층(32)의 노출된 부분이 도 3에 도시된 것처럼 제거된다. 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽에 형성된다. 본 발명의 일부 실시형태에 따라서, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 탄질화물 등과 같은 유전체 물질로 형성되고, 단층 구조이거나 복수의 유전체 층을 포함한 다층 구조일 수 있다.
다음에 소스/드레인 영역이 형성된다. 본 발명의 일부 실시형태에 따라서, 소스/드레인 영역은 도 4에 도시된 것처럼 클래딩 소스/드레인 영역으로서 형성되고, 그 내부에 에피택시 반도체 영역(42)(42A 및 42B를 포함함)이 상기 노출된 돌출 핀(24')의 상에서 에피택셜적으로 성장된다. 각각의 단계는 도 19에 도시된 처리 흐름도에서 단계 206으로서 예시된다. 에피택시 영역(42A, 42B)은 다른 유형의 핀펫을 형성하기 위한 에피택시 영역을 표시한다. 결과적인 핀펫이 p형 핀펫인지 또는 n형 핀펫인지에 따라서, p형 불순물 또는 n형 불순물을 에피택시 과정에서 인시투(in-situ) 도핑할 수 있다. 예를 들면, 에피택시 영역(42A)은 실리콘 게르마늄 붕소(SiGeB)를 포함할 수 있고, 결과적인 핀펫은 p형 핀펫이다. 에피택시 영역(42B)은 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP)을 포함할 수 있고, 각각의 결과적인 핀펫은 n형 핀펫이다. 본 발명의 다른 실시형태에 따라서, 에피택시 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP 및 이들의 조합과 같은 III-V족 화합물 반도체, 또는 이들의 다층으로 형성된다. 에피택시 영역(42A, 42B)이 서로 다른 물질로 형성된 때, 에피택시 영역(42A, 42B)은 서로 다른 에피택시 공정에서 형성되고, 대응하는 마스크(도시 생략됨)는 에피택시가 에피택시 영역(42A, 42B) 중의 하나에서 발생하고 다른 영역에서는 발생하지 않게 하기 위해 사용된다.
대안적인 실시형태에 따라서, 에피택시 영역을 돌출 핀(24') 상에 직접 성장시키는 대신에, 에칭 단계(이하, 소스/드레인 리세싱이라고 부름)는 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 덮이지 않은 돌출 핀(24')의 부분을 에칭하기 위해 수행되고, 그래서 리세스가 형성된다. 그 다음에 에피택시 영역(42)이 리세스로부터 성장된다. 예시적인 결과적인 에피택시 영역(42)은 도 6e에 도시되어 있다.
붕소 또는 인과 같은 바람직한 p형 또는 n형 불순물을 돌출 핀(24') 및 에피택시 영역(42A, 42B)에 주입하기 위해 주입 단계가 수행될 수 있다. 돌출 핀(24') 및 대응하는 에피택시 영역(42A, 42B)은 함께 소스/드레인 영역(44)이라고 부른다. 본 발명의 다른 실시형태에 따라서, 에피택시 영역(42)이 p형 또는 n형 불순물로 인시투 도핑된 경우에는 상기 주입 단계를 건너뛴다.
도 5는 접촉 에칭 정지 층(Contact Etch Stop Layer, CESL)(46) 및 층간 유전체(Inter-Layer Dielectric, ILD)(48)가 형성된 후의 구조물의 투시도이다. 각각의 단계는 도 19에 도시된 처리 흐름도에서 단계 208로서 예시된다. CESL(46)은 본 발명의 일부 실시형태에 따라서 형성되지 않을 수도 있고, 형성된 경우에는 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. 본 발명의 일부 실시형태에 따라서, CESL(46)은 그 안에 산소가 없다. CESL(46)은 예를 들면 ALD 또는 CVD와 같은 공형 퇴적법을 이용하여 형성될 수 있다. ILD(48)는 예를 들면 FCVD, 스핀온 코팅, CVD 또는 다른 퇴적법을 이용하여 형성된 유전체 물질을 포함할 수 있다. ILD(48)는 또한 테트라 에틸 오소 실리케이트(TEOS) 산화물, 플라즈마 엔헌스드 CVD(PECVD) 산화물(SiO2), 포스포 실리케이트 글라스(PSG), 보로 실리케이트 글라스(BSG), 붕소 도핑형 포스포 실리케이트 글라스(BPSG) 등과 같은 실리콘 산화물계일 수 있는 산소 함유 유전체 물질로 형성될 수 있다. ILD(48)의 상부면, 더미 게이트 스택(30)(도 4) 및 게이트 스페이서(38)를 서로 동일 높이로 하기 위해 화학 기계 연마(CMP) 또는 기계적 그라인딩과 같은 평탄화 단계를 수행할 수 있다.
CESL(46) 및 ILD(48)를 형성한 후에, 도 4에 도시된 것과 같은 더미 게이트 스택(30)은 도 5에 도시된 것과 같은 교체 게이트 스택(50)으로 교체된다. 각각의 단계는 도 19에 도시된 흐름도에서 단계 210으로서 예시된다. 교체 게이트 스택(50)의 형성은 더미 게이트 스택(30)(도 4)을 제거하기 위한 에칭 단계를 수행하는 단계와, 하나 이상의 게이트 유전체 층을 형성하는 단계와, 금속층과 같은 복수의 도전성 층을 퇴적하는 단계와, 게이트 유전체 층 및 금속층의 과잉 부분을 제거하기 위해 CMP 또는 기계적 그라인딩과 같은 평탄화를 수행하는 단계를 포함한다. 결과적인 교체 게이트 스택(50)은 도 5에 도시된 것처럼 게이트 유전체(52)와 게이트 전극(54)을 포함한다.
본 발명의 일부 실시형태에 따라서, 게이트 유전체(52)는 그 하측 부분으로서 계면층(IL, 별도로 도시되지 않음)을 포함한다. IL은 돌출 핀(24')의 표면에 형성된다. IL은 돌출 핀(24')의 열산화, 화학적 산화 공정 또는 퇴적 공정을 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체(52)는 또한 IL 위의 하이-k 유전체 층(별도로 도시되지 않음)을 포함할 수 있다. 하이-k 유전체 층은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르콘 산화물, 실리콘 질화물 등과 같은 하이-k 유전체 물질을 포함한다. 하이-k 유전체 물질의 유전 상수(k 값)는 3.9보다 높고, 약 7.0보다 더 높을 수 있다. 하이-k 유전체 층은 공형 층으로서 형성되고, 돌출 핀(24')의 측벽 및 게이트 스페이서(38)의 측벽 상에서 연장한다. 본 발명의 일부 실시형태에 따라서, 하이-k 유전체 층은 ALD 또는 CVD를 이용하여 형성된다.
게이트 전극(54)은 확산 장벽층 및 이 확산 장벽층 위의 하나(이상)의 일함수 층을 포함할 수 있다. 확산 장벽층은 티타늄 질화물(TiN)로 형성될 수 있고, 티타늄 질화물(TiN)은 실리콘으로 도핑될 수 있다(또는 도핑되지 않을 수도 있다). 일함수 층은 게이트의 일함수를 결정하고, 적어도 하나의 층, 또는 서로 다른 물질로 형성된 복수의 층을 포함한다. 일함수 층의 물질은 각각의 핀펫이 n형 핀펫인지 또는 p형 핀펫인지에 따라 선택된다. 예를 들면, 핀펫이 n형 핀펫인 경우에, 일함수 층은 TaN 층 및 이 TaN 층 위의 티타늄 알루미늄(TiAl) 층을 포함할 수 있다. 핀펫이 p형 핀펫인 경우에, 일함수 층은 TaN 층, 이 TaN 층 위의 TiN 층, 및 이 TiN 층 위의 TiAl 층을 포함할 수 있다. 일함수 층의 퇴적 후에, 다른 하나의 TiN 층일 수 있는 장벽층이 형성된다. 게이트 전극(54)은 알루미늄, 텅스텐 또는 코발트로 형성될 수 있는 충전 금속을 또한 포함할 수 있다.
교체 게이트(50)의 형성 후에, 게이트 스택(50)이 리세스되고, 이어서 하드 마스크(56)가 상기 결과적인 리세스 내로 충전된다. 하드 마스크(56)는 실리콘 질화물과 같은 유전체 물질로 형성된다. 하드 마스크(56)의 상부면을 ILD(48)와 동일 높이로 하기 위해 평탄화 단계가 수행된다.
교체 게이트(50) 및 하드 마스크(56)의 형성 후에, CESL(46) 및 ILD(48)가 예를 들면 에칭을 통해 제거된다. 각각의 단계는 도 19에 도시된 흐름도에서 단계 212로서 예시된다. 결과적인 구조는 도 6a에 도시되어 있다. 본 발명의 일부 실시형태에 따라서, 웨이퍼(10) 전체에서 모든 CESL(46) 및 ILD(48)를 제거하기 위해 에칭이 수행된다. 따라서, 에칭시에, CESL(46) 및 ILD(48)의 일부를 보호하기 위한 마스크는 형성되지 않는다. CESL(46) 및 ILD(48)를 제거함으로써 에피택시 영역(42)이 노출된다.
도 6b, 6c, 6d 및 6e는 도 6a에 도시된 구조의 일부의 단면도이다. 도 6a 내지 도 10e에 걸쳐서, 각각의 도면 번호는 문자 "a", "b", "c", "d" 또는 "e"를 포함한다. 문자 "a"는 각각의 도면이 투시도임을 표시하고, 문자 "b", "c", "d" 및 "e"는 대응하는 도면이 각각의 투시도로 도시한 구조물의 단면도를 나타낸 것임을 표시한다. 또한, 문자 "b"가 있는 도면에 도시된 단면도는 도 6a에서 선 A-A를 포함한 수직면과 동일한 평면으로부터 취해지고, 상기 수직면은 반도체 스트립(24) 및 돌출 핀(24')을 관통하여 절단한 것이다. 문자 "b", "c" 및 "d"는 각각의 도면이 각각의 투시도에서 선 B-B를 포함한 수직면과 동일한 평면으로부터 취해진 것임을 표시한다. 또한, 문자 "b", "c" 및 "d"는 각각의 도면이 다른 실시형태를 반영한다는 것을 표시한다.
도 6b를 참조하면, STI 영역(22)(도시된 평면에는 없음)의 상부면(22A)이 도시되어 있고, 돌출 핀(24')이 상기 상부면(22A)보다 더 높다. 소스/드레인 영역(44)의 자세한 구조는 도 6c, 6d 및 6e에 도시되어 있고, 이 도는 각종 실시형태에 따른 소스/드레인 영역(44)의 구조를 나타낸다.
도 6c는 돌출 핀(24') 상에 성장된 에피택시 반도체 영역(42)을 포함한 클래딩 소스/드레인 영역(44)의 단면도이다. 본 발명의 일부 실시형태에 따라서, 돌출 핀(24')은 원래 기판의 잔류부이고, 그러므로 돌출 핀(24')의 물질은 기판(20)의 하부 벌크부의 물질과 동일하다.
도 6d는 돌출 핀(24') 상에 성장된 에피택시 반도체 영역(42)을 포함한 클래딩 소스/드레인 영역(44)의 단면도이다. 본 발명의 일부 실시형태에 따라서, 돌출 핀(24')은 원래 기판으로부터 재성장된 것이고, 그러므로 돌출 핀(24')의 물질은 기판(20)의 하부 벌크부의 물질과 다르다. STI 영역들 사이에 형성된 리세스로부터 재성장된 재성장 반도체 물질은 반도체 영역(25)으로서 표시되어 있다.
도 6e는 돌출 핀을 에칭한 후에 형성된 리세스로부터 성장된 에피택시 반도체 영역(42)을 포함한 재성장된 소스/드레인 영역(44)의 단면도이다. 결과적인 소스/드레인 영역(44)은 패싯(facet)을 포함할 수 있다. 일부 실시형태에 따라서, 반도체 영역(25)으로서 도시된 것처럼 교체 핀이 형성되고 다시 리세스된다. 따라서, 에패택시 영역(42)은 반도체 영역(25)으로부터 성장된다.
도 7a 내지 도 9e는 일부 실시형태에 따른 소스/드레인 실리사이드 영역 및 금속 질화물의 형성시의 투시도 및 단면도이다. 도 7a 내지 도 9e에 도시된 단계들은 퇴적 툴과 같은 동일한 생산 툴에서 수행될 수 있고, 생산 툴의 동일한 진공 환경에서 수행될 수 있다. 예를 들면, 도 18은 퇴적 툴(61)의 진공 챔버(60)를 개략적으로 보인 것이다. 진공 챔버(60)는 진공 환경을 제공하도록 진공으로 될 수 있다. 척(62)이 진공 챔버(60) 내에 위치된다. 웨이퍼(910)는 도 7a 내지 도 9e에 도시된 단계들을 수행하기 위해 척(62) 상에 배치된다. 도 7a 내지 도 9e에 도시된 단계들은 도 7a에 도시된 단계가 시작할 때 시작하고 도 9a에 도시된 단계가 끝날 때 끝나는 시구간 동안에 진공 파괴가 발생함이 없이 수행될 수 있다. 이러한 처리 단계 중에 진공을 유지함으로써 반도체 영역 및 금속 영역과 같은 노출된 특징들이 산화되지 않는다. 따라서, (존재하지 않는) 산화물을 제거할 필요가 없다.
웨이퍼(10)를 생산 툴(도 18)에 배치한 후, 도 18의 진공 챔버(60)(또는 공동의 진공 환경을 공유하는 복수의 진공 챔버를 포함한 클러스터 시스템)를 진공으로 함으로써 진공 환경이 형성된다. 그 다음에, 인시투 세정(in-situ cleaning)이라고 부르는 세정 단계가 수행된다. 인시투 세정 단계는 소스/드레인 영역(44)의 표면에 형성된 바람직하지 않은 산화물을 제거하고, 이것은 도 6a, 6b, 6c, 6d 및 6e에 도시되어 있다. 제거된 산화물은 소스/드레인 영역(44)의 물질에 따라 실리콘 산화물, 실리콘 게르마늄 산화물 등일 수 있다. 본 발명의 일부 실시형태에 따라서, 세정은 NF3 및 NH3를 포함한 공정 가스의 혼합물, 또는 HF와 NH3의 혼합물을 이용하여 수행된다.
세정 단계 후에, 세정 단계와 동일한 진공 환경에서 인시투 선택적 퇴적이 수행된다. 각각의 단계는 도 19에 도시된 흐름도에서 단계 214로서 예시된다. 따라서, 세정 후에 소스/드레인 영역(44)의 표면에는 새로운 산화물이 발생되지 않는다. 결과적인 구조는 도 7a, 7b, 7c, 7d 및 7e에 도시되어 있다. 본 발명의 일부 실시형태에 따라서, 인시투 선택적 퇴적은 금속 할라이드(예를 들면, TiCl4) 및 수소(H2)를 포함한 공정 가스를 이용하여 수행된다. 본 발명의 일부 실시형태에 따라서, TiCl4의 유속은 약 5 sccm 내지 약 15 sccm의 범위 내이고 수소의 유속은 약 30 sccm 내지 약 70 sccm의 범위 내이다. 전력은 약 200와트 내지 약 500와트의 범위 내일 수 있다. 퇴적 온도는 약 400℃ 내지 약 500℃의 범위 내일 수 있다. 선택적 퇴적은 퇴적되는 층의 바람직한 두께에 따라서 약 40초 내지 약 60초 동안 지속할 수 있다. 선택적 퇴적 중에 플라즈마가 온으로 된다.
선택적 퇴적은 소스/드레인 영역(44)에서, 퇴적된 것이 금속 실리사이드층(64)이고, 이것은 금속의 퇴적, 및 소스/드레인 영역(44)의 표면 층과 상기 금속의 실리사이드 반응의 결과로서 형성되기 때문에 선택적이라고 한다. 이것은 상승된 퇴적 온도 및 적당한 퇴적률을 포함한 적당한 처리 조건에 기인한다. 반면에, 게이트 스페이서(38), 하드 마스크(56) 및 STI 영역(22)을 포함한 유전체 층의 표면에는 금속층(예를 들면, 티타늄 층)(66)이 형성되고, 이 층은 실리사이드화되지 않는다. 금속 실리사이드층(64)의 형성과 금속층(66)의 형성은 동시에 발생한다. 본 발명의 일부 실시형태에 따라서, 금속 실리사이드층(64)은 두께(T1)가 약 2nm 내지 약 8nm의 범위 내이고, 금속층(66)의 두께(T2)는 약 0.5nm 내지 약 5nm의 범위 내이다. 형성 방법은 원자층 퇴적(ALD), 화학 기상 퇴적(CVD) 등을 포함할 수 있다.
도 7b, 7c, 7d 및 7e는 각종 실시형태에 따른 소스/드레인 영역(44) 및 금속 실리사이드층(64)의 단면도이다. 금속 실리사이드층(64)은 소스/드레인 영역(44)의 상부면 및 측벽에 형성된다. 금속 실리사이드층(64)의 형상은 하부의 소스/드레인 영역(44)의 형상에 의존한다. STI 영역(22)의 상부면에는 금속층(66)의 일부 작고 얇은 부분이 형성된다. 티타늄(66)의 이 부분의 두께는 균일하지 않다.
인시투 선택적 퇴적 후에, 인시투 선택적 퇴적과 동일한 진공 환경에서 인시투 선택적 에칭 단계가 수행된다. 각각의 단계는 도 19에 도시된 흐름도에서 단계 216로서 예시된다. 결과적인 구조는 도 8a, 8b, 8c, 8d 및 8e에 도시되어 있다. 본 발명의 일부 실시형태에 따라서, 인시투 선택적 에칭은 금속 할라이드(예를 들면, TiCl4), 수소(H2) 및 아르곤을 포함한 에칭 가스를 이용하여 수행된다. 에칭 가스 내의 금속 할라이드는 만일 금속층(66)이 티타늄이 아닌 다른 금속으로 형성되면 다른 할라이드(또는 금속 할라이드)로 변경될 수 있음에 주목한다. 예를 들면, 일부 실시형태에 따라서 HCl을 사용할 수 있다. 본 발명의 일부 실시형태에 따라서, TiCl4의 유속은 약 20 sccm 내지 약 30 sccm의 범위 내이고 수소의 유속은 약 1,100 sccm 내지 약 1,500 sccm의 범위 내이며, 아르곤의 유속은 약 1,100 sccm 내지 약 1,500 sccm의 범위 내이다. 웨이퍼(10)는 선택적 에칭 중에 가열되고, 웨이퍼의 온도는 약 400℃ 내지 약 500℃의 범위 내일 수 있다. 선택적 에칭 중에 플라즈마는 오프로 될 수 있다.
선택적 에칭 중에, 도 7a 및 도 7b에 도시된 바와 같은 금속층(66)이 에칭된다. 반면에, 금속 실리사이드층(64)은 에칭되지 않는다. 그 결과, 게이트 스페이서(38)와 하드 마스크(56)가 다시 노출된다.
일부 실시형태에 따라서, 선택적 퇴적 및 선택적 에칭을 위한 공정 가스는 공통이다. 예를 들면, 선택적 퇴적 및 선택적 에칭 둘 다에서 TiCl4와 수소를 사용할 수 있다. 이 실시형태에 따르면, 플라즈마는 선택적 퇴적을 위해 온으로 되고 선택적 에칭을 위해 오프로 될 수 있다. 또한, 공정 가스의 유속과 같은 처리 조건이 선택적 퇴적과 선택적 에칭 사이에서 변경된다.
도 8b, 8c, 8d 및 8e는 소스/드레인 영역(44) 및 금속 실리사이드층(64)의 단면도이다. 본 발명의 일부 실시형태에 따라서, STI 영역(22)의 상부면상의 모든 금속층(66)이 제거된다. 다른 실시형태에 따라서, 금속층(66)의 더 두꺼운 부분(도 7c, 7b 및 7d 참조)은 STI 영역(22)의 상부면상에 남겨진 일부 잔류부를 가질 수 있다. 그러나 상기 잔류부는 불연속이고, 그러므로 결과적인 핀펫의 전기적 성능에 영향을 주지 않는다.
선택적 에칭 후에, 선택적 에칭 단계와 동일한 진공 환경에서 인시투 질화가 수행된다. 각각의 단계는 도 19에 도시된 흐름도에서 단계 218로서 예시된다. 결과적인 구조는 도 9a, 9b, 9c, 9d 및 9e에 도시되어 있다. 본 발명의 일부 실시형태에 따라서, 인시투 질화는 암모니아(NH3)와 같은 질소 함유 공정 가스를 이용하여 수행된다. 본 발명의 일부 실시형태에 따라서, 암모니아의 유속은 약 3,000 sccm 내지 약 5,000 sccm의 범위 내이다. 전력은 약 400와트 내지 약 600와트의 범위 내일 수 있다. 퇴적 온도는 약 400℃ 내지 약 500℃의 범위 내일 수 있다. 질화는 바람직한 질화물층의 두께 및 금속 실리사이드층(64)의 두께에 따라서 약 15초 내지 약 25초 동안 지속할 수 있다.
선택적 질화는 금속 실리사이드층(64)의 상부면 층이 질화되어 티타늄 실리콘 질화물층(68)을 형성하게 하고, 이 층은 티타늄 실리콘 질화물(TiSiN) 층일 수 있다. 금속 실리사이드층(64)의 하부 층은 질화되지 않고 유지되며, 질소가 없다. 본 발명의 일부 실시형태에 따라서, 남아있는 금속 실리사이드층(64)은 두께(T1')가 약 2nm 내지 약 7nm의 범위 내이고, 티타늄 실리콘 질화물층(68)의 두께(T3)는 약 1nm 내지 약 3nm의 범위 내이다. 티타늄 실리콘 질화물층(68)이 티타늄 실리사이드층(64)을 질화함으로써 형성되기 때문에, 금속 실리콘 질화물층(68)이 금속 실리사이드층(64) 상에 형성되지만, STI 영역(22), 게이트 스페이서(38) 및 하드 마스크(56)와 같은 유전체 물질 상에는 형성되지 않는 것으로 관측되었다.
도 9b, 9c, 9d 및 9e는 각종 실시형태에 따른 소스/드레인 영역(44), 금속 실리사이드층(64) 및 금속 실리콘 질화물층(68)의 단면도이다. 도 9b, 9c, 9d 및 9e에 도시된 것처럼, 금속 실리콘 질화물층(68)은 금속 실리사이드층(64)의 주위를 감싼다.
도 10a, 10b, 10c, 10d 및 10e는 CESL(70), ILD(72) 및 접촉 플러그(74)의 형성을 보인 것이다. 각각의 단계는 도 19에 도시된 흐름도에서 단계 220 및 222로서 예시된다. 그에 따라서 핀펫(76)이 형성된다. CESL(70) 및 ILD(72)의 형성은 웨이퍼(10) 전체에서 게이트 스페이서(38)들 사이의 갭으로 연장하는 블랭킷 CESL 층을 형성하는 단계와, 나머지 갭을 ILD(72)로 충전하는 단계와, CMP 또는 기계적 그라인딩과 같은 평탄화를 수행하는 단계를 포함할 수 있다. CESL(70)은 CESL(46)(도 5)을 형성하기 위한 동일 그룹의 후보 물질로부터 선택된 물질로 형성될 수 있고, ILD(72)는 ILD(48)(도 5)를 형성하기 위한 동일 그룹의 후보 물질로부터 선택된 물질로 형성될 수 있다. CESL(70)은 공형 층이고 예를 들면 ALD에 의해 형성될 수 있다. 따라서, CESL(70)은 갭 내의 모든 노출된 표면 주위를 감싼다.
그 다음에, ILD(72) 및 CESL(70)을 에칭하여 접촉 개구를 형성한다(접촉 개구는 도 10a, 10b, 10c, 10d 및 10e에 도시된 것처럼 접촉 플러그에 의해 충전된다). 따라서, 금속 실리콘 질화물층(68)이 접촉 개구에 노출된다. 다음에, 접촉 개구는 도전성 물질로 채워져서 접촉 플러그(74)를 형성한다. 본 발명의 일부 실시형태에 따라서, 접촉 플러그(74)의 형성은 접촉 개구 내로 연장하는 공형 장벽층(별도로 도시되지 않음)을 블랭킷 퇴적하는 단계와, 상기 장벽층 위에 금속 물질을 퇴적하고 나머지 접촉 개구를 충전하는 단계를 포함한다. 장벽층은 티타늄 질화물 또는 탄탈 질화물로 형성될 수 있다. 금속 물질은 코발트, 텅스텐, 알루미늄 등으로 형성될 수 있다. 그 다음에 평탄화를 수행하여 장벽층 및 금속 물질의 과잉 부분을 제거한다. 다른 실시형태에 따라서, 접촉 플러그(74)는 코발트, 텅스텐, 알루미늄과 같은 금속 물질을 포함하고, 장벽층을 포함하지 않는다.
도 10b, 10c, 10d 및 10e는 일부 실시형태에 따른 CESL(70), ILD(72) 및 접촉 플러그(74)의 단면도이다. 도 10b, 10c, 10d 및 10e에 도시된 것처럼, 금속 실리사이드 영역(64)과 금속 실리콘 질화물층(68)은 각각의 소스/드레인 영역(44)의 주위를 감싸고, 접촉 플러그(74)는 대응하는 금속 실리콘 질화물층(68)의 전부가 아닌 일부의 상부면과 접촉한다.
도 1 내지 도 10e에 도시된 실시형태에서, 금속 실리사이드 영역(64)과 금속 실리콘 질화물층(68)은 CESL(70) 및 ILD(72)의 형성 전에 형성된다. 반면에 CESL(46) 및 ILD(48)(도 5)는 최종 구조물에서 제거되는 희생 특징이다. 다른 실시형태에 따라서, 금속 실리사이드 영역(64)과 금속 실리콘 질화물층(68)은 CESL(70) 및 ILD(72)의 형성 후에 형성될 수 있고, CESL(70) 및 ILD(72)는 최종 구조물에 남겨진다. 도 11 내지 도 16은 본 발명의 일부 실시형태에 따른 트랜지스터의 형성시에 중간 단계들의 투시도 및 단면도이다. 다른 식으로 특정하지 않는 한, 이 실시형태에서 컴포넌트들의 물질 및 형성 방법은 동일한 컴포넌트와 본질적으로 동일하고, 도 1 내지 도 10e에 도시된 실시형태에서와 동일한 참조 번호로 표시된다. 따라서 도 11 내지 도 16에 도시된 컴포넌트들의 형성 공정 및 물질에 관한 세부는 도 1 내지 도 10e에 도시된 실시형태의 설명을 참조할 수 있다.
이 실시형태들의 초기 단계는 도 1 내지 도 5에 도시된 것과 본질적으로 동일하다. 도 11은 일 예로서 CESL(46) 및 ILD(48)가 소스/드레인 영역(44)을 덮도록 형성되는 결과적인 구조물(도 5에서와 동일한 구조물)을 보인 것이다. 소스/드레인 영역(44)은 도 6c, 6d 및 6e에 도시한 것과 같은 각종 구조를 가질 수 있다. 다음에, 도 12를 참조하면, 접촉 개구(78)는 ILD(48) 및 CESL(46)을 에칭함으로써 형성된다. 그에 따라서 소스/드레인 영역(44)이 노출된다.
본 발명의 다른 실시형태에 따라서, 돌출 핀(24')의 상부면보다 더 높은 수준까지 소스/드레인 영역(44)을 성장시키는 대신에, 리세싱을 수행하여 돌출 핀(24')을 에칭한다. 선(27)은 리세스된 핀(24')의 상부면을 개략적으로 나타낸다. 리세스된 핀(24')에 주입을 수행하여 리세스된 소스/드레인 영역(44)을 형성한다. 이 실시형태에 따르면 에피택시 반도체 영역(42)은 형성되지 않는다.
도 13 내지 도 17은 일부 실시형태에 따른 선택적 퇴적, 선택적 에칭 및 선택적 질화에서 중간 단계들의 단면도이다. 본 발명의 일부 실시형태에 따라서, 도 13 내지 도 15(및 아마도 도 16)에 도시된 공정 단계들은 도 18에 도시된 진공 챔버(60)와 같은 동일한 진공 환경에서 인시투로 수행되고, 이러한 공정 단계를 수행하는 전체 구간 동안 진공 파괴는 없다. 도 13 내지 도 17은 도 12의 선 A'-A'를 포함한 수직면과 동일한 수직면 내의 단면도이다. 수직면 B'-B'(도 12) 내의 단면도는 번호 7c/7d/7e, 8c/8d/8e 및 9c/9d/9e로 표시된 도면에 도시된 구조와 유사하고, 따라서 반복하여 설명하지 않는다.
도 13을 참조하면, 인시투 선택적 퇴적을 수행하여 소스/드레인 영역(44)의 노출된 표면에 금속 실리사이드층(티타늄 실리사이드층일 수 있음)(64)을 동시에 형성한다. 일부 실시형태에 따라서, 도 12 및 도 13에 도시된 바와 같이, 반도체 영역(42)의 에피택시는 금속 실리사이드층(64)의 상부면이 돌출 핀(24')의 상부면보다 높아지게 한다.
에피택시 반도체 영역(42)(도 12)이 형성되지 않고 돌출 핀(24')이 레벨(27)(도 12)까지 리세스되는 실시형태에 따르면, 금속 실리사이드층(64)의 형상은 점선(67)으로 표시한 영역과 유사할 것이고, 금속층(66)은 게이트 스페이서(38)의 바닥 끝까지 아래로 더 연장할 것이다.
다음에, 인시투 선택적 에칭이 수행되고, 따라서 금속층(66)이 에칭된다. 금속 실리사이드층(64)은 남는다. 결과적인 구조는 도 14에 도시되어 있다. 도 15는 금속 실리콘 질화물층(68)을 형성하기 위한 인시투 선택적 질화를 보인 것이다. 본 발명의 일부 실시형태에 따라서, 결과적인 금속 실리사이드층(64)의 저항이 감소되도록 금속 실리사이드의 상(phase)을 변경하기 위한 어닐링이 수행된다. 어닐링은 선택적 퇴적, 선택적 에칭 및 선택적 질화를 위한 것과 동일한 진공 챔버에서 인시투로 수행될 수 있다.
어닐링 후에, 티타늄 질화물층일 수 있는 금속 질화물층(80)이 도 16에 도시된 것처럼 퇴적된다. 본 발명의 일부 실시형태에 따라서, 퇴적은 선택적 퇴적, 선택적 에칭, 선택적 질화 및 어닐링과 동일한 공정 챔버에서 인시투로 수행된다(그 사이에 진공 파괴는 없다). 본 발명의 다른 실시형태에 따라서, 금속 질화물층(80)의 퇴적은 진공 파괴 후에 다른 공정 챔버에서 수행된다. 금속 질화물층(80)은 공형이고, 이웃하는 게이트 스택들 사이의 갭으로 연장한다. 금속 질화물층(80)의 하부면은 금속 실리콘 질화물층(68)과 접촉한다.
도 17은 나머지 갭을 충전 금속(82)으로 충전하는 것, 및 충전 금속(82)과 금속 질화물층(80)의 과잉 부분을 제거하기 위한 평탄화 단계를 보인 것이다. 충전 금속(82)과 금속 질화물층(80)은 함께 접촉 플러그라고 부르고, 도 10a, 10b, 10c, 10d 및 10e에 도시된 것과 유사한 형상을 갖는다.
본 발명의 실시형태는 몇 가지 유리한 특징을 갖는다. 종래의 실리사이드 형성 공정에서는 금속층이 먼저 퇴적되고, 이어서 실리사이드를 형성하기 위한 어닐링 처리가 수행된다. 이때 금속층의 일부는 소스/드레인 영역과 반응하여 실리사이드를 형성한다. 그 다음에, 금속층의 반응되지 않은 부분을 제거하고, 이 공정은 과산화물을 이용한 습식 에칭을 수반할 수 있다. 이것은 금속 실리사이드의 일부가 산화되게 하고, 결과적인 산화물은 금속 질화물층을 형성하기 전에 제거되어야 한다. 그러나 산화물의 제거는, 특히 금속 실리사이드가 전형적으로 금속이 풍부하고 그래서 금속 실리사이드의 속성이 금속과 가깝기 때문에 금속 실리사이드의 손실을 야기한다. 그러나 본 발명의 실시형태에서는 인시투로 수행되는 선택적 퇴적, 선택적 에칭 및 선택적 질화를 이용함으로써 금속 실리사이드에서 산화가 발생하지 않고, 산화물 제거가 불필요하다. 따라서 산화물 제거에 의해 야기되는 금속 실리사이드의 손실이 회피된다.
본 발명의 일부 실시형태에 따라서, 방법은 소스/드레인 영역을 형성하는 단계와, 진공 챔버에서 상기 소스/드레인 영역 상에 금속 실리사이드층을 형성하고 상기 소스/드레인 영역에 인접한 유전체 영역 상에 금속층을 형성하기 위한 선택적 퇴적을 수행하는 단계를 포함한다. 방법은 또한 상기 진공 챔버에서 상기 금속층을 선택적으로 에칭하는 단계와, 상기 금속 실리사이드층 상에 금속 질화물층을 선택적으로 형성하는 단계를 포함한다. 상기 금속 질화물층을 선택적으로 형성하는 단계는 진공 챔버에서 수행된다. 일 실시형태에서, 상기 선택적 퇴적 및 상기 금속층을 선택적으로 에칭하는 단계는 그 사이에 진공 파괴 없이 인시투로 수행된다. 일 실시형태에서, 상기 금속층을 선택적으로 에칭하는 단계 및 상기 금속 질화물층을 선택적으로 형성하는 단계는 그 사이에 진공 파괴 없이 인시투로 수행된다. 일 실시형태에서, 상기 금속 실리사이드층 및 상기 금속층은 동일한 공정 가스를 이용하여 동시에 형성된다. 일 실시형태에서, 상기 금속 질화물층을 선택적으로 형성하는 단계는 상기 금속 실리사이드층의 표면층을 질화하는 단계를 포함한다. 일 실시형태에서, 상기 선택적 퇴적은 금속 할라이드를 포함한 공정 가스를 이용하여 수행된다. 일 실시형태에서, 상기 선택적 에칭은 금속 할라이드를 포함한 공정 가스를 이용하여 수행된다. 일 실시형태에서, 상기 선택적 퇴적은 약 400℃ 내지 약 500℃ 사이의 상승된 온도에서 수행된다.
본 발명의 일부 실시형태에 따라서, 방법은 반도체 핀의 제1 부분 위에 게이트 스택을 형성하는 단계와; 상기 반도체 핀의 제2 부분 상에 반도체 물질을 에피택셜적으로 성장시키는 단계와; 진공 챔버에서 금속층 및 금속 실리사이드층을 동시에 형성하는 단계- 상기 금속 실리사이드층은 상기 반도체 물질 상에 형성됨 -와; 진공 파괴 없이 상기 금속층을 제거하는 단계와; 진공 파괴 없이 상기 금속 실리사이드층 상에 금속 실리콘 질화물층을 형성하는 단계와; 상기 금속 실리콘 질화물층을 덮는 제1 CESL을 형성하는 단계와; 상기 제1 CESL 위에 제1 층간 유전체를 형성하는 단계를 포함한다. 상기 방법은 또한, 상기 금속층 및 상기 금속 실리사이드층을 동시에 형성하는 단계 전에, 상기 반도체 물질을 덮는 제2 CESL 및 제2 층간 유전체를 형성하는 단계와; 상기 반도체 핀의 상기 제1 부분 위의 더미 게이트 스택을 제거하는 단계를 포함하고, 상기 게이트 스택은 상기 더미 게이트 스택에 의해 남겨진 리세스 내에 형성된다. 일 실시형태에서, 상기 금속층 및 상기 금속 실리사이드층을 동시에 형성하는 단계는 TiCl4를 포함한 공정 가스를 이용하여 수행된다. 일 실시형태에서, 상기 금속층을 제거하는 단계는 TiCl4를 포함한 추가 공정 가스를 이용하여 수행된다. 일 실시형태에서, 상기 방법은 접촉 개구를 형성하기 위해 상기 제1 CESL 및 상기 제1 층간 유전체를 에칭하는 단계와; 상기 접촉 개구를 접촉 플러그로 충전하는 단계를 더 포함한다. 일 실시형태에서, 상기 금속층 및 상기 금속 실리사이드층은 각각 티타늄 층 및 티타늄 실리사이드층을 포함한다.
본 발명의 일부 실시형태에 따라서, 방법은 반도체 핀의 제1 부분 위에 게이트 스택을 형성하는 단계와; 상기 반도체 핀의 제2 부분 상에 반도체 물질을 에피택셜적으로 성장시키는 단계와; 제1 공정 가스를 이용하여 금속층 및 금속 실리사이드층을 동시에 형성하는 단계- 상기 금속 실리사이드층은 상기 반도체 물질 상에 형성됨 -와; 제2 공정 가스- 상기 제1 공정 가스와 상기 제2 공정 가스는 둘 다 할라이드를 포함한 것임 -를 이용하여 상기 금속층을 제거하는 단계와; 제3 공정 가스를 이용하여 상기 금속 실리사이드층 상에 금속 질화물층을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 제1 공정 가스와 상기 제2 공정 가스는 각각 금속 할라이드를 포함한다. 일 실시형태에서, 상기 제1 공정 가스와 상기 제2 공정 가스는 동일한 금속 할라이드를 포함한다. 일 실시형태에서, 상기 금속층은 티타늄을 포함하고, 상기 제1 공정 가스와 상기 제2 공정 가스는 둘 다 TiCl4를 포함한다. 일 실시형태에서, 상기 금속 질화물층을 형성하는 단계는 상기 금속 실리사이드층의 표면층을 금속 실리콘 질화물층으로 변환하는 단계를 포함한다. 일 실시형태에서, 상기 금속층 및 상기 금속 실리사이드층을 동시에 형성하는 단계, 상기 금속층을 제거하는 단계 및 상기 금속 질화물층을 형성하는 단계는 동일한 공정 챔버에서 수행된다.
본 발명의 일부 실시형태에 따라서, 방법은 반도체 핀의 제1 부분 위에 더미 게이트 스택을 형성하는 단계와; 상기 더미 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계와; 상기 반도체 핀의 제2 부분 상에 반도체 물질을 에피택셜적으로 성장시키는 단계와; 상기 반도체 물질을 덮는 제1 층간 유전체를 형성하는 단계와; 상기 더미 게이트 스택을 교체 게이트 스택으로 교체하는 단계와; 상기 반도체 물질을 재노출하도록 상기 제1 층간 유전체를 제거하는 단계와; 진공 챔버에서 상기 반도체 물질을 세정하는 단계와; 진공 챔버에서 상기 반도체 물질 상에 금속 실리사이드층을 선택적으로 형성하는 단계와; 상기 금속 실리사이드층 상에 금속 실리콘 질화물층을 형성하는 단계를 포함하고, 상기 금속 실리콘 질화물층의 형성이 종료된 때 상기 금속 실리사이드층의 금속은 상기 게이트 스페이서 위로 연장하지 않는다. 일 실시형태에서, 상기 금속 실리사이드층이 형성되는 것과 동시에, 금속층이 상기 게이트 스페이서 상에 형성된다. 일 실시형태에서, 상기 방법은 진공 챔버에서 상기 금속층을 선택적으로 에칭하는 단계를 더 포함한다.
본 발명의 일부 실시형태에 따라서, 방법은 반도체 핀의 제1 부분 위에 더미 게이트 스택을 형성하는 단계와; 상기 더미 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계와; 상기 반도체 핀의 제2 부분 상에 반도체 물질을 에피택셜적으로 성장시키는 단계와; 상기 반도체 물질을 덮는 제1 층간 유전체를 형성하는 단계와; 상기 더미 게이트 스택을 교체 게이트 스택으로 교체하는 단계와; 상기 반도체 물질을 재노출하도록 상기 제1 층간 유전체를 제거하는 단계와; 진공 챔버에서 상기 반도체 물질 상에 금속 실리사이드층을 선택적으로 형성하는 단계와; 진공 챔버에서 상기 금속 실리사이드층 위에 금속 실리콘 질화물층을 형성하는 단계를 포함하고, 상기 금속 실리사이드층을 선택적으로 형성하는 단계와 상기 금속 실리콘 질화물층을 형성하는 단계 사이에는 진공 파괴가 발생하지 않는다. 일 실시형태에서, 상기 금속 실리사이드층을 선택적으로 형성하는 단계와 상기 금속 실리콘 질화물층을 형성하는 단계는 공정 가스로서 동일한 할라이드를 이용하여 수행된다. 일 실시형태에서, 상기 금속 실리사이드층을 선택적으로 형성하는 단계와 상기 금속 실리콘 질화물층을 형성하는 단계는 공정 가스로서 TiCl4를 이용하여 수행된다.
본 발명의 일부 실시형태에 따라서, 방법은 반도체 핀의 일부 상에 반도체 물질을 에피택셜적으로 성장시키는 단계와; 상기 반도체 물질을 덮는 층간 유전체를 형성하는 단계와; 상기 반도체 물질을 재노출하도록 상기 층간 유전체를 제거하는 단계와; 진공 챔버에서 상기 반도체 물질 상에 금속 실리사이드층을 선택적으로 형성하는 단계와; 진공 챔버에서 금속 실리콘 질화물층을 형성하기 위해 상기 금속 실리사이드층의 표면층을 질화하는 단계를 포함한다. 일 실시형태에서, 상기 방법은, 상기 층간 유전체를 형성하는 단계와 상기 층간 유전체를 제거하는 단계 사이에, 상기 반도체 핀의 일부 상의 더미 게이트 스택을 교체 게이트 스택으로 교체하는 단계를 더 포함한다. 일 실시형태에서, 상기 금속 실리사이드층을 선택적으로 형성하는 단계와 상기 금속 실리사이드층의 표면층을 질화하는 단계 사이에는 진공 파괴가 발생하지 않는다. 일 실시형태에서, 상기 금속 실리사이드층이 형성된 때, 상기 반도체 물질에 인접한 유전체 물질 상에 금속층이 형성된다.
지금까지 당업자가 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 특징들을 설명하였다. 당업자라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
실시예들
실시예 1. 방법에 있어서,
소스/드레인 영역을 형성하는 단계;
진공 챔버에서, 상기 소스/드레인 영역 상에 금속 실리사이드층과 상기 소스/드레인 영역에 인접한 유전체 영역 상에 금속층을 형성하기 위한 선택적 퇴적을 수행하는 단계;
상기 진공 챔버 내에서 상기 금속층을 선택적으로 에칭하는 단계; 및
상기 금속 실리사이드층 상에 금속 질화물층을 선택적으로 형성하는 단계 - 상기 금속 질화물층을 선택적으로 형성하는 단계는 상기 진공 챔버 내에서 수행됨 -
를 포함한 방법.
실시예 2. 실시예 1에 있어서, 상기 선택적 퇴적 단계 및 상기 금속층을 선택적으로 에칭하는 단계는 이들 단계들 사이에 진공 파괴 없이 인시투(in-situ)로 수행되는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 금속층을 선택적으로 에칭하는 단계 및 상기 금속 질화물층을 선택적으로 형성하는 단계는 이들 단계들 사이에 진공 파괴 없이 인시투로 수행되는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 금속 실리사이드층 및 상기 금속층은 동일한 공정 가스를 이용하여 동시에 형성되는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 금속 질화물층을 선택적으로 형성하는 단계는 상기 금속 실리사이드층의 표면층을 질화시키는 단계를 포함한 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 선택적 퇴적 단계는 금속 할라이드를 포함한 공정 가스를 이용하여 수행되는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 선택적 에칭 단계는 금속 할라이드를 포함한 공정 가스를 이용하여 수행되는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 선택적 퇴적 단계는 약 400℃ 내지 약 500℃ 사이의 상승된 온도에서 수행되는 것인 방법.
실시예 9. 방법에 있어서,
반도체 핀의 제1 부분 위에 게이트 스택을 형성하는 단계;
상기 반도체 핀의 제2 부분 상에 반도체 물질을 에피택셜적으로 성장시키는 단계;
진공 챔버에서 금속층 및 금속 실리사이드층을 동시에 형성하는 단계 - 상기 금속 실리사이드층은 상기 반도체 물질 상에 형성됨 -;
진공 파괴 없이 상기 금속층을 제거하는 단계;
진공 파괴 없이 상기 금속 실리사이드층 상에 금속 실리콘 질화물층을 형성하는 단계;
상기 금속 실리콘 질화물층을 덮는 제1 접촉 에칭 정지 층(Contact Etch Stop Layer; CESL)을 형성하는 단계; 및
상기 제1 CESL 위에 제1 층간 유전체를 형성하는 단계
를 포함한 방법.
실시예 10. 실시예 9에 있어서,
상기 금속층 및 상기 금속 실리사이드층을 동시에 형성하는 단계 전에, 상기 반도체 물질을 덮는 제2 CESL 및 제2 층간 유전체를 형성하는 단계; 및
상기 반도체 핀의 상기 제1 부분 위의 더미 게이트 스택을 제거하는 단계 - 상기 게이트 스택은 상기 더미 게이트 스택에 의해 남겨진 리세스 내에 형성됨 -
를 더 포함하는 방법.
실시예 11. 실시예 9에 있어서, 상기 금속층 및 상기 금속 실리사이드층을 동시에 형성하는 단계는 TiCl4를 포함한 공정 가스를 이용하여 수행되는 것인 방법.
실시예 12. 실시예 11에 있어서, 상기 금속층을 제거하는 단계는 TiCl4를 포함한 추가 공정 가스를 이용하여 수행되는 것인 방법.
실시예 13. 실시예 9에 있어서,
접촉 개구를 형성하기 위해 상기 제1 CESL 및 상기 제1 층간 유전체를 에칭하는 단계; 및
상기 접촉 개구를 접촉 플러그로 충전하는 단계
를 더 포함한 방법.
실시예 14. 실시예 9에 있어서, 상기 금속층 및 상기 금속 실리사이드층은 각각 티타늄 층 및 티타늄 실리사이드층을 포함한 것인 방법.
실시예 15. 방법에 있어서,
반도체 핀의 제1 부분 위에 게이트 스택을 형성하는 단계;
상기 반도체 핀의 제2 부분 상에 반도체 물질을 에피택셜적으로 성장시키는 단계;
제1 공정 가스를 이용하여 금속층 및 금속 실리사이드층을 동시에 형성하는 단계 - 상기 금속 실리사이드층은 상기 반도체 물질 상에 형성됨 -;
제2 공정 가스를 이용하여 상기 금속층을 제거하는 단계 - 상기 제1 공정 가스와 상기 제2 공정 가스는 둘 다 할라이드를 포함함 -; 및
제3 공정 가스를 이용하여 상기 금속 실리사이드층 상에 금속 질화물층을 형성하는 단계
를 포함한 방법.
실시예 16. 실시예 15에 있어서, 상기 제1 공정 가스와 상기 제2 공정 가스는 각각 금속 할라이드를 포함한 것인 방법.
실시예 17. 실시예 16에 있어서, 상기 제1 공정 가스와 상기 제2 공정 가스는 동일한 금속 할라이드를 포함한 것인 방법.
실시예 18. 실시예 16에 있어서, 상기 금속층은 티타늄을 포함하고, 상기 제1 공정 가스와 상기 제2 공정 가스는 둘 다 TiCl4를 포함한 것인 방법.
실시예 19. 실시예 15에 있어서, 상기 금속 질화물층을 형성하는 단계는 상기 금속 실리사이드층의 표면층을 금속 실리콘 질화물층으로 변환하는 단계를 포함한 것인 방법.
실시예 20. 실시예 15에 있어서, 상기 금속층 및 상기 금속 실리사이드층을 동시에 형성하는 단계, 상기 금속층을 제거하는 단계 및 상기 금속 질화물층을 형성하는 단계는 동일한 공정 챔버 내에서 수행되는 것인 방법.

Claims (10)

  1. 방법에 있어서,
    소스/드레인 영역을 형성하는 단계;
    진공 챔버에서, 상기 소스/드레인 영역 상에 금속 실리사이드층과 상기 소스/드레인 영역에 인접한 유전체 영역 상에 금속층을 형성하기 위한 선택적 퇴적을 수행하는 단계;
    상기 진공 챔버 내에서 상기 금속층을 선택적으로 에칭하는 단계; 및
    상기 금속 실리사이드층 상에 금속 질화물층을 선택적으로 형성하는 단계 - 상기 금속 질화물층을 선택적으로 형성하는 단계는 상기 진공 챔버 내에서 수행됨 -
    를 포함한 방법.
  2. 제1항에 있어서, 상기 선택적 퇴적 단계 및 상기 금속층을 선택적으로 에칭하는 단계는 이들 단계들 사이에 진공 파괴 없이 인시투(in-situ)로 수행되는 것인 방법.
  3. 제1항에 있어서, 상기 금속층을 선택적으로 에칭하는 단계 및 상기 금속 질화물층을 선택적으로 형성하는 단계는 이들 단계들 사이에 진공 파괴 없이 인시투로 수행되는 것인 방법.
  4. 제1항에 있어서, 상기 금속 실리사이드층 및 상기 금속층은 동일한 공정 가스를 이용하여 동시에 형성되는 것인 방법.
  5. 제1항에 있어서, 상기 금속 질화물층을 선택적으로 형성하는 단계는 상기 금속 실리사이드층의 표면층을 질화시키는 단계를 포함한 것인 방법.
  6. 제1항에 있어서, 상기 선택적 퇴적 단계 또는 상기 선택적 에칭 단계 중 적어도 하나는 금속 할라이드를 포함한 공정 가스를 이용하여 수행되는 것인 방법.
  7. 제1항에 있어서, 상기 선택적 퇴적 단계는 400℃와 500℃ 사이의 상승된 온도에서 수행되는 것인 방법.
  8. 방법에 있어서,
    반도체 핀의 제1 부분 위에 게이트 스택을 형성하는 단계;
    상기 반도체 핀의 제2 부분 상에 반도체 물질을 에피택셜적으로 성장시키는 단계;
    진공 챔버에서 금속층 및 금속 실리사이드층을 동시에 형성하는 단계 - 상기 금속 실리사이드층은 상기 반도체 물질 상에 형성됨 -;
    진공 파괴 없이 상기 금속층을 제거하는 단계;
    진공 파괴 없이 상기 금속 실리사이드층 상에 금속 실리콘 질화물층을 형성하는 단계;
    상기 금속 실리콘 질화물층을 덮는 제1 접촉 에칭 정지 층(Contact Etch Stop Layer; CESL)을 형성하는 단계; 및
    상기 제1 CESL 위에 제1 층간 유전체를 형성하는 단계
    를 포함한 방법.
  9. 제8항에 있어서,
    상기 금속층 및 상기 금속 실리사이드층을 동시에 형성하는 단계 전에, 상기 반도체 물질을 덮는 제2 CESL 및 제2 층간 유전체를 형성하는 단계; 및
    상기 반도체 핀의 상기 제1 부분 위의 더미 게이트 스택을 제거하는 단계 - 상기 게이트 스택은 상기 더미 게이트 스택에 의해 남겨진 리세스 내에 형성됨 -
    를 더 포함하는 방법.
  10. 방법에 있어서,
    반도체 핀의 제1 부분 위에 게이트 스택을 형성하는 단계;
    상기 반도체 핀의 제2 부분 상에 반도체 물질을 에피택셜적으로 성장시키는 단계;
    제1 공정 가스를 이용하여 금속층 및 금속 실리사이드층을 동시에 형성하는 단계 - 상기 금속 실리사이드층은 상기 반도체 물질 상에 형성됨 -;
    제2 공정 가스를 이용하여 상기 금속층을 제거하는 단계 - 상기 제1 공정 가스와 상기 제2 공정 가스는 둘 다 할라이드를 포함함 -; 및
    제3 공정 가스를 이용하여 상기 금속 실리사이드층 상에 금속 질화물층을 형성하는 단계
    를 포함한 방법.
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