KR100735522B1 - 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 - Google Patents
반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 Download PDFInfo
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Abstract
반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자가 제공된다. 반도체 소자의 제조 방법은 제1 게이트 전극과 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터 및 제2 게이트 전극과 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터를 형성하고, 제1 및 제2 트랜지스터를 덮는 층간 절연막을 형성하고, 층간 절연막에 제1 소스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고, 노말 콘택홀에 의해 노출된 제1 소스 및 드레인 영역에 제1 오믹 콘택막을 형성하고, 층간 절연막에 제2 소스 및 드레인 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하고, 제1 오믹 콘택막이 형성된 제1 소스 및 드레인 영역에 오믹 콘택막을 더 형성하여 제2 오믹 콘택막을 완성하고, 노출된 제2 소스 및 드레인 영역에 제2 오믹 콘택막과 실질적으로 동일하거나 얇은 두께의 제3 오믹 콘택막을 완성하고, 노말 콘택홀 및 자기정렬 콘택홀을 매립하는 콘택 플러그를 형성하여 노말 콘택 및 자기정렬 콘택을 완성하는 것을 포함한다.
노말 콘택, 자기정렬 콘택, 오믹 콘택막
Description
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 제1 트랜지스터 200: 제2 트랜지스터
101: 기판 105, 205: 게이트 절연막
110: 제1 게이트 전극 120: 제1 스페이서
130: 제1 소스 및 드레인 영역 210: 제2 게이트 전극
220: 제2 스페이서 230: 제2 소스 및 드레인 영역
310, 320: 층간 절연막 410: 노말 콘택홀
420: 제1 금속층 430: 제1 오믹 콘택막
435: 노말 오믹 콘택막, 제2 오믹 콘택막
440: 노말 콘택 510: 자기정렬 콘택홀
520: 제2 금속층
535: 자기정렬 오믹 콘택막, 제3 오믹 콘택막
540: 자기정렬 콘택
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 정션 리키지 등 소자 특성이 향상된 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 반도체 장치 내에 콘택도 소구경화되고 이에 따라 콘택홀의 어스팩트 비(aspect ratio)도 증가하고 있다. 이러한 콘택의 소구경화로 인하여 사진 공정상 미세 패턴을 형성하는데는 한계가 있으므로, 사진 공정에서 수행할 수 있는 공정상 최소 마진 이하의 콘택을 형성하는 경우에는 자기정렬 콘택(self-alligned contact) 구조가 사용되고 있다.
일반적으로 반도체 소자는 다양한 크기의 콘택을 포함하고 있다. 예를 들면 종래의 일반적인 직선형 콘택인 노말 콘택(normal contact)과 자기정렬 콘택이 하나의 소자 내에 동시에 포함될 수 있다.
한편, 콘택들은 저항특성을 개선하고자 소스 및 드레인 영역과의 경계부에 오믹 콘택막을 구비하고 있다. 종래의 공정에 의하면 콘택들의 다양한 구경에 상관 없이 일률적인 공정으로 오믹 콘택막이 형성되므로, 자기정렬 콘택과 같은 콘택 구경이 좁은 콘택의 경우에는 노말 콘택에 비하여 오믹 콘택막이 과도하게 확산되거나 성장될 우려가 있어, 이로 인해 게이트 하부에 형성된 채널 영역까지 침식(encroachment)하게 되어 누설 전류가 발생할 수 있다.
이러한 문제점을 해결하고자, 자기정렬 콘택 영역의 오믹 콘택막을 얇게 형성하면 이와 동시에 형성되는 자기정렬 콘택 영역 이외의 노말 콘택 영역에서의 오믹 콘택막은 과도하게 얇아짐으로 인하여 오히려 저항특성이 열화될 우려가 있다. 따라서, 반도체 소자의 신뢰성을 향상시키기 위해서 콘택의 크기에 따라서 오믹 콘택막의 형성을 최적화할 필요성이 있다.
본 발명이 이루고자 하는 기술적 과제는 오믹 콘택막의 형성을 최적화하여 저항 특성과 누설 전류 특성 등을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 오믹 콘택막의 형성을 최적화하여 누설 전류 등 특성을 향상된 반도체 소자를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 게이트 전극과 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터 및 제2 게이트 전극과 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터를 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 제1 소스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고, 상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역에 제1 오믹 콘택막을 형성하고, 상기 층간 절연막에 상기 제2 소스 및 드레인 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하고, 상기 제1 오믹 콘택막이 형성된 상기 제1 소스 및 드레인 영역에 오믹 콘택막을 더 형성하여 제2 오믹 콘택막을 완성하고, 상기 노출된 제2 소스 및 드레인 영역에 상기 제2 오믹 콘택막과 실질적으로 동일하거나 얇은 두께의 제3 오믹 콘택막을 완성하고, 상기 노말 콘택홀 및 상기 자기정렬 콘택홀을 매립하는 콘택 플러그를 형성하여 노말 콘택 및 자기정렬 콘택을 완성하는 것을 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 제1 게이트 전극 및 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터와 제2 게이트 전극 및 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터를 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 제1 소스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고, 상기 층간 절연막 및 상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역의 상면을 덮는 제1 금속층을 형성함과 동시에 상기 제1 소스 및 드레인 영역의 상면에 형성된 상기 제1 금속층을 선택적으로 실리사이드화하여 제1 오믹 콘택막을 형성하고, 상기 실리사이드화되지 않은 제1 금속층을 제거하고, 상기 층간 절연막에 상기 제2 소스 및 드레인 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하고, 상기 제1 오믹 콘택막의 상면 및 상기 자기 정렬 콘택홀에 의해 노출된 상기 제2 소스 및 드레인 영역의 상면을 덮는 제2 금속층을 형성함 과 동시에 상기 제2 금속층을 선택적으로 실리사이드화하여, 상기 제1 오믹 콘택막이 형성된 상기 제1 소스 및 드레인 영역에 오믹 콘택막을 더 형성하여 제2 오믹 콘택막을 완성하고, 상기 제2 소스 및 드레인 영역에 상기 제2 오믹 콘택막과 실질적으로 동일하거나 얇은 두께의 제3 오믹 콘택막을 완성하고, 상기 노말 콘택홀 및 상기 자기정렬 콘택홀을 매립하는 콘택 플러그를 형성하여 노말 콘택 및 자기정렬 콘택을 완성하는 것을 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 반도체 소자의 제조 방법은 제1 게이트 전극 및 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터와 제2 게이트 전극 및 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터를 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 제1 소스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고, 상기 층간 절연막 및 상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역의 상면을 덮는 제1 금속층을 형성하고, 상기 제1 소스 및 드레인 영역의 상면에 형성된 상기 제1 금속층을 선택적으로 실리사이드화하여 제1 오믹 콘택막을 형성하고, 상기 실리사이드화되지 않은 제1 금속층을 제거하고, 상기 층간 절연막에 상기 제2 소스 및 드레인 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하고, 상기 제1 오믹 콘택막의 상면 및 상기 자기 정렬 콘택홀에 의해 노출된 상기 제2 소스 및 드레인 영역의 상면을 덮는 제2 금속층을 형성하고, 상기 제2 금속층을 선택적으로 실리사이드화하여, 상기 제1 오믹 콘택막이 형성된 상기 제1 소스 및 드레인 영역에 오믹 콘택막을 더 형성하여 제2 오믹 콘택막을 완성하 고, 상기 제2 소스 및 드레인 영역에 상기 제2 오믹 콘택막과 실질적으로 동일하거나 얇은 두께의 제3 오믹 콘택막을 완성하고, 상기 노말 콘택홀 및 상기 자기정렬 콘택홀을 매립하는 콘택 플러그를 형성하여 노말 콘택 및 자기정렬 콘택을 완성하는 것을 포함한다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자는 제1 게이트 전극과 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터 및 제2 게이트 전극과 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터, 상기 제1 소스 및 드레인 영역 상에 형성된 노말 콘택, 상기 노말 콘택과 상기 제1 소스 및 드레인 영역의 계면에 형성된 노말 오믹 콘택막, 상기 제2 소스 및 드레인 영역 상에 형성된 자기 정렬 콘택, 상기 자기 정렬 콘택과 상기 제2 소스 및 드레인 영역의 계면에 형성되며, 상기 노말 오믹 콘택막과 실질적으로 동일하거나 얇은 두께로 형성된 자기정렬 오믹 콘택막을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
한편, 본 명세서에서 사용하는 "노말 콘택(normal contact)"이란 게이트간 스페이스가 콘택홀 형성을 위한 사진 공정의 마진 이상으로 충분해서, 콘택홀 이미지가 전사된 포토레지스트 패턴만을 식각 마스크로 하여 형성한 콘택을 의미한다. 또한, "자기정렬 콘택(self-aligned contact)"이란 게이트간 스페이스가 콘택홀 형성을 위한 사진 공정의 마진보다 작아서, 사진 공정의 마진에 해당하는 콘택홀 이미지가 전사된 포토레지스트 패턴을 형성하되, 실질적인 식각 마스크로는 포토레지스트 패턴 하부의 게이트 측벽에 구비된 스페이서를 사용하여 콘택홀이 측벽 스페이서에 의해 정렬되어 형성된 콘택을 의미한다.
또한, 본 명세서에서 사용하는 "노말 오믹 콘택막"은 본 발명의 실시예들에 따른 반도체 소자에 있어서 노말 콘택과 소스 및 드레인 영역의 계면에 형성된 오믹 콘택막을 의미하며, "자기정렬 오믹 콘택막"은 자기정렬 콘택과 소스 및 드레 인 영역의 계면에 형성된 오믹 콘택막을 의미한다.
이하에서는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자에 대하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 제1 게이트 전극(110)과 제1 소스 및 드레인 영역(130)을 포함하는 제1 트랜지스터(100)와 제2 게이트 전극(210)과 제2 소스 및 드레인 영역(230)을 포함하는 제2 트랜지스터(200)를 구비한다.
제1 트랜지스터 영역(I)에 구비되는 제1 트랜지스터(100)는 게이트 절연막(105) 상에 형성된 제1 게이트 전극(110)과 제1 소스 및 드레인 영역(130)을 포함한다. 제1 게이트 전극(110)은 제1 도전막(111) 및 제1 하드 마스크막(113)을 포함할 수 있다. 예를 들면 제1 도전막(111)은 폴리실리콘막, 실리사이드막, 금속막과 같은 단일의 도전막으로 이루어지거나 또는 이들이 적층된 형태일 수 있다. 또한, 제1 게이트 전극(110)은 최상부에 제1 하드 마스크막(113)을 구비한다. 제1 게이트 전극(110)의 양 측벽에는 제1 스페이서(120)가 더 구비된다. 제1 소스 및 드레인 영역(130)은 게이트 전극 사이의 반도체 기판 내에 형성된다. 도면으로 도시하지는 않았으나, 이러한 제1 소스 및 드레인 영역(130)은 LDD 구조일 수 있다.
제2 트랜지스터 영역(II)에 구비되는 제2 트랜지스터(200)는 제2 게이트 전극(210)과 제2 소스 및 드레인 영역(230)을 포함한다. 이 때, 제2 트랜지스터(200)의 제2 게이트 전극(210)은 제2 도전막(211)과 제2 하드 마스크막(213)을 포함할 수 있는데, 이러한 제2 게이트 전극(210)은 전술한 제1 게이트 전극(110)과 실질적 으로 동일한 구조로 형성할 수 있으므로 중복되는 설명은 생략하기로 한다. 제2 게이트 전극(210)의 양 측벽에는 제2 스페이서(220)가 더 구비된다. 또한, 제2 소스 및 드레인 영역(230)도 전술한 제1 소스 및 드레인 영역(130)과 실질적으로 동일하게 형성할 수 있으므로 반복되는 설명은 생략하기로 한다.
제1 트랜지스터 영역(I)의 제1 소스 및 드레인 영역(130) 상에는 노말 콘택(440)이 형성되며, 노말 콘택(440)과 제1 소스 및 드레인 영역(130)의 계면에는 노말 오믹 콘택막(435)이 위치한다. 또한, 제2 소스 및 드레인 영역(230) 상에는 자기정렬 콘택(540)이 위치하며, 자기정렬 콘택(540)과 제2 소스 및 드레인 영역(230)의 계면에는 자기정렬 오믹 콘택막(535)이 형성된다.
여기서, 자기정렬 오믹 콘택막(535)의 두께는 노말 오믹 콘택막(435)의 두께보다 실질적으로 동일하거나 얇게 형성된다. 또한, 자기정렬 오믹 콘택막(535)의 일 측면은 인접한 제2 게이트 전극의 일측벽으로부터의 거리(d)가 약 400Å 정도 이상 이격되도록 형성될 수 있다. 이러한 구조는 자기정렬 오믹 콘택막(535)이 확산이나 과도한 성장(overgrowth)으로 인하여 스페이서 하부 영역으로 침식(encroachment)하는 것을 최소화할 수 있다. 따라서, 누설 전류 특성이 보다 개선될 수 있다. 뿐만 아니라, 노말 오믹 콘택막(435) 및 자기정렬 오믹 콘택막(535)은 적절한 두께를 유지할 수 있으므로, 콘택 저항특성이 저하되지 않으며 우수하다.
이러한 오믹 콘택막(435, 535)들은 예를 들면 Ti, Co, Ni 또는 W과 같은 금속의 실리사이드 물질로 이루어질 수 있는데 이에 한정되는 것은 아니다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도 2a 내지 도 2h에 근거하여 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한, 앞의 구조에서 설명한 각 구성요소들의 크기, 형상, 재질 등에 대해서는 중복을 피하기 위하여 그 설명을 생략하거나 간략하게 하도록 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(101) 상에 제1 트랜지스터(100) 및 제2 트랜지스터(200)를 형성한다. 도 2a에서 I 영역은 제1 트랜지스터(100)들이 형성된 영역을 나타내며, II 영역은 제2 트랜지스터(200)들이 형성된 영역을 나타낸다.
여기서, 제1 트랜지스터(100)의 제1 게이트 전극(110) 및 제1 스페이서(120)에 의해 노출된 제1 소스 및 드레인 영역(130)은 노말 콘택이 형성될 수 있는 정도로 비교적 넓은 간격으로 형성한다. 제2 트랜지스터(200)의 제2 게이트 전극(210) 및 제2 스페이서(220)에 의해 노출된 제2 소스 및 드레인 영역(230)은 자기정렬 콘택이 형성될 수 있을 정도의 좁은 간격으로 형성한다.
기판(101)으로는 단결정 실리콘 기판, 폴리실리콘 기판 또는 선택적 에피택셜 성장에 의해 형성된 실리콘 기판 등일 수 있으나, 이는 예시적인 것에 불과하다.
각각의 게이트 하부에 구비되는 게이트 절연막(105, 205)은 기판(101)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들수 있다.
반도체 기판에 이러한 제1 트랜지스터(100) 및 제2 트랜지스터(200)를 형성하는 공정은 당업계에 잘 알려진 공정에 의할 수 있으며, 본 발명이 그러한 제조 방법에 의해 제한되는 것은 아님을 밝혀둔다.
다음으로, 도 2b에 도시된 바와 같이, 제1 및 제2 트랜지스터(100, 200)를 덮는 층간 절연막(310, 320)을 형성한다. 이러한 층간 절연막(310, 320)은 예를 들면 화학기상증착(CVD)와 같은 방식으로 산화막 혹은 질화막 계열의 단일막 또는 복합막 형태로 형성할 수 있는데, 이에 한정되지는 않는다.
다음으로, 도 2c에 도시된 바와 같이 제1 트랜지스터 영역(I)의 층간 절연막(310) 내에 제1 소스 및 드레인 영역(130)의 상면을 노출시키는 노말 콘택홀(410)을 형성한다.
예를 들면, 노말 콘택홀(410) 형성 영역을 제외한 나머지 부분을 마스킹하는 포토 레지스트 패턴을 층간 절연막(310, 320) 상에 형성한 다음 포토 레지스트 패턴에 의해 노출된 노말 콘택홀 형성 영역을 이방성 식각하여 제1 소스 및 드레인 영역(130)의 상면을 노출시키는 노말 콘택홀(410)을 형성할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 노말 콘택홀(410)에 의해 노출된 제1 소스 및 드레인 영역(130)에 제1 오믹 콘택막(430)을 형성한다.
이러한 제1 오믹 콘택막(430)은 층간 절연막(310, 320)의 상면, 노말 콘택홀(410)의 내벽 및 노출된 제1 소스 및 드레인 영역(130)의 상면에 제1 금속층(420) 을 형성함과 동시에 형성될 수 있다. 구체적으로, 약 400 내지 800℃의 온도에서 플라즈마 화학적 기상 증착(PECVD)에 의해 제1 금속층(420)을 형성하면, 금속 성분이 증착되어 금속층을 형성함과 동시에 제1 소스 및 드레인 영역(130)의 상면에서만 선택적으로 실리사이드화되어 금속 실리사이드막을 형성할 수 있다. 이 때 형성된 금속 실리사이드막을 본 명세서에서는 제1 오믹 콘택막(430)이라 명명하기로 한다.
한편, 별도의 도면으로 도시하지는 않았으나 본 발명의 다른 실시예에 의하면, 전술한 제1 오믹 콘택막(430)은 금속층을 형성하는 공정과 실리사이드화하는 공정을 별도로 진행할 수 있다. 구체적으로, 실리사이드화 공정이 진행되지 않는 소정의 온도에서 금속층을 ALD 또는 PVD 등의 공정에 의해 증착한 다음, 증착된 금속층이 제1 소스 및 드레인 영역과의 계면에서 선택적으로 실리사이드화되도록 열처리하는 것을 포함하여 진행할 수 있다.
다음으로, 도 2e에 도시된 바와 같이 미반응된 제1 금속층을 제거한다. 즉, 앞서 형성된 금속 실리사이드막인 제1 오믹 콘택막(430)은 잔류시키면서도 실리사이드화되지 않은 제1 금속층만을 선택적으로 제거한다.
이러한 제1 금속층의 제거 방법은 금속층과 금속 실리사이드막 간의 식각 선택비를 갖는 건식 식각 또는 습식 식각에 의할 수 있다. 바람직하게는 금속층을 형성할 때 사용한 소스 가스를 식각 가스로 사용할 수 있다. 구체적인 예로, 제1 금속층을 Ti로 형성한 경우, Ti 소스 가스인 TiCl4 가스를 식각 가스로서 사용할 수 있다. 이러한 방법에 의하면 제1 금속층을 선택적으로 제거하는 공정은 전술한 제1 오믹 콘택막 형성 공정과 인시츄(in-situ)로 진행할 수 있다. 따라서, 이와 같은 방법으로 실리사이드화되지 않은 금속층을 제거하는 것은 공정상 잇점이 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 실리사이드화되지 않은 제1 금속층을 선택적으로 제거하는 공정을 제1 오믹 콘택막을 형성하는 공정과 익스 시츄(ex-situ)로 진행할 수도 있음은 물론이다.
다음으로, 도 2f에 도시된 바와 같이, 제2 트랜지스터 영역(II)에 형성된 층간 절연막(320) 내에 제2 소스 및 드레인 영역(230)의 상면을 노출시키는 자기정렬 콘택홀(510)을 형성한다.
도면에 도시되지는 않았으나, 이러한 자기정렬 콘택홀(510)을 형성하는 공정 중에 제1 오믹 콘택막(430)이 형성된 제1 트랜지스터 영역(I)의 상부에는 식각 방지를 위한 마스크 패턴을 더 형성할 수 있으며, 자기정렬 콘택홀(510) 형성 후 자기정렬 콘택홀 형성을 위한 마스크 패턴과 함께 제거될 수 있다.
도 2f에 도시된 바와 같이, 자기정렬 콘택홀(510)은 콘택홀의 상부가 하부보다 넓은 마진으로 형성되며, 제2 게이트 전극(210)의 측벽에 형성된 제2 스페이서(220)를 식각마스크로 하여 이에 정렬되도록 형성된다.
다음으로, 도 2g에 도시된 바와 같이 제2 오믹 콘택막(435) 및 제3 오믹 콘택막(535)을 완성한다. 여기서, 제2 오믹 콘택막(435)은 전술한 노말 오믹 콘택막에 해당되며, 제3 오믹 콘택막(535)은 전술한 자기정렬 오믹 콘택막에 해당된다.
도 2g을 참조하면, 먼저 노말 콘택홀(410) 하부에 형성된 제1 오믹 콘택막(도 2f의 430 참조)의 상면과 자기정렬 콘택홀(510)에 의해 노출된 제2 소스 및 드 레인 영역(230)의 상면을 덮는 컨포말한 제2 금속층(520)을 형성한다. 이 때, 전술한 제1 오믹 콘택막의 형성방법과 마찬가지로, 제2 금속층(520)의 형성과 동시에 실리사이드화되어 제2 오믹 콘택막(435)과 제3 오믹 콘택막(535)을 완성할 수 있다.
구체적으로, 노말 콘택홀(410) 하부의 제1 소스 및 드레인 영역(130)에 추가적으로 오믹 콘택막(미도시)이 더 형성되어 제2 오믹 콘택막(435)이 완성될 수 있으며, 이와 동시에 제2 소스 및 드레인 영역(230)에 제3 오믹 콘택막(535)이 형성될 수 있다. 여기서 추가적으로 형성된 오믹 콘택막은 제1 오믹 콘택막(도 2f의 430 참조)과 일체화되므로, 이들을 통합하여 완성된 제2 오믹 콘택막(435)으로 도시하였다. 여기서, 제3 오믹 콘택막(535)의 일 측면은 인접한 제2 게이트 전극(210)의 일측벽으로부터의 거리(d)가 약 400Å 정도 이상 이격되도록 형성할 수 있다.
한편, 별도의 도면으로 도시하지는 않았으나, 제2 오믹 콘택막과 제3 오믹 콘택막은 제2 금속층을 형성한 다음 별도의 열처리를 통해 실리사이드화함으로써 형성할 수 있다. 구체적으로, 실리사이드화되지 않는 온도에서 제2 금속층을 ALD 또는 PVD 공정에 의해 노말 콘택홀의 하부에 형성된 제1 오믹 콘택막의 상면과 자기정렬 콘택홀에 의해 노출된 제2 소스 및 드레인 영역의 상면을 덮도록 증착한 다음, 증착된 제2 금속층이 제1 오믹 콘택막이 형성된 제1 소스 및 드레인 영역과 제2 소스 및 드레인 영역에서 선택적으로 실리사이드화되도록 열처리하는 것을 포함하여 진행할 수 있다.
이와 같이 노말 오믹 콘택막인 제2 오믹 콘택막(435)은 두번의 공정에 걸쳐 오믹 콘택막이 형성된 것으로서, 우수한 저항 특성을 나타낼 수 있을 정도의 두께로 형성될 수 있다. 이에 비하여, 자기정렬 오믹 콘택막인 제3 오믹 콘택막(535)은 한번의 공정에 의해 형성된 것으로서, 종래에 비하여 얇은 두께로 형성되되 콘택 저항 특성을 열화시키지 않는 두께로 형성할 수 있다. 나아가, 자기정렬 오믹 콘택막인 제3 오믹 콘택막(535) 형성시 과도한 확산이나 성장에 의한 제2 게이트 전극(210)으로의 침식을 억제하여 전류 누설 특성을 개선할 수 있다. 이러한 제2 오믹 콘택막(435)과 제3 오믹 콘택막(535)은 본 발명의 사상 및 범위 내에서 본 발명에 적합한 제1 금속층 및 제2 금속층의 두께, 소스 가스의 유량, 온도, 압력 등의 조건을 조절하여 각 콘택 구조에 최적화된 두께의 오믹 콘택막을 구현할 수 있다.
다음으로 도 2h에 도시된 바와 같이, 오믹 콘택막이 완성된 노말 콘택홀 및 자기정렬 콘택홀 내에 콘택 플러그를 형성함으로써 노말 콘택(440) 및 자기정렬 콘택(540)을 완성한다.
구체적으로, 오믹 콘택막이 형성된 노말 콘택홀과 자기정렬 콘택홀을 매립하는 금속막을 형성한 다음, 층간 절연막(310, 320)의 상면이 노출되도록 화학기계적폴리싱(CMP) 등에 의해 평탄화함으로써 콘택 플러그를 형성하여 노말 콘택(440) 및 자기정렬 콘택(540)을 완성할 수 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 제1 및 제2 트랜지스터에 각각 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상 기 기판을 패키지하는 단계 등을 더 수행하여 반도체 소자를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따르면, 콘택 영역의 크기에 최적화된 오믹 콘택막을 형성함으로써 저항 특성 및 전류 누설 특성이 개선되어 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
Claims (26)
- 제1 게이트 전극과 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터 및 제2 게이트 전극과 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터를 형성하고,상기 제1 및 제2 트랜지스터를 덮는 층간 절연막을 형성하고,상기 층간 절연막에 상기 제1 소스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고,상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역에 제1 오믹 콘택막을 형성하고,상기 층간 절연막에 상기 제2 소스 및 드레인 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하고,상기 제1 오믹 콘택막이 형성된 상기 제1 소스 및 드레인 영역에 오믹 콘택막을 더 형성하여 제2 오믹 콘택막을 완성하고, 상기 노출된 제2 소스 및 드레인 영역에 상기 제2 오믹 콘택막과 실질적으로 동일하거나 얇은 두께의 제3 오믹 콘택막을 완성하고,상기 노말 콘택홀 및 상기 자기정렬 콘택홀을 매립하는 콘택 플러그를 형성하여 노말 콘택 및 자기정렬 콘택을 완성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 오믹 콘택막은 금속 실리사이드 물질인 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 금속은 Ti, Co, Ni 또는 W인 반도체 소자의 제조 방법
- 제1항에 있어서, 상기 제3 오믹 콘택막을 완성하는 것은상기 제3 오믹 콘택막의 측면을 상기 제2 게이트 전극의 측벽으로부터 400Å 이상 이격되도록 형성하는 것인 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 제1 오믹 콘택막을 형성하는 것은상기 층간 절연막 및 상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역의 상면을 덮는 제1 금속층을 형성하는 것과 동시에, 상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역에 형성된 상기 제1 금속층만을 선택적으로 실리사이드화하고,실리사이드화되지 않은 상기 제1 금속층을 선택적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 실리사이드화되지 않은 제1 금속층을 선택적으로 제거하는 것은상기 실리사이드화 공정과 인시츄로 진행하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 제1 오믹 콘택막 형성 공정은상기 층간 절연막 및 상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역의 상면을 덮는 제1 금속층을 형성하고,상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역에 형성된 상기 제1 금속층만을 선택적으로 실리사이드화하고,실리사이드화되지 않은 상기 제1 금속층을 선택적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 실리사이드화되지 않은 제1 금속층을 제거하는 것은상기 실리사이드화 공정과 인시츄로 진행하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 제2 및 제3 오믹 콘택막을 완성하는 것은상기 제1 오믹 콘택막의 상면과 상기 자기정렬 콘택홀에 의해 노출된 상기 제2 소스 및 드레인 영역의 상면을 덮는 제2 금속층을 형성함과 동시에 상기 제2 금속층을 선택적으로 실리사이드화하는 것을 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 제2 및 제3 오믹 콘택막을 완성하는 것은상기 제1 오믹 콘택막의 상면과 상기 자기정렬 콘택홀에 의해 노출된 상기 제2 소스 및 드레인 영역의 상면을 덮는 제2 금속층을 형성하고,상기 제2 금속층을 선택적으로 실리사이드화하는 것을 포함하는 반도체 소자의 제조 방법.
- 제1 게이트 전극 및 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터와 제2 게이트 전극 및 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터를 형성하고,상기 제1 및 제2 트랜지스터를 덮는 층간 절연막을 형성하고,상기 층간 절연막에 상기 제1 소스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고,상기 층간 절연막 및 상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역의 상면을 덮는 제1 금속층을 형성함과 동시에 상기 제1 소스 및 드레인 영역의 상면에 형성된 상기 제1 금속층을 선택적으로 실리사이드화하여 제1 오믹 콘택막을 형성하고,상기 실리사이드화되지 않은 제1 금속층을 제거하고,상기 층간 절연막에 상기 제2 소스 및 드레인 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하고,상기 제1 오믹 콘택막의 상면 및 상기 자기 정렬 콘택홀에 의해 노출된 상기 제2 소스 및 드레인 영역의 상면을 덮는 제2 금속층을 형성함과 동시에 상기 제2 금속층을 선택적으로 실리사이드화하여, 상기 제1 오믹 콘택막이 형성된 상기 제1 소스 및 드레인 영역에 오믹 콘택막을 더 형성하여 제2 오믹 콘택막을 완성하고, 상기 제2 소스 및 드레인 영역에 상기 제2 오믹 콘택막과 실질적으로 동일하거나 얇은 두께의 제3 오믹 콘택막을 완성하고,상기 노말 콘택홀 및 상기 자기정렬 콘택홀을 매립하는 콘택 플러그를 형성하여 노말 콘택 및 자기정렬 콘택을 완성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 제1 금속층 및 상기 제2 금속층은 각각 Ti로 이루어진 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 제1 금속층 및 상기 제2 금속층을 형성하는 것은 각각 PECVD법에 의하여 수행하는 반도체 소자의 제조 방법.
- 제12항에 있어서, 상기 제1 금속층을 제거하는 것은상기 제1 금속층을 선택적으로 실리사이드화하는 것과 인시츄로 진행하는 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 제1 금속층을 제거하는 것은 TiCl4 가스를 이용하는 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 제3 오믹 콘택막을 완성하는 것은 상기 제3 오믹 콘택막을 상기 제2 게이트 전극의 측벽으로부터 400Å 이상 이격되도록 형성하는 것인 반도체 소자의 제조 방법.
- 제1 게이트 전극 및 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터와 제2 게이트 전극 및 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터를 형성하고,상기 제1 및 제2 트랜지스터를 덮는 층간 절연막을 형성하고,상기 층간 절연막에 상기 제1 소스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고,상기 층간 절연막 및 상기 노말 콘택홀에 의해 노출된 상기 제1 소스 및 드레인 영역의 상면을 덮는 제1 금속층을 형성하고,상기 제1 소스 및 드레인 영역의 상면에 형성된 상기 제1 금속층을 선택적으로 실리사이드화하여 제1 오믹 콘택막을 형성하고,상기 실리사이드화되지 않은 제1 금속층을 제거하고,상기 층간 절연막에 상기 제2 소스 및 드레인 영역의 상면을 노출시키는 자 기정렬 콘택홀을 형성하고,상기 제1 오믹 콘택막의 상면 및 상기 자기 정렬 콘택홀에 의해 노출된 상기 제2 소스 및 드레인 영역의 상면을 덮는 제2 금속층을 형성하고,상기 제2 금속층을 선택적으로 실리사이드화하여, 상기 제1 오믹 콘택막이 형성된 상기 제1 소스 및 드레인 영역에 오믹 콘택막을 더 형성하여 제2 오믹 콘택막을 완성하고, 상기 제2 소스 및 드레인 영역에 상기 제2 오믹 콘택막과 실질적으로 동일하거나 얇은 두께의 제3 오믹 콘택막을 완성하고,상기 노말 콘택홀 및 상기 자기정렬 콘택홀을 매립하는 콘택 플러그를 형성하여 노말 콘택 및 자기정렬 콘택을 완성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제17항에 있어서,상기 제1 금속층 및 상기 제2 금속층은 각각 Ti로 이루어진 반도체 소자의 제조 방법.
- 제18항에 있어서,상기 제1 금속층 및 상기 제2 금속층을 형성하는 것은 각각 ALD 또는 PVD법에 의하여 수행하는 반도체 소자의 제조 방법.
- 제18항에 있어서,상기 제1 금속층을 제거하는 것은 상기 제1 금속층을 선택적으로 실리사이드화하는 것과 인시츄로 진행하는 반도체 소자의 제조 방법.
- 제18항에 있어서,상기 제1 금속층을 제거하는 것은 TiCl4 가스를 이용하는 반도체 소자의 제조 방법.
- 제17항에 있어서,상기 제3 오믹 콘택막을 완성하는 것은 상기 제3 오믹 콘택막의 측면이 상기 제2 게이트 전극의 측벽으로부터 400Å 이상 이격되도록 형성하는 것인 반도체 소자의 제조 방법.
- 제1 게이트 전극과 제1 소스 및 드레인 영역을 포함하는 제1 트랜지스터 및 제2 게이트 전극과 제2 소스 및 드레인 영역을 포함하는 제2 트랜지스터;상기 제1 소스 및 드레인 영역 상에 형성된 노말 콘택;상기 노말 콘택과 상기 제1 소스 및 드레인 영역의 계면에 형성된 노말 오믹 콘택막;상기 제2 소스 및 드레인 영역 상에 형성된 자기 정렬 콘택;상기 자기 정렬 콘택과 상기 제2 소스 및 드레인 영역의 계면에 형성되며, 상기 노말 오믹 콘택막과 실질적으로 동일하거나 얇은 두께로 형성된 자기정렬 오 믹 콘택막을 포함하는 반도체 소자.
- 제23항에 있어서,상기 오믹 콘택막은 금속 실리사이드 물질인 반도체 소자.
- 제24항에 있어서,상기 금속은 Ti, Co, Ni 또는 W인 반도체 소자.
- 제23항에 있어서,상기 자기정렬 오믹 콘택막의 측면은 인접한 상기 제2 게이트 전극의 측벽으로부터 400Å 이상 이격되어 형성된 반도체 소자.
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