JP2007134705A - 半導体素子及びその製造方法 - Google Patents

Abstract

【課題】オーミックコンタクト膜の形成を最適化して抵抗特性と漏洩電流特性などを向上させうる半導体素子及びその製造方法を提供する。
【解決手段】基板１０１の活性領域１３０上に形成されたシリサイド膜と、基板１０１の活性領域２３０上に形成されたシリサイド膜５３５とを備えている。シリサイド膜及びシリサイド膜５３５は、実質的に異なる厚さを有している。また、活性領域２３０は活性領域１３０に比べて密度の高いパターンを含んでいる。
【選択図】図１２

Description

本発明は、半導体素子及びその製造方法に係り、さらに詳細には、ジャンクションリンケージなど素子特性が向上した半導体素子及びその製造方法に関する。

集積回路チップは、シリコンのような半導体物質からなる基板上に数百万個のトランジスタなどの構成要素を含む。各々の構成要素は、大部分がアルミニウムなどの導電性物質からなる配線を介して相互に接続される。集積回路が高集積化され複雑になるにつれて、単一チップにより多い構成成分をパッケージするため、シリコン部分の面積は、縮小する必要がある。一方、シリコン表面と導電性配線との間の電気的な接続を適切に維持しながら表面積の大きさ低減するためには技術的な困難をともなう。例えば、表面の大きさが減少することによって、金属とシリコンとの間のコンタクト領域も減少するため、コンタクト抵抗が増加する。

小さくなる表面にさらに信頼性の高いコンタクトを提供するためには、表面が平滑であり非活性ガスに近いシリコンと反応可能な金属が、導電性及び信頼性の高いコンタクトを作るためのシリサイドを形成するために使用される。シリサイドコンタクは、典型的なコンタクトが形成されたシリコン領域の上に薄い金属層を塗布することで形成される。以後、熱処理されてシリコンと金属とが反応するように誘導し、金属とシリコンとの間にシリサイド層が形成される。反応に関与しない金属は除去され、シリコン表面はシリコンではないシリサイド層とコンタクトされる導電性の配線を介して相互連結される。

図１から図４は、シリサイドコンタクトを形成する先行技術を説明する。図１に示すように、まずゲート電極１０とソース／ドレーン領域３０（以下、活性領域と言う）とを有する金属酸化物半導体（ＭＯＳ：metal-oxide-semiconductor）トランジスタが基板４０上に周知の手順で製造される。ゲート電極１０は、ゲート絶縁膜１５上に形成されて活性領域３０と、基板間のチャンネル領域を覆うポリシリコンゲート層１１及びマスク層１３と、を含む。スペーサ２０は、ゲート電極１０の側壁に形成されて製造工程の間、正確な活性領域３０の整列に使われる。例えば、活性領域３０は、不純物が厚くドーピングされて非常に高い導電性を有する。側壁のスペーサ２０は、スペーサ２０下方に配置されている活性領域３０である薄くドーピングされたドレーン（ＬＤＤ：lightly doped drain）領域の生成を容易にする。ＬＤＤは、電場の強さを減少させてゲート１０の縁部近くに不純物ドーピングを正確に制御可能にし、トランジスタの作動に影響を及ぼす。

図２に示すように、絶縁膜５０は基板上に形成される。コンタクトホール５１が絶縁膜５０内に形成されて活性領域３０の部分を露出させる。その次に、金属薄膜層６０が絶縁膜５０表面に塗布されて同時に活性領域３０の一部分が露出される。全体装置は、図３で示すように、金属がコンタクトホール５１の底までシリコンと反応してシリサイド層７０を形成するように熱処理をする。図４で示すように、少なくとも絶縁膜５０の上部では反応に参加していない金属は除去され、コンタクトホール５１にアルミニウム層を塗布することで電気的に相互に接続される。

厚さ、抵抗（resistance）などのようなシリサイド層７０の特徴は、金属の種類（type）、アニーリング時間、温度などのさまざまなパラメーターで制御される。
シリサイド層７０の形成で注目すべき特徴は、基板の表面に沿ってシリサイドが順に成長（lateral growth）するということである。例えば、スペーサの側壁の下方において、チャンネル領域にシリサイドが浸蝕（encroachment）することは電流の漏洩を増加させて、トランジスタの不良をもたらす。不用のシリサイドの浸蝕を避けるための先行技術は、熱処理の前に活性領域に窒素のような浸蝕を阻害するイオンを注入することと関連がある。

他の問題は、大部分のトランジスタは敏感ではなく、ただ厚いシリサイドコンタクトのみを要求する反面、あるトランジスタは集積回路の駆動速度に敏感であり、これにより厚いシリサイドコンタクトが低い抵抗と共に要求されるという点である。先行技術は、他のトランジスタの活性領域では高い不純物ドーピング濃度を使用するものとは異なり、選択されたトランジスタの活性領域で低い不純物ドーピング濃度を使用して、選択されたトランジスタのために厚いシリサイド膜を提供している。

韓国公開特許２０００−０７３３６０号（第２、３ページ、図１から図４参照。）

そこで、本発明が解決しようとする技術的課題は、オーミックコンタクト膜の形成を最適化して抵抗特性及び漏洩電流特性などが向上する半導体素子及びその製造方法を提供することである。

本願の創作的特徴は、第１シリサイド膜が基板の第１素子領域上に形成され、第２シリサイド膜が第２素子領域に形成される。第２シリサイド膜は、第１シリサイド膜と同時に形成されるが、これは前記第１シリサイド膜及び前記第２シリサイド膜のための別個のコンタクト領域に適切である。

また、本願では、第１コンタクトホール及び第２コンタクトホールが基板の第１素子領域及び第２素子領域上の絶縁膜内に形成される。第２コンタクトホールは、第１コンタクトホールが形成された後に形成され、シリサイド膜はその中に形成される。第２シリサイド化は、前記第１コンタクトホール及び第２コンタクトホール内で実施される。

さらに、本願では、異なるパターン密度を有する第１素子領域及び第２素子領域に実質的に異なる厚さの第１シリサイド膜及び第２シリサイド膜を有した半導体素子を提供する。前記第１シリサイド膜及び第２シリサイド膜は、各々第１活性領域及び第２活性領域上で形成され、これらは同じイオン注入工程により不純物が注入される。
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。

本発明による半導体素子及びその製造方法によれば、コンタクト領域の大きさに最適化されたオーミックコンタクト膜を形成することで抵抗特性及び漏洩電流特性が改善されて信頼性が向上した半導体素子を提供できる。

本発明の利点及び特徴、そして、それらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で具現でき、単に本実施形態は本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供され、本発明は特許請求の範疇によってのみ定義される。明細書全体にわたって同一の参照符号は、同一の構成要素を示す。

集積回路の密度及び複雑性が増加するにつれて、シリコン面積の類型及び密度が多様化し、その結果、コンタクトの大きさと形状に対する要求も徐々に多様化している。例えば、基板の第１領域は、低い密度のゲートパターンで製造されて第２領域よりゲート間のコンタクトがより広い空間を有しうる。もし、同一工程で第１領域に大きいコンタクトが形成され第２領域に小さなコンタクトが形成されるようにシリサイド膜を形成するのに使用されるならば、これは結果的により大きいコンタクトのシリサイド化（silicidation）が不十分となったり小さなコンタクト周辺のシリサイド浸蝕（encroachment）をもたらす。

図５から図１２は、本発明の一実施形態による半導体素子とその製造方法を説明する。図５は、第１素子領域Ｉ及び第２素子領域ＩＩを有する基板１０１を含む半導体ウェハーの断面図である。素子領域ＩＩは密度の高いパターンを有する一方、素子領域Ｉは相対的に密度の低いパターンを含む。第１素子領域Ｉのトランジスタはソース／ドレーン領域を含む活性領域１３０、ゲート電極１１０（これはゲート層１１１と第１ハードマスク層１１３とを含む。）、及び側壁スペーサ１２０を含む。第２素子領域ＩＩ内のトランジスタは、活性領域２３０、ゲート電極２１０（これはゲート層２１１と第２ハードマスク層２１３とを含む）、及び側壁スペーサ２２０を含む。

図６に示すように、層間絶縁膜、例えば、酸化膜３１０、３２０は素子領域Ｉ及びＩＩ上に形成される。図７で示すように、ノーマルコンタクトホール４１０は酸化膜３１０内に形成され、活性領域１３０のコンタクト領域が露出する。
図８に示すように、第１金属層４２０は、例えばチタン（Ｔｉ）のような金属光沢を有する平滑な金属から形成され、基板１０１上に形成されて酸化膜３１０、３２０を覆って活性領域１３０を露出させる。金属層は、化学気相蒸着（ＣＶＤ：chemical vapor deposition）または他の適切な工程により形成される。本発明の一実施形態において、第１素子領域Ｉ上にノーマルコンタクトホール４１０と酸化膜３１０、３２０とを有するウェハーは、空になったチャンバの中に積載されてチタンテトラハライド（ＴｉＣｌ₄：titanium tetrahalide）、水素（Ｈ₂）、及びアルゴン（Ａｒ）を含む工程ガスと共に供給される。プラズマは、望ましくは、４００℃から８００℃の温度でチャンバの中で生成され、チタン層をコンタクトホールに形成する。チタン層は、形成されると同時に、活性領域から露出する部分でシリコンと反応し、第１シリサイド膜４３０を形成する。本実施形態で第１シリサイド膜４３０は、チタンシリサイドとなる。他の金属、例えば、コバルト、ニッケルなどの金属も適用することができる。これらを適用する場合、シリサイド膜はＣｏＳｉ₂またはＮｉＳｉ₂となる。この点において、第１シリサイド膜４３０は、第１素子領域Ｉ内に形成された素子のコンタクト抵抗の適切な量を提供するのに十分ではない第１厚さを形成する。

図９に示すように、ノーマルコンタクトホール４１０の底で第１シリサイド膜４３０を残しておき、反応に関与していない金属は選択的エッチングによって除去される。本発明の一実施形態では、金属膜のシリサイド化、及び形成後に反応しない金属が露出した金属チタンのエッチングが同時に実施される。しかし、活性領域のシリサイド膜（ＴｉＳｉ₂）はエッチングすることができないチタンテトラハライドに露出させることで除去してもよい。エッチングは形成（deposition）工程の間、同一ガスの注入で実施することもできるがプラズマ電源は消される。

図１０に示すように、第２コンタクトホールである自己整列コンタクトホール５１０は、酸化膜３２０内に形成され、第２素子領域ＩＩ内の活性領域２３０のコンタクト領域を露出させる。本発明の一実施形態によれば、自己整列コンタクトホール５１０は自己整列コンタクトホールである（側壁スペーサ２２０によって定義された）。これは第１素子領域Ｉのノーマルコンタクトホール４１０（典型的なフォトエッチング技術によって形成された）と異なる。自己整列コンタクトホール５１０は、ゲート電極１１０の間隔をより短縮するために適用される。そのため、活性領域２３０上のコンタクト領域は一般的にシリコン表面、活性領域と同様に領域Ｉでは、より小さい。

図１１に示すように、チタンを用いる場合を例とすれば、第２金属層５２０は、自己整列コンタクトホール５１０内の活性領域２３０に露出したコンタクト領域と同様に、ノーマルコンタクトホール４１０内の第１シリサイド膜４３０上に形成される。第１シリサイド膜４３０上に形成された金属は、図１１に示すようにさらに厚いシリサイド膜４３５を形成する。自己整列コンタクトホール５１０内に形成された金属は、活性領域２３０内のシリコンと反応して第２シリサイド膜５３５を第２素子領域ＩＩとして形成する。第２シリサイド膜５３５は、成長したシリサイド膜４３５よりさらに薄くてもよい。したがって、第１素子領域Ｉ内のシリサイド膜より、他の特性を有する第２素子領域ＩＩ内でシリサイド膜の形成を可能にして、異なるパターン密度を有する素子、素子間隔、コンタクト領域などを提供することもできる。

図１２に示すように、反応していない金属は酸化膜３１０、３２０の上部で除去することができる。金属プラグ４４０及び５４０は、各々ノーマルコンタクトホール４１０と自己整列コンタクトホール５１０との中に充填することで形成される。このとき、金属はタングステン（Ｗ）、銅（Ｃｕ）またはアルミニウム（Ａｌ）を使用してもよい。

本実施形態では、実質的に同等なドーピング濃度を有しながらも実質的に他のシリサイド膜をその上に有する活性領域を有する半導体構造の生成にある。例えば、図１１及び図１２に示すような本発明の一実施形態の構造は、他の素子領域Ｉ及びＩＩ内の活性領域１３０及び活性領域２３０に同一のイオン注入工程により不純物を注入することができ、異なる厚さのシリサイド膜を有するコンタクトで連結される。

前述した実施形態は、その順序及び詳細な技術が変更可能である。例えば、実施形態ではチタン（Ｔｉ）を用いてシリサイド膜を形成しているが、他の金属光沢を有する平滑な金属、非活性に近い金属等を適用することができる。また、コンタクト領域は、ソース／ドレーン領域のようにシリコン表面の特定種類のコンタクトホールの特定類型を適用する例について説明している。しかし、本発明では、コンタクト、コンタクトホール、シリコン表面などのどんな領域であっても適用可能であり、制限されない。さらに、本発明では、個別のシリサイド工程を二つ以上の素子領域でコンタクトを形成するために適用してもよい。

例えば、第１領域では一回のシリサイド工程が実施され、第２領域では二回の工程が実施され、そして第３領域では三回の工程が実施されてもよい。したがって、このような変化及び変形は、本発明の請求範囲の範疇内であると解釈されなければならない。
以上、添付された図面を参照して本発明の実施形態を説明したが、当業者ならば本発明の技術的思想や必須的な特徴を変更せずとも、他の具体的な形態に実施できるということを理解できると考えられる。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的ではないと理解せねばならない。

（産業上の利用可能性）
本発明の半導体素子は、高集積回路半導体素子、プロセッサ、ＭＥＭＳ（Micro Electro Mechanical）素子、光電子（optoelectronic）素子、ディスプレイ素子（display device）などの微細電子素子及びこれらの製造方法に適用することができる。

シリサイドコンタクトを形成する従来技術を説明するための断面図である。 シリサイドコンタクトを形成する従来技術を説明するための断面図である。 シリサイドコンタクトを形成する従来技術を説明するための断面図である。 シリサイドコンタクトを形成する従来技術を説明するための断面図である。 本発明の一実施形態による半導体素子と本発明の一実施形態によるシリサイドコンタクトの形成手順を示す断面図である。 本発明の一実施形態による半導体素子と本発明の一実施形態によるシリサイドコンタクトの形成手順を示す断面図である。 本発明の一実施形態による半導体素子と本発明の一実施形態によるシリサイドコンタクトの形成手順を示す断面図である。 本発明の一実施形態による半導体素子と本発明の一実施形態によるシリサイドコンタクトの形成手順を示す断面図である。 本発明の一実施形態による半導体素子と本発明の一実施形態によるシリサイドコンタクトの形成手順を示す断面図である。 本発明の一実施形態による半導体素子と本発明の一実施形態によるシリサイドコンタクトの形成手順を示す断面図である。 本発明の一実施形態による半導体素子と本発明の一実施形態によるシリサイドコンタクトの形成手順を示す断面図である。 本発明の一実施形態による半導体素子と本発明の一実施形態によるシリサイドコンタクトの形成手順を示す断面図である。

符号の説明

１０１：基板、１１０：ゲート電極、１２０：側壁スペーサ、１３０：活性領域、２１０：ゲート電極、２２０：側壁スペーサ、２３０：活性領域、３１０、３２０：酸化膜、４１０：ノーマルコンタクトホール、４２０：第１金属層、４３０：第１シリサイド膜、４３５：シリサイド膜、４４０：金属プラグ、５１０：自己整列コンタクトホール、５２０：第２金属層、５３５：第２シリサイド膜、５４０：金属プラグ

Claims (31)

1. 基板の第１領域上に形成された第１シリサイド膜と、
   前記基板の第２領域上に形成された第２シリサイド膜と、を備え、
   前記第１シリサイド膜及び前記第２シリサイド膜は、実質的に異なる厚さを有し、前記第２領域は前記第１領域に比べて密度の高いパターンを含むことを特徴とする半導体素子。
2. 前記第１シリサイド膜は、前記第２シリサイド膜より厚いことを特徴とする請求項１に記載の半導体素子。
3. 前記第１シリサイド膜は、ノーマルコンタクトホールに形成されたことを特徴とする請求項２に記載の半導体素子。
4. 前記第２シリサイド膜は、自己整列コンタクトホールに形成されたことを特徴とする請求項２に記載の半導体素子。
5. 前記第１シリサイド膜は、前記基板の前記第１領域内の第１活性領域上に形成されており、
   前記第２シリサイド膜は、前記基板の前記第２領域内の第２活性領域上に形成されており、
   前記第１活性領域及び前記第２活性領域は、同一のイオン注入工程により不純物が注入されていることを特徴とする請求項１に記載の半導体素子。
6. 前記第１領域及び前記第２領域はいずれもゲート電極を有し、前記第２領域のゲート電極の間隔は前記第１領域のゲート電極の間隔より狭いことを特徴とする請求項２に記載の半導体素子。
7. 半導体基板の第１素子領域の上に、第１コンタクト領域を有する第１シリサイド膜を形成する段階と、
   前記半導体基板の第２素子の上に、第１コンタクト領域と異なる第２コンタクト領域を有する第２シリサイド膜を形成する段階と、を含み、
   前記第１シリサイド膜と前記第２シリサイド膜とは、同時に形成することを特徴とする半導体素子の製造方法。
8. 前記第１素子領域及び前記第２素子領域上に絶縁膜を形成する段階をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
9. 前記第１素子領域上に形成された前記絶縁膜に第１コンタクトホールを形成する段階と、
   前記第２素子領域が前記絶縁膜によってマスクされている間に、前記第１コンタクトホール内に前記第１シリサイド膜を形成する段階と、をさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
10. 前記第２素子領域の前記絶縁膜内に第２コンタクトホールを形成する段階と、
    前記第２コンタクトホール内に前記第２シリサイド膜を形成する段階と、
    前記第１コンタクトホール内に前記第１シリサイド膜を形成する段階と、
    をさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
11. 前記第１シリサイド膜は前記第１活性領域上に形成され、
    前記第２シリサイド膜は前記第２活性領域上に形成され、
    前記第１活性領域及び前記第２活性領域は、同一のイオン注入工程により不純物が注入されることを特徴とする請求項７に記載の半導体素子の製造方法。
12. 前記第１コンタクト領域は、前記第２コンタクト領域より大きいことを特徴とする請求項７に記載の半導体素子の製造方法。
13. 前記第１シリサイド膜は、前記第２シリサイド膜より厚いことを特徴とする請求項１２に記載の半導体素子の製造方法。
14. 前記第１シリサイド膜は第１素子間隔を有する素子の間に形成され、
    前記第２シリサイド膜は前記第１素子間隔より狭い第２素子間隔を有する素子の間に形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
15. 第１素子領域及び第２素子領域を有する半導体基板上に絶縁膜を形成する段階と、
    前記半導体基板の前記第１素子領域に形成されている前記絶縁膜に第１コンタクトホールを形成する段階と、
    前記第１コンタクトホール内に第１シリサイド化を進行させる段階と、
    前記第１シリサイド化を進行させた後に、前記半導体基板の前記第２素子領域に形成されている前記絶縁膜に第２コンタクトホールを形成する段階と、
    前記第１コンタクトホール及び前記第２コンタクトホール内で第２シリサイド化を進行させる段階と、
    を含むことを特徴とする半導体素子の製造方法。
16. 前記第１コンタクトホールは、ノーマルコンタクトホールであることを特徴とする請求項１５に記載の半導体素子の製造方法。
17. 前記第２コンタクトホールは、自己整列コンタクトホールであることを特徴とする請求項１５に記載の半導体素子の製造方法。
18. 前記第１コンタクトホールは第１活性領域上に形成され、
    前記第２コンタクトホールは第２活性領域上に形成され、
    前記第１活性領域及び前記第２活性領域は、同一のイオン注入工程により不純物が注入されることを特徴とする請求項１５に記載の半導体素子の製造方法。
19. 前記第２シリサイド化は、前記第１コンタクトホール及び第２コンタクトホールで同時に進行されることを特徴とする請求項１５に記載の半導体素子の製造方法。
20. 前記第１コンタクトホールは第１パターン密度を有する素子の間に形成され、
    前記第２コンタクトホールは前記第１パターン密度より大きい第２パターン密度を有する素子の間に形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
21. 半導体基板の第１領域の第１コンタクトホールに、ｍ（ｍは、自然数）回のシリサイド化工程を実施してコンタクトを形成する段階と、
    前記半導体基板の第２領域の第２コンタクトホールに、前記ｍ回より少ないｎ（ｎは、自然数）回のシリサイド化工程を実施してコンタクトを形成する段階と、
    を含むことを特徴とする半導体素子の製造方法。
22. 前記第１領域及び第２領域上に絶縁膜を形成する段階をさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
23. 前記第１領域に形成された前記絶縁膜内に第１コンタクトホールを形成する段階と、
    前記第２領域が前記絶縁膜によってマスクされている間に、前記第１コンタクトホールに前記シリサイド化工程のうちの一つを実施する段階と、
    をさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
24. 前記第２領域に形成された前記絶縁膜内に前記第２コンタクトホールを形成する段階と、
    前記第１コンタクトホール及び前記第２コンタクトホール内で前記シリサイド化工程のうちの一つを同時に実施する段階と、をさらに含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
25. 前記第１コンタクトホールを前記半導体基板の第１活性領域上に形成する段階と、
    前記第２コンタクトホールを前記半導体基板の第２活性領域上に形成する段階と、を含み、
    前記第１活性領域及び前記第２活性領域は、同一のイオン注入工程により不純物を注入することを特徴とする請求項２１に記載の半導体素子の製造方法。
26. 前記第１コンタクトホールは、第１素子間隔を有する素子の間に形成されたノーマルコンタクトホールであり、
    前記第２コンタクトホールは、前記第１素子間隔よりさらに小さな第１素子スペーシングを有する素子の間に形成された自己整列コンタクトホールであることを特徴とする請求項２１に記載の半導体素子の製造方法。
27. 前記半導体基板の第３領域に、前記ｎ回より少ないｋ（ｋは、自然数）回のシリサイド化工程を実施してコンタクトを形成する段階をさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
28. 前記第１コンタクトホール内のコンタクトは二重の金属層によってシリサイド化され、
    前記第２コンタクトホール内のコンタクトは単一の金属層によってシリサイド化されていることを特徴とする請求項２１に記載の半導体素子の製造方法。
29. 半導体基板の第１素子領域の第１コンタクトホール内に、第１シリサイド膜を形成する段階と、
    半導体基板の第２素子領域の第２コンタクトホール内に、第２シリサイド膜を形成する段階と、
    前記第１コンタクトホール内に、前記第１シリサイド膜をさらに形成する段階と、を含み、
    前記第２コンタクトホールは、前記第１コンタクトホールより小さいことを特徴とする半導体素子の製造方法。
30. 前記第１コンタクトホール内に前記第１シリサイド膜をさらに形成する段階は、前記第２シリサイド膜を形成する段階と同時に実施されることを特徴とする請求項２９に記載の半導体素子の製造方法。
31. 前記第１シリサイド膜を形成する間、前記第２素子領域でのシリサイド化を防止する段階をさらに含むことを特徴とする請求項２９に記載の半導体素子の製造方法。

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