KR100755675B1 - 실리사이드화된 게이트의 형성 방법 - Google Patents

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Abstract

게이트는 게이트의 상부를 통한 실리사이드화를 제한하면서 그 측면을 통해 실리사이드화된다. 블록킹막은 게이트막 상에 형성될 수 있고, 게이트막의 측벽은 노출된다. 게이트의 측벽 상에 금속막이 형성되고, 열처리되어 게이트막을 실리사이드화한다. 블록킹막 상에 형성된 실리사이드막을 식각 마스크로 사용하는 식각 공정을 통해 게이트의 측벽은 노출될 수 있다.
게이트, 실리사이드

Description

실리사이드화된 게이트의 형성 방법{METHOD FOR FORMING A SILICIDED GATE}
도 1은 종래의 모스(MOS) 트랜지스터를 도시한다.
도 2 및 도 3은 게이트의 상면을 통한 모스 트랜지스터 게이트를 실리사이드화하기 위한 종래기술을 도시한다.
도 4 내지 도 6은 게이트의 상면 및 측벽을 통해 모스 트랜지스터의 게이트를 실리사이드화하기 위한 종래기술을 도시한다.
도 7 내지 도 16은 본 명세서에 개시된 발명 사상에 따라 실리사이드화된 게이트를 형성하는 방법의 일 실시예를 도시한다.
(도면의 주요 부분에 대한 부호의 설명)
10: 반도체 기판 11: 게이트 절연막
13: 폴리실리콘 게이트막 15: 제1 블록킹막
17: 폴리실리콘막 18: 마스크막
19a, 19: 측벽 스페이서 21: 소오스 및 드레인 영역
23: LDD 영역 25: 금속 실리사이드막
30a, 30b, 30: 층간 절연막 40, 70: 금속막
50: 실라사이드 마스크막 60: 제2 블록킹막
80: 실리사이드화된 게이트막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 실리사이드화된 게이트 구조물을 형성하는 방법에 관한 것이다.
도 1은 종래의 금속-산화물-반도체(MOS) 트랜지스터의 단면도이다. 트랜지스터는 단일 결정의 반도전성 물질, 가장 일반적으로는 실리콘으로 형성되는 기판(100) 상에 제조된다. 게이트 구조물(102)은 절연막(104), 게이트 전극(106), 마스크막(또는 캡핑막)(108) 및 측벽 스페이서(110)을 포함한다. 절연막(104)은 일반적으로 기판(100) 상에 얇은 실리콘 산화막을 성장시킴으로써 형성된다. 그런 다음, 게이트 전극(106)은 산화막 상에 도전성 물질막을 증착함으로써 형성된다. 도전성 물질은 금속 또는 도우프된 폴리실리콘일 수 있다. 마스크막(108) 및 측벽 스페이서(110)는 실리콘 산화물 및 실리콘 질화물과 같은 절연성 물질로 형성된다.
그런 다음, 소스 및 드레인 영역(액티브 영역으로도 명명됨)(112)은 게이트 구조물의 반대 측면의 기판 내에 형성된다. 소스 및 드레인 영역(112)은 기판(100) 내로 침투하는 고 에너지 불순물 이온과 기판을 충돌시키는 이온 주입에 의해 형성될 수 있다. 이러한 공정 동안, 게이트 구조물(102)은 마스크로서 역할하고, 이온들이 게이트 구조물 아래의 기판 내로 주입되는 것을 방지한다. 그런 다음, 트랜지스터는 게이트 전극 및 액티브 영역과 콘택을 형성하도록 배열되고 일반적으로 알루미늄으로 형성된 금속 도전체를 통해 다른 회로 소자에 연결된다.
소스 및 드레인 사이의 게이트 구조물 바로 아래의 기판(100) 영역은 채널 영역으로 알려져있고, 정상 상태(normal state)에서는 도전성이 약하다. 게이트에 전압이 인가되면, 채널 영역의 전기 도전성이 향상되고, 소스 및 드레인 사이에 전류가 흘러 스위칭 또는 증폭(amplification)과 같은 유용한 기능이 수행될 수 있다.
전형적인 집적회로(IC) 칩은 웨이퍼로 알려진 대형 단일 결정의 일부인 기판 상에 제조된 수많은 모스(MOS) 트랜지스터들을 포함할 수 있다. 수십의 칩들이 단일 웨이퍼 상에 제조될 수 있는데, 제조 공정이 완료된 후 개별적인 IC 칩으로 컷팅된다. IC 칩들의 밀도 및 복잡성(complexity)이 계속해서 증가함에 따라, 단일 칩 상에 더 많은 트랜지스터들을 채우기 위해 소스, 드레인 및 게이트와 같은 트랜지스터의 형태들(features)의 크기가 감소되어야 한다. 특징적 크기(feature size)를 감소시키는 하나의 기술적인 시도는 각각의 트랜지스터의 게이트, 소스 및 드레인의 충분한 전기적 연결을 유지시키는 것이다. 특징적 크기가 감소함에 따라, 금속 도전체와 실리콘 형태들(silicon features) 사이의 콘택 영역이 감소하고, 따라서 콘택 저항이 증가한다.
더 작은 표면 영역을 통해 보다 신뢰성있는 콘택을 제공하기 위해, 어떤 금속을 사용하여 콘택을 형성할 수 있는데, 이것은 그들이 실리콘과 반응하여 도전성이 높고 신뢰할 수 있는 콘택을 제공하는 실리사이드를 형성하기 때문이다. 콘택이 형성되는 실리콘 영역 상에 금속 박막을 형성함으로써 실리사이드 콘택을 전형적으로 형성하고, 그런 다음 열적으로 처리하여 실리콘과 금속이 반응하여 실리사이드 를 형성하게 한다. 예를 들어 소스 또는 드레인을 포함하는 일부 예에서, 잔류하는 실리콘의 반도전성 특성을 보존하기 위하여 단지 실리콘 형태의 일부만이 실리사이드로 변환되어야 한다. 예를 들어 게이트 전극을 포함하는 다른 예에서, 실리콘을 완전하게 실리사이드화하여 최대 도전성을 제공하는 것은 잇점이 있을 수 있다.
모스 트랜지스터의 게이트를 실리사이드화하는 하나의 종래 기술은 게이트 상면을 통해 전체 게이트를 실리사이드화하고자 한다. 도 1에 도시된 바와 같이, 이러한 기술에서 폴리실리콘 게이트를 포함하는 모스 트랜지스터는 먼저 종래의 방식으로 제조된다. 그런 다음, 도 2를 참조하면, 자기정렬적 실리사이드(샐리사이드;salicide) 공정을 통해 액티브 영역의 일부를 실리사이드화하여 소스 및 드레인(112)에 대한 실리사이드 콘택(114)을 형성한다. LDD(lightly doped drain) 영역(116)은 채널 영역의 각 측면 상에 형성되어 게이트의 에지 부근에서 전계 강도(electric field strength)와 그에 따르는 역효과를 감소시킨다.
그 다음, 실리콘 산화물 또는 실리콘 질화물인 절연막(118)을 전체 기판(100) 상에 형성한다. 그런 다음, 도 2에 도시된 바와 같이, 화학적 기계적 연마(CMP)와 같은 평탄화 공정을 통해 마스크막(108) 및 측벽 스페이서(110)의 일부와 함께 절연막(118)의 일부를 제거하여 게이트막(106)을 노출시킨다. 도 3에 도시된 바와 같이, 티타늄(Ti), 코발트(Co), 또는 니켈(Ni)과 같은 얇은 금속막(120)을 전체 웨이퍼 상에 형성한 다음, 열처리하여 금속이 폴리실리콘과 반응하게 하고 실리사이드막(122)을 형성한다. 보호막의 표면 상의 반응하지 않은 금속은 식각 공정을 통해 제거된다.
비록 게이트막의 많은 부분이 이 공정을 통해 실리사이드화된다고 해도, 금속막과 폴리실리콘 게이트 사이의 작은 접촉 영역으로 인해 게이트막을 완전하게 실리사이드화하는 것은 곤란하거나 불가능할 수 있다. 보다 완전한 실리사이드화를 제공하기 위해, 또 다른 종래기술은 게이트막의 상면과 측면을 금속막에 노출시킨다. 또한, 이 기술도 종래의 방식으로 폴리실리콘 게이트를 갖는 모스 트랜지스터를 형성함으로써 시작한다. 그런 다음, 도 4에 도시된 바와 같이, 게이트막(106)과 액티브 영역은 샐리사이드 공정을 통해 부분적으로 실리사이드화되어 실리사이드막(124)을 형성한다.
그 다음, 절연막(126)을 전체 기판(100) 상에 형성한다. 도 5에 도시된 바와 같이, 절연막(126)과 측벽 스페이서(110)를 식각하여 게이트막의 상면 뿐만 아니라 측벽 일부도 노출시킨다. 도 6에 도시된 바와 같이, 또 다른 금속층(128)을 게이트막(106)의 상부 및 측벽 상에 형성하고, 그 구조물을 다시 열처리하여 게이트막을 완전하게 실리사이드화한다.
비록 도 4-6에 도시된 공정이 전체 게이트를 완전하게 실리사이드화할 수 있다 해도, 용인할 수 없는 특성을 갖는 게이트가 만들어지는 경향이 있다. 예를 들면, 게이트막의 코너가 라운드질 수 있고, 측벽이 바깥쪽으로 부풀어 오를 수 있다. 이것은 공정 진행을 더 어렵게 하고, 불규칙한 소자 형상을 초래하며, 인접한 게이트 구조물 사이에 기생 커패시턴스를 증가시킬 수 있다. 또한, 이 공정도 실리사이드화 공정에 의해 특히 게이트 산화막과 만나는 게이트막(106)의 바닥에 폴리실리콘이 소비됨에 따라, 게이트막(106) 내 보이드를 형성할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 완전하게 실리사이드화된 게이트를 형성함으로써 반도체 소자의 신뢰성을 향상시킬 수 있는 게이트 구조물의 형성방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 게이트 구조물의 형성 방법은 반도체 기판상에 게이트막을 형성하고, 상기 게이트막의 상부를 덮는 블록킹막을 형성하고, 상기 게이트막의 측벽을 노출시키고, 상기 게이트막의 측벽을 통해 상기 게이트막을 실리사이드화하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 게이트 구조물의 형성 방법은 트랜지스터의 채널 영역 상에 게이트막을 형성하고, 상기 게이트막의 측벽을 통해 상기 게이트막을 실리사이드화하고, 상기 게이트막의 상부를 통한 실리사이드화를 제한하는 것을 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 게이트 구조물의 형성 방법은 반도체 기판상에 게이트막을 형성하는 단계, 상기 게이트막을 실리사이드화하는 단계 및 상기 게이트막의 상부에서 실리사이드화를 방지하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에 개시된 발명 사상에 따라 실리사이드화된 게이트를 형성하는 방법의 일 실시예가 도 7 내지 도 16에 도시된다.
도 7을 참조하면, 트랜지스터의 게이트 구조물(20)을 반도체 기판(10) 상에 형성한다. 게이트 구조물은 게이트 절연막(11), 폴리실리콘 게이트막(13), 제1 블록킹막(15), 또 다른 폴리실리콘막(17), 마스크막(18) 및 측벽 스페이서(19a)를 포함한다. 제1 블록킹막(15)은 게이트막(13)의 상부를 통한 실리사이드화를 지연시키거나 방지할 수 있는 어떤 것이라도 될 수 있다. 본 실시예에서, 제1 블록킹막(15)은 예를 들면 약 300 내지 1000Å의 두께로 형성된 실리콘 질화막(Si3N4)일 수 있다. 또한, 마스크막(18)도 실리콘 질화물로 형성될 수 있다.
게이트 구조물(20)이 형성되면, 게이트 절연막(11) 아래의 채널 영역을 마스 킹하는 게이트 구조물(20)을 이용하여 이온주입을 통해 기판(10) 내에 소스 및 드레인 영역(21)(액티브 영역으로 명명되기도 함)을 형성한다. 또한, LDD(Lightly doped drain)영역(23)은 채널 영역의 각 측면에 형성된다. 그런 다음, 도 8에 도시된 바와 같이, 샐리사이드(salicide, self-aligned silicide) 공정으로 소스 및 드레인 영역(21)의 표면에 금속 실리사이드막(25)을 형성한다.
도 9를 참조하면, 기판(10)의 전체 트랜지스터 영역 상에 층간 절연막(30a)을 형성하는데, 예를 들면 측벽 스페이서(19a)와 동일한 물질일 수 있는 실리콘 산화물(SiO2)을 사용할 수 있다. 그런 다음, 도 10에 도시된 바와 같이, 화학적 기계적 연마(CMP)와 같은 공정을 통해 마스크막(18), 측벽 스페이서(19a)의 상부와 함께 층간 절연막(30a)의 상부를 제거하여 폴리실리콘막(17)을 노출시킨다.
도 11을 참조하면, 노출된 폴리실리콘막(17) , 층간 절연막(30a)의 잔류된 부분(30b) 및 측벽 스페이서의 잔류된 부분(19b) 상에 금속막(40)을 형성한다. 적절한 금속의 예로서는 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 탄탈륨(Ta), 플라티늄(Pt), 하프늄(Hf), 몰리브데늄(Mo) 등을 포함한다. 그런 다음, 금속막(40)과 폴리실리콘막(17)이 반응을 일으키도록 전체 구조물을 열처리하고, 이로써 금속 실리사이드를 형성한다. 바람직하게는, 도 12에 도시된 바와 같이, 폴리실리콘막(17)은 금속 실리사이드막(50)으로 완전히 변환된다. 반응하지 않은 금속은 습식 식각과 같은 적절한 공정으로 제거된다.
그런 다음, 도 13에 도시된 바와 같이, 잔류된 측벽 스페이서(19b)와 함께 잔류된 층간 절연막(30b)을 제거하여 게이트막(13)의 측벽을 노출시킨다. 본 실시예에서, 게이트막(13)은 그 높이의 1/2 이상으로 노출된다. 층간 절연막(30)과 측벽 스페이서(19) 부분은 예를 들어 실리사이드막(50)을 마스크막으로 하여 습식 및/또는 건식 식각을 통해 제거할 수 있다. 잔류된 층간 절연막(30) 및 측벽 스페이서(19)는 제2 블록킹막(60)을 형성하는데, 본 실시예에서 약 50 ~ 300Å 두께인 것이 바람직하다.
도 14를 참조하면, 실리사이드 마스크막(50)은 식각과 같은 적절한 공정으로 제거된다.
도 15를 참조하면, 게이트막(13)의 노출된 측벽 부분 뿐만 아니라 제1 블록킹막(15)와 제2 블록킹막(60)과 같은 다른 노출된 표면에도 금속막(70)을 형성한다. 금속막은 예를 들어 Ni, Co, Mo, Ti, Hf, Ta, W, Pt과 같은 고융점 금속(refractory metal) 또는 이들의 조합물로 형성될 수 있는데, 가장 바람직하게는 Ni 또는 Ni을 포함하는 조합물이다. 금속막은 기화(evaporation), 스퍼터링 증착, 화학적 기상증착(CVD), 원자층 증착(ALD)과 같은 적절한 증착 기술로 형성할 수 있다.
그런 다음, 또 다른 열처리 공정을 수행하여 금속막(70)과 폴리실리콘 게이트막(13)이 반응하게하고, 이로써 측벽을 통해 금속막(13)을 실리사이드화한다. 제1 블록킹막(15)은 게이트막(13)의 상부로부터의 실리사이드 형성을 방지하고, 제2 블록킹막(60)은 소스 및 드레인 영역 상에 실리사이드 형성을 방지한다. 도 16에 도시된 바와 같이, 반응하지 않은 금속은 습식 식각과 같은 적절한 공정을 통해 다 시 제거되고, 이로써 실리사이드화된 게이트막(80)이 남겨진다.
실리사이드 공정에 대한 방향성 제어의 측면을 알림으로써, 본 명세서에 개시된 발명 사상은 게이트막을 통해 진행함에 따라 실리콘-실리사이드 계면의 거동의 개선된 제어를 제공할 수 있다. 따라서, 전술한 실시예에서는 굴곡진 코너와 표면, 보이드 등과 같은 종래 기술의 불리한 결과의 일부 또는 전부를 회피하면서도 완전하게 실리사이드화된 게이트막을 형성할 수 있다.
전술한 실시예들은 본 명세서에 개시된 발명 사상에 따라 배열 및 세부에서 변형될 수 있다. 예를 들면, 게이트 물질은 폴리실리콘에 한정되지 않으며, 다양한 스페이서, 절연막, 유전막 등은 특정 물질에 한정되지는 않는다. 마찬가지로, 게이트의 상부를 통해 실리사이드화를 억제하거나 블록킹하기 위한 다른 기술들도 본 명세서에 개시된 발명 사상에 따라 가능하다. 따라서, 그러한 변경 및 변형은 다음의 청구항의 범위 내에 속하는 것으로 고려된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따르면, 게이트의 상부로부터의 실리사이드화는 억제하면서 완전하게 실리사이드화된 게이트를 형성함으로써 반도체 소자의 신뢰성 을 향상시킬 수 있는 게이트 구조물을 제공할 수 있다.

Claims (25)

  1. 반도체 기판상에 게이트막을 형성하고,
    상기 게이트막의 상부를 덮는 제1 블록킹막을 형성하고,
    상기 게이트막의 각 측면의 상기 반도체 기판 내에 액티브 영역을 형성하고,
    상기 액티브 영역 상에 제2 블로킹막을 형성하고,
    상기 게이트막의 측벽을 노출시키고,
    상기 게이트막의 측벽을 통해 상기 게이트막을 실리사이드화하는 것을 포함하는 게이트 구조물의 형성방법.
  2. 제1항에 있어서,
    상기 제1 블록킹막은 실리콘 질화물을 포함하는 게이트 구조물의 형성방법.
  3. 제2항에 있어서,
    상기 제1 블록킹막은 300 내지 1000Å의 두께로 형성되는 게이트 구조물의 형성방법.
  4. 제1항에 있어서,
    상기 게이트막의 측벽을 노출시키는 것은 상기 게이트막의 높이의 적어도 1/2을 노출시키는 것을 포함하는 게이트 구조물의 형성방법.
  5. 제1항에 있어서,
    상기 측벽을 노출시키는 것은
    상기 제1 블록킹막 상에 실리사이드막을 형성하고,
    상기 실리사이드막을 식각 마스크로 사용하는 것을 포함하는 게이트 구조물의 형성방법.
  6. 제5항에 있어서,
    상기 제1 블록킹막 상에 실리사이드막을 형성하는 것은
    상기 제1 블록킹막 상에 폴리실리콘막을 형성하고,
    상기 폴리실리콘막을 실리사이드화하는 것을 포함하는 게이트 구조물의 형성방법.
  7. 제6항에 있어서,
    상기 제1 블록킹막은 실리콘 질화물을 포함하는 게이트 구조물의 형성방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 제2 블록킹막을 형성하는 것은
    상기 게이트막의 측벽에 스페이서를 형성하고,
    상기 액티브 영역 상에 층간 절연막을 형성하고,
    상기 스페이서 및 상기 층간 절연막의 일부를 식각하는 것을 포함하는 게이트 구조물의 형성방법.
  10. 제1항에 있어서,
    상기 게이트막의 측벽을 통해 상기 게이트막을 실리사이드화하는 것은
    상기 제1 블록킹막 및 상기 게이트막의 노출된 측벽 상에 금속막을 형성하고,
    상기 게이트막 및 상기 금속막을 열처리하는 것을 포함하는 게이트 구조물의 형성방법.
  11. 제10항에 있어서,
    상기 금속막은 니켈을 포함하는 게이트 구조물의 형성방법.
  12. 트랜지스터의 채널 영역 상에 게이트막을 형성하고,
    상기 게이트막 상에 블록킹막을 형성하고,
    상기 블록킹막 상에 실리사이드막을 형성하고,
    상기 게이트막의 측벽을 통해 상기 게이트막을 실리사이드화하는 것을 포함하는 게이트 구조물의 형성방법.
  13. 제12항에 있어서,
    상기 게이트막은 금속 단일막에 의해 완전히(fully) 실리사이드화되는 게이트 구조물의 형성방법.
  14. 삭제
  15. 제12항에 있어서,
    상기 블록킹막은 실리콘 질화물을 포함하는 게이트 구조물의 형성방법.
  16. 제15항에 있어서,
    상기 블록킹막은 300 내지 1000Å의 두께로 형성되는 게이트 구조물의 형성방법.
  17. 삭제
  18. 제12항에 있어서,
    식각 마스크로서 상기 실리사이드막을 이용하여 상기 게이트막의 측벽을 노출시키는 것을 더 포함하는 게이트 구조물의 형성방법.
  19. 제12항에 있어서,
    상기 블록킹막 상에 실리사이드막을 형성하는 것은
    상기 블록킹막 상에 폴리실리콘막을 형성하고,
    상기 폴리실리콘막을 실리사이드화하는 것을 포함하는 게이트 구조물의 형성방법.
  20. 반도체 기판상에 게이트막을 형성하는 단계;
    상기 게이트막 상에 블록킹막을 형성하는 단계;
    상기 블록킹막 상에 실리사이드막을 형성하는 단계; 및
    상기 게이트막을 실리사이드화하는 단계를 포함하는 게이트 구조물의 형성방법.
  21. 제20항에 있어서,
    상기 게이트막을 실리사이드화하는 단계는,
    상기 게이트막의 측벽을 노출시키고,
    상기 노출된 게이트막의 측벽을 통해 상기 게이트막을 실리사이드화하는 단계를 포함하는 게이트 구조물의 형성방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제20항에 있어서,
    상기 게이트막의 측면에 스페이서를 형성하고,
    상기 스페이서의 측벽을 노출시키는 단계를 더 포함하는 게이트 구조물의 형성방법.
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