KR100788367B1 - 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법 Download PDF

Info

Publication number
KR100788367B1
KR100788367B1 KR1020060137337A KR20060137337A KR100788367B1 KR 100788367 B1 KR100788367 B1 KR 100788367B1 KR 1020060137337 A KR1020060137337 A KR 1020060137337A KR 20060137337 A KR20060137337 A KR 20060137337A KR 100788367 B1 KR100788367 B1 KR 100788367B1
Authority
KR
South Korea
Prior art keywords
region
gate insulating
semiconductor substrate
drain region
drift
Prior art date
Application number
KR1020060137337A
Other languages
English (en)
Inventor
신현수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060137337A priority Critical patent/KR100788367B1/ko
Priority to US11/955,235 priority patent/US7851329B2/en
Priority to CN2007101948872A priority patent/CN101211975B/zh
Application granted granted Critical
Publication of KR100788367B1 publication Critical patent/KR100788367B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Abstract

이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 게이트 전극과 드리프트 도핑 영역 사이에 트렌치를 채우는 게이트 절연막 또는 카운트 도핑 영역이 개재된다. 이에 따라, 이디모스 트랜지스터의 평면적을 감소시켜 고도로 집적화된 반도체 소자를 구현할 수 있다.
이디모스 트랜지스터, 로코스, 트렌치, 카운트 도핑 영역

Description

이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법{Semiconductor Devices Having an EDMOS Transistor and Method of Forming The Same}
도 1은 종래의 이디모스 트랜지스터의 형성 방법을 설명하기 위한 공정 단면도이다.
도 2는 본 발명의 제 1 구현예에 따른 이디모스 트랜지스터를 갖는 반도체 소자를 나타내는 단면도이다.
도 3 및 도 4는 본 발명의 제 1 구현예에 따른 이디모스 트랜지스터를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제 2 구현예에 따른 이디모스 트랜지스터를 갖는 반도체 소자를 나타내는 단면도이다.
도 6은 본 발명의 제 2 구현예에 따른 이디모스 트랜지스터를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 이디모스 트랜지스터(EDMOS transistor; Extend Drain Metal Oxide Semiconductor transistor) 를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자를 구성하는 단일 소자들 중에는 고전압을 제어하는 트랜지스터가 있다. 이러한 고전압을 제어하는 트랜지스터로서 이디모스 트랜지스터가 제안된 바 있다. 이디모스 트랜지스터는 고전압이 인가되는 드레인과 게이트간의 절연특성을 향상시키기 위하여, 게이트와 드레인 사이에 상대적으로 두꺼운 산화막이 개재된다. 이러한 종래의 이디모스 트랜지스터를 도 1을 참조하여 설명한다.
도 1은 종래의 이디모스 트랜지스터의 형성 방법을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 반도체 기판(1)의 소정영역에 제 1 게이트 산화막(2)을 형성한다. 제 1 게이트 산화막(2)을 형성하는 방법을 구체적으로 설명하면, 반도체 기판(1) 상에 개구부를 갖는 질화막 패턴(미도시함)을 형성한다. 개구부는 반도체 기판(1)의 소정영역을 노출시킨다. 질화막 패턴을 갖는 반도체 기판(1)에 열산화 공정을 수행하여 제 1 게이트 산화막(2)을 형성한다. 이어서, 질화막 패턴을 제거한다.
제 1 게이트 산화막(2) 아래의 반도체 기판(1)에 드리프트 도핑 영역(3, drift doping region)을 형성하고, 제 1 게이트 산화막(2) 양측에 소오스 영역(4s) 및 드레인 영역(4d)을 각각 형성한다. 소오스 영역(4s)은 제 1 게이트 산화막(2)과 옆으로 이격되도록 형성하고, 드레인 영역(4d)은 제 1 게이트 산화막(2)과 인접하도록 형성한다. 드리프트 도핑 영역(3)과 드레인 영역(4d)은 서로 접속된다. 드리프트 도핑 영역(3)과 소오스 및 드레인 영역들(4s,4d)은 서로 동일한 타입의 불순 물로 도핑된다.
이어서, 소오스 영역(4s)과 제 1 게이트 산화막(2) 사이의 반도체 기판(1) 상에 제 2 게이트 산화막(5)을 형성한다. 제 2 게이트 산화막(5)은 제 1 게이트 산화막(2)에 비하여 얇은 두께로 형성된다. 제 1 및 제 2 게이트 산화막들(2,5) 상에 게이트 전극(6)을 형성한다. 게이트 전극(6)은 제 1 게이트 산화막(2)의 일부를 덮도록 형성한다. 이로써, 게이트 전극(6)과 드레인 영역(4d)은 서로 이격된다.
상술한 방법에 의해 형성된 이디모스 트랜지스터는 드레인 영역(4d)에 고전압이 인가될지라도 상대적으로 두꺼운 제 1 게이트 산화막(2)에 의하여 게이트 전극(6)과 드레인 영역(4d)간의 절연특성이 향상된다. 또한, 드리프트 도핑 영역(3)은 드레인 영역(4d)에 비하여 낮은 불순물 농도로 형성된다. 이로써, 소오스 영역(4s) 및 드레인 영역(4d)간의 항복 전압이 향상된다.
하지만, 종래의 이디모스 트랜지스터의 제 1 게이트 산화막(2)은 질화막 패턴을 이용한 로코스 공정(LOCOS process)으로 형성된다. 이에 따라, 제 1 게이트 산화막(2)의 가장자리에 버즈 빅(bird's beak) 현상이 발생되어 이디모스 트랜지스터의 평면적을 감소시키는 어렵다. 반도체 소자의 고집적화 경향이 심화되고 있는 현 시점에서, 이디모스 트랜지스터의 평면적을 감소시키는 것이 요구되고 있다.
본 발명은 상술한 제반적인 문제점을 해결하기 위한 것으로서, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이디모스 트랜지스터의 평면적을 감소시킬수 있는 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 이디모스 트랜지스터를 갖는 반도체 소자를 제공한다. 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판에 서로 이격되어 형성된 소오스 영역 및 드레인 영역, 소오스 영역 및 드레인 영역 사이의 반도체 기판에 형성된 트렌치를 채우되 드레인 영역과 인접하고 소오스 영역과 이격된 제 1 게이트 절연막, 제 1 게이트 절연막과 소오스 영역 사이의 반도체 기판 상에 형성되고 제 1 게이트 절연막에 비하여 얇은 두께를 갖는 된 제 2 게이트 절연막, 제 1 및 제 2 게이트 절연막들 상에 배치된 게이트 전극, 제 1 게이트 절연막 아래의 반도체 기판에 형성되고 드레인 영역과 접속된 드리프트 도핑 영역(drift doping region)을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판에 서로 이격되어 형성된 소오스 영역 및 드레인 영역, 소오스 영역 및 드레인 영역 사이의 반도체 기판에 형성되고 소오스 영역과 이격되고 드레인 영역과 접촉된 드리프트 도핑 영역, 드리프트 도핑 영역내에 형성된 카운트 도핑 영역(counter-doping region), 및 소오스 영역 및 드레인 영역 사이의 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 포함할 수 있다. 이때, 반도체 기판 및 카운트 도핑 영역은 제 1 도전형의 불순물로 도핑되고, 소오스 영역, 드레인 영역 및 드리프트 도핑 영 역은 제 2 도전형의 불순물로 도핑된다.
본 발명에서 게이트 전극과 드리프트 도핑 영역 사이에 트렌치를 채우는 게이트 절연막 또는 카운트 도핑 영역을 개재시킴으로써, 평면적을 감소시켜 고도로 집적화된 반도체 소자를 구현할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판의 소정영역에 트렌치를 형성하고, 트렌치를 채우는 제 1 게이트 절연막을 형성하는 단계를 포함할 수 있다. 제 1 게이트 절연막 아래의 반도체 기판에 드리프트 도핑 영역을 형성한다. 제 1 게이트 절연막 양측의 반도체 기판에 소오스 영역 및 드레인 영역을 형성한다. 소오스 영역은 제 1 게이트 절연막과 이격시키고, 드레인 영역은 드리프트 도핑 영역과 접속된다. 제 1 게이트 절연막과 소오스 영역 사이의 반도체 기판 상에, 제 1 게이트 절연막에 비하여 얇은 제 2 게이트 절연막을 형성하고, 제 1 및 제 2 게이트 절연막들 상에 게이트 전극을 형성한다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법에 따르면, 제 1 도전형의 불순물로 도핑된 반도체 기판의 소정영역에 제 2 도전형의 불순물로 도핑된 드리프트 도핑 영역을 형성하고, 드리프트 도핑 영역의 양측의 반도체 기판에 드리프트 도핑 영역과 접속된 드레인 영역 및 드리프트 도핑 영역과 이격된 소오스 영역을 각각 형성하는 단계를 포함할 수 있다. 드리프트 도핑 영역내에 제 1 도전형의 불순물 이온들을 주입하여 카운트 도핑 영역을 형성하고, 소오스 영역 및 드레인 영역 사이의 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 형성한다. 소오스 및 드레인 영역들은 제 2 도전형의 불순물로 도핑된다.
이하 첨부된 도면을 참조하여 본 발명의 구현예들을 상세하게 설명한다.
(구현예 1)
도 2는 본 발명의 제 1 구현예에 따른 이디모스 트랜지스터를 갖는 반도체 소자를 나타내는 단면도이다.
도 2를 참조하면, 제 1 게이트 절연막(104)이 반도체 기판(100)의 소정영역에 형성된 트렌치(102)를 채운다. 트렌치(102)는 라운딩 형태(rounding-shaped)인 것이 바람직하다. 트렌치(102)는 반도체 기판(100)의 상부면으로부터 약 2000Å 내지 약 8000Å의 깊이를 갖는 것이 바람직하다. 소오스 영역(108s) 및 드레인 영역(108d)이 제 1 게이트 절연막(104) 양측에 각각 배치된다. 소오스 영역(108s)은 제 1 게이트 절연막(104)으로부터 이격되고, 드레인 영역(108d)은 제 1 게이트 절연막(104)과 인접하다. 드리프트 도핑 영역(106)이 제 1 게이트 절연막(104) 아래의 반도체 기판(100)에 배치된다. 드리프트 도핑 영역(106)은 드레인 영역(108d)과 접속되어 있다. 드레인 영역(108d), 소오스 영역(108s) 및 드리프트 도핑 영역(106)은 서로 동일한 타입의 불순물로 도핑되어 있다. 이때, 드리프트 도핑 영역(106)은 드레인 영역(108d)에 비하여 낮은 불순물 농도를 갖는 것이 바람직하다. 소오스 및 드레인 영역들(108s,108d)은 서로 동일한 불순물 농도를 가질 수 있다.
소오스 영역(108s)과 제 1 게이트 절연막(104), 즉, 트렌치(102) 사이의 반도체 기판(100) 상에 제 2 게이트 절연막(110)이 배치된다. 제 2 게이트 절연 막(110)은 제 1 게이트 절연막(104)의 일측에 접촉되어 있다. 제 1 게이트 절연막(104)은 산화막으로 이루어질 수 있다. 특히, 제 1 게이트 절연막(104)은 CVD 산화막으로 이루어질 수 있다. 제 2 게이트 절연막(110)도 산화막으로 이루어질 수 있다. 특히, 제 2 게이트 절연막(110)은 열산화막으로 이루어질 수 있다.
제 1 및 제 2 게이트 절연막들(104,110) 상에 게이트 전극(112)이 배치된다. 게이트 전극(112)은 소오스 영역(108s)과 트렌치(102) 사이의 반도체 기판(100)에 위치한 제 2 게이트 절연막(110)의 전면을 덮을 수 있다. 이와는 달리, 게이트 전극(112)은 제 1 게이트 절연막(104)의 일부를 덮을 수 있다. 특히, 게이트 전극(112)은 제 2 게이트 절연막(110)에 인접한 제 1 게이트 절연막(104)의 일부를 덮을 수 있다. 이에 따라, 게이트 전극(104)과 드레인 영역(108d)은 서로 이격된다. 게이트 전극(112)은 도전 물질로 이루어진다. 예컨대, 게이트 전극(112)은 도핑된 폴리실리콘, 텅스텐 또는 몰리브덴등과 같은 금속, 텅스텐실리사이드 또는 코발트실리사이드등과 같은 금속실리사이드, 및 질화티타늄 또는 질화탄탈늄등과 같은 도전성 금속질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
상술한 구조의 이디모스 트랜지스터에 따르면, 제 1 게이트 절연막(104)은 반도체 기판(100)에 형성된 트렌치(102)를 채운다. 이에 따라, 제 1 게이트 절연막(104)의 평면적은 종래의 로코스 공정으로 형성된 게이트 산화막에 비하여 매우 감소된다. 이에 따라, 이디모스 트랜지스터의 평면적을 감소시켜 고집적화된 반도체 소자를 구현할 수 있다.
도 3 및 도 4는 본 발명의 제 2 구현예에 따른 이디모스 트랜지스터를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 개구부를 갖는 하드마스크 패턴(101)을 형성한다. 개구부는 반도체 기판(100)의 소정영역을 노출시킨다. 하드마스크 패턴(101)은 반도체 기판(100)에 대하여 식각선택비를 갖는 물질, 예컨대, 질화막을 포함할 수 있다.
하드마스크 패턴(101)을 마스크로 사용하여 노출된 반도체 기판(100)을 식각하여 트렌치(102)를 형성한다. 트렌치(102)은 라운딩 형태로 형성되는 것이 바람직하다. 트렌치(102)의 최대 깊이는 반도체 기판(100)의 상부면으로부터 약 2000Å 내지 약 8000Å의 깊이로 형성되는 것이 바람직하다.
도 4를 참조하면, 반도체 기판(100) 상에 트렌치(102)를 채우는 절연막을 형성하고, 절연막을 하드마스크 패턴(101)이 노출될때까지 평탄화시키어 제 1 게이트 절연막(104)을 형성한다. 이어서, 하드마스크 패턴(101)을 제거한다. 하드마스크 패턴(101)을 제거할때, 제 1 게이트 절연막(104)의 윗부분이 식각될 수 있다.
제 1 불순물 이온들을 선택적으로 주입하여 제 1 게이트 절연막(104) 아래의 반도체 기판(100)에 드리프트 도핑 영역(106)을 형성한다. 제 2 불순물 이온들을 선택적으로 주입하여 제 1 게이트 절연막(104) 양측의 반도체 기판(100)에 드레인 영역(108d) 및 소오스 영역(108s)을 형성한다. 제 1 및 제 2 불순물 이온들은 서로 동일한 타입의 불순물들이다. 드레인 영역(108d)은 드리프트 도핑 영역(106)과 접속되고, 소오스 영역(108s)은 제 1 게이트 절연막(104)으로부터 이격된다.
드리프트 도핑 영역(106)과, 소오스 및 드레인 영역들(108s,108d)을 갖는 반 도체 기판(100) 상에 제 2 게이트 절연막(110)을 형성한다. 제 2 게이트 절연막(110)은 상술한 바와 같이 열산화막으로 형성할 수 있다. 제 2 게이트 절연막(110)은 제 1 게이트 절연막(104)에 비하여 얇게 형성된다.
이어서, 제 1 및 제 2 게이트 절연막들(104,110)을 갖는 반도체 기판(100) 전면 상에 게이트 도전막을 형성하고, 게이트 도전막을 패터닝하여 도 2에 도시된 게이트 전극(112)을 형성한다. 게이트 전극(112) 양측의 제 2 게이트 절연막(110)은 제거되어 소오스 및 드레인 영역(108s,108d)이 노출될 수 있다.
(구현예 2)
도 5는 본 발명의 제 2 구현예에 따른 이디모스 트랜지스터를 갖는 반도체 소자를 나타내는 단면도이다.
도 5를 참조하면, 드리프트 도핑 영역(202)이 제 1 도전형의 불순물로 도핑된 반도체 기판(200)의 소정영역에 배치된다. 드리프트 도핑 영역(202)은 제 2 도전형의 불순물로 도핑되어 있다. 소오스 영역(206s) 및 드레인 영역(206d)이 드리프트 도핑 영역(202)의 양측의 반도체 기판(200)에 각각 배치된다. 소오스 및 드레인 영역들(206s,206d)은 제 2 도전형의 불순물로 도핑되어 있다. 소오스 영역(206s)은 드리프트 도핑 영역(202)으로부터 옆으로 이격되어 있다. 이와는 달리, 드레인 영역(206d)은 드리프트 도핑 영역(202)과 인접하여 서로 접속된다.
카운트 도핑 영역(204)이 드리프트 도핑 영역(202)내에 배치된다. 카운트 도핑 영역(204)의 일측면 및 바닥면은 드리프트 도핑 영역(202)에 의해 둘러싸인다. 카운트 도핑 영역(204)은 제 1 도전형의 불순물로 도핑된다. 즉, 반도체 기판(200) 및 카운트 도핑 영역(204)은 제 1 도전형의 불순물로 도핑되고, 소오스 영역(206s), 드레인 영역(206d) 및 드리프트 도핑 영역(202)은 제 2 도전형의 불순물로 도핑된다. 예컨대, 제 1 도전형의 불순물이 n형 불순물이고, 제 2 도전형의 불순물이 p형 불순물일 수 있다. 이와는 반대로, 제 1 도전형의 불순물이 p형 불순물이고, 제 2 도전형의 불순물이 n형 불순물일 수 있다.
소오스 영역(206s) 및 드레인 영역(206d) 사이의 반도체 기판(200) 상에 게이트 절연막(208) 및 게이트 전극(210)이 차례로 적층된다. 게이트 전극(210)은 소오스 영역(206s) 및 드리프트 도핑 영역(202) 사이의 반도체 기판(200)의 전면을 덮을 수 있다. 게이트 전극(210)은 드리프트 도핑 영역(202)의 일부 및 카운트 도핑 영역(204)의 일부를 덮을 수 있다. 즉, 게이트 전극(210)은 서로 대향된 제 1 및 제 2 측벽들을 갖는다. 게이트 전극(210)의 제 1 측벽은 소오스 영역(206s)과 가깝고, 게이트 전극(210)의 제 2 측벽은 드레인 영역(206d)과 가깝다. 이때, 게이트 전극(210)의 제 2 측벽은 드레인 영역(206d)으로부터 이격되어 있다.
상술한 구조의 이디모스 트랜지스터는 카운트 도핑 영역(204)을 갖는다. 드레인 영역(206d)에 고전압인 인가되는 경우에, 카운트 도핑 영역(204)은 게이트 전극(210)과 드레인 영역(206d) 사이의 전계(field)를 감소시킨다. 이에 따라, 게이트 전극(210)과 드레인 영역(206d)간의 항복전압 특성을 향상시킬 수 있다. 또한, 카운트 도핑 영역(204)은 매우 작은 평면적을 갖는다. 예컨대, 카운트 도핑 영역(204)의 평면적이 종래의 로코스 공정에 의해 형성된 게이트 산화막의 평면적의 20% 내지 50% 이하로 감소되어도, 동일한 항복전압특성을 가질 수 있다. 그 결과, 이디모스 트랜지스터의 평면적을 최소화하여 고도로 집적화된 반도체 소자를 구현할 수 있다.
도 6은 본 발명의 제 2 구현예에 따른 이디모스 트랜지스터를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 제 1 도전형의 불순물로 도핑된 반도체 기판(100)에 제 2 도전형의 불순물을 사용하는 제 1 불순물 이온들을 선택적으로 주입하여 드리프트 도핑 영역(202)을 형성한다. 제 2 도전형의 불순물을 사용하는 제 2 불순물 이온들을 선택적으로 주입하여 드리프트 도핑 영역(202)의 양측에 소오스 영역(206s) 및 드레인 영역(206d)을 각각 형성한다. 소오스 영역(206s)은 드리프트 도핑 영역(202)으로부터 옆으로 이격되고, 드레인 영역(206d)은 드리프트 도핑 영역(202)에 접속된다. 제 1 도전형의 불순물을 사용하는 제3 불순물 이온들을 선택적으로 주입하여 카운트 도핑 영역(204)을 형성한다. 카운트 도핑 영역(204)은 드리프트 도핑 영역(202) 내에 형성된다.
카운트 도핑 영역(204)을 형성하는 제3 불순물 이온 주입은 소오스 및 드레인 영역들(206s,206d)을 형성하는 제 2 도전트 이온 주입을 수행한 후 또는 수행하기 전에, 수행될 수 있다.
제 1 도전형의 불순물이 p형 불순물이고, 제 2 도전형의 불순물이 n형 불순물인 경우에, 카운트 도핑 영역(204)을 형성하는 제3 불순물 이온 주입은 B 또는 BF2를 약 1 내지 2000 KeV의 에너지로 주입할 수 있다. 이 경우에, 도즈(dose)량은 약1.0E11 내지 1.0E16 (atoms/cm2)이고, 이온주입각은 0°내지 60°일 수 있다.
제 1 도전형의 불순물이 n형 불순물이고, 제 2 도전형의 불순물이 p형 불순물인 경우에, 카운트 도핑 영역(204)을 형성하는 제3 불순물 이온 주입은 P 또는 As을 약 1 내지 2000KeV의 에너지로 주입할 수 있다. 이 경우에, 도즈(dose)량은 약1.0E11 내지 1.0E16 (atoms/cm2)이고, 이온주입각은 0°내지 60°일 수 있다.
소오스 및 드레인 영역들(206s,206d), 드리프트 도핑영역(202) 및 카운트 도핑 영역(204)을 갖는 반도체 기판(200) 상에 도 5의 게이트 절연막(208) 및 게이트 전극(210)을 형성한다.
상술한 것과 같이 본 발명에 따르면, 드리프트 도핑 영역 상에 형성되는 게이트 절연막을 트렌치를 채우는 형태로 형성한다. 이로써, 종래의 로코스 공정으로 형성된 게이트 산화막에 비하여 평면적이 감소된 이디모스 트랜지스터를 형성하여 고집적화된 반도체 소자를 구현할 수 있다.
이와는 달리, 종래의 로코스 공정에 의한 게이트 산화막 대신에, 드리프트 도핑 영역내에 카운트 도핑 영역을 형성할 수 있다. 카운트 도핑 영역은 드리프트 도핑 영역과 다른 타입의 불순물로 도핑된 영역이다. 카운트 도핑 영역은 종래의 로코스 공정에 의한 게이트 산화막의 평면적에 비하여 월등히 감소된다. 이에 따라, 이디모스 트랜지스터의 평면적을 감소시켜 고도로 집적화된 반도체 소자를 구 현할 수 있다.

Claims (14)

  1. 반도체 기판에 서로 이격되어 형성된 소오스 영역 및 드레인 영역;
    상기 소오스 영역 및 드레인 영역 사이의 반도체 기판에 형성된 트렌치를 채우고, 상기 드레인 영역과 인접하고, 상기 소오스 영역과 이격된 제 1 게이트 절연막;
    상기 제 1 게이트 절연막과 상기 소오스 영역 사이의 상기 반도체 기판 상에 형성되고, 상기 제 1 게이트 절연막에 비하여 얇은 두께를 갖는 된 제 2 게이트 절연막;
    상기 제 1 및 제 2 게이트 절연막들 상에 배치된 게이트 전극; 및
    상기 제 1 게이트 절연막 아래의 상기 반도체 기판에 형성되고 상기 드레인 영역과 접속된 드리프트 도핑 영역(drift doping region)을 포함하는 반도체 소자.
  2. 제1항에서,
    상기 트렌치는 라운딩 형태(rounding-shaped)를 갖는 반도체 소자.
  3. 제1항에서,
    상기 게이트 전극은 상기 제 1 게이트 절연막의 일부를 덮고, 상기 게이트 전극과 상기 드레인 영역은 서로 이격된 반도체 소자.
  4. 제1항에서,
    상기 드리프트 도핑 영역은 상기 드레인 영역의 불순물 농도에 비하여 낮은 불순물 농도를 갖는 반도체 소자.
  5. 반도체 기판에 서로 이격되어 형성된 소오스 영역 및 드레인 영역;
    상기 소오스 영역 및 드레인 영역 사이의 반도체 기판에 형성되고, 상기 소오스 영역과 이격되고, 상기 드레인 영역과 접촉된 드리프트 도핑 영역;
    상기 드리프트 도핑 영역내에 형성된 카운트 도핑 영역(counter-doping region); 및
    상기 소오스 영역 및 드레인 영역 사이의 상기 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하되, 상기 반도체 기판 및 카운트 도핑 영역은 제 1 도전형의 불순물로 도핑되고, 상기 소오스 영역, 드레인 영역 및 드리프트 도핑 영역은 제 2 도전형의 불순물로 도핑된 반도체 소자.
  6. 제5항에서,
    상기 게이트 전극은 상기 소오스 영역에 가까운 제 1 측벽 및 상기 드레인 영역에 가까운 제 2 측벽을 갖되, 상기 게이트 전극의 제 2 측벽은 상기 드레인 영역과 이격된 반도체 소자.
  7. 제5항에서,
    상기 드리프트 도핑 영역은 상기 드레인 영역에 비하여 낮은 불순물 농도를 갖는 반도체 소자.
  8. 반도체 기판의 소정영역에 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 제 1 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 절연막 아래의 반도체 기판에 드리프트 도핑 영역을 형성하는 단계;
    상기 제 1 게이트 절연막 양측의 반도체 기판에 소오스 영역 및 드레인 영역을 형성하되, 상기 소오스 영역은 상기 제 1 게이트 절연막과 이격시키고, 상기 드레인 영역은 상기 드리프트 도핑 영역과 접속시키는 단계;
    상기 제 1 게이트 절연막과 상기 소오스 영역 사이의 상기 반도체 기판 상에, 상기 제 1게이트 절연막에 비하여 얇은 제 2 게이트 절연막을 형성하는 단계; 및
    상기 제 1 및 제 2 게이트 절연막들 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  9. 제8항에서,
    상기 트렌치는 라운딩 형태(rounding-shaped)를 갖도록 형성되는 반도체 소자의 형성 방법.
  10. 제8항에서,
    상기 게이트 전극은 상기 제 1 게이트 절연막의 상기 제 2 게이트 절연막에 인접한 일부를 덮도록 형성하는 반도체 소자의 형성 방법.
  11. 제8항에서,
    상기 드리프트 도핑 영역은 상기 드레인 영역의 불순물 농도에 비하여 낮은 불순물 농도를 갖도록 형성하는 반도체 소자의 형성 방법.
  12. 제 1 도전형의 불순물로 도핑된 반도체 기판의 소정영역에 제 2 도전형의 불순물로 도핑된 드리프트 도핑 영역을 형성하는 단계;
    상기 드리프트 도핑 영역의 양측의 반도체 기판에 상기 드리프트 도핑 영역과 접속된 드레인 영역 및 상기 드리프트 도핑 영역과 이격된 소오스 영역을 각각 형성하는 단계;
    상기 드리프트 도핑 영역내에 제 1 도전형의 불순물 이온들을 주입하여 카운트 도핑 영역을 형성하는 단계; 및
    상기 소오스 영역 및 드레인 영역 사이의 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하되, 상기 소오스 및 드레인 영역들은 상기 제 2 도전형의 불순물로 도핑된 반도체 소자의 형성 방법.
  13. 제 12항에서,
    상기 게이트 전극은 상기 소오스 영역에 가까운 제 1 측벽 및 상기 드레인 영역에 가까운 제 2 측벽을 갖되, 상기 게이트 전극의 제 2 측벽은 상기 드레인 영역과 이격되도록 형성하는 반도체 소자의 형성 방법.
  14. 제 12항에서,
    상기 드리프트 도핑 영역은 상기 드레인 영역에 비하여 낮은 불순물 농도를 갖도록 형성하는 반도체 소자의 형성 방법.
KR1020060137337A 2006-12-29 2006-12-29 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법 KR100788367B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060137337A KR100788367B1 (ko) 2006-12-29 2006-12-29 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법
US11/955,235 US7851329B2 (en) 2006-12-29 2007-12-12 Semiconductor device having EDMOS transistor and method for manufacturing the same
CN2007101948872A CN101211975B (zh) 2006-12-29 2007-12-27 具有edmos晶体管的半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060137337A KR100788367B1 (ko) 2006-12-29 2006-12-29 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR100788367B1 true KR100788367B1 (ko) 2008-01-02

Family

ID=39215939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060137337A KR100788367B1 (ko) 2006-12-29 2006-12-29 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법

Country Status (3)

Country Link
US (1) US7851329B2 (ko)
KR (1) KR100788367B1 (ko)
CN (1) CN101211975B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258845B (zh) * 2012-02-21 2015-09-09 旺宏电子股份有限公司 半导体结构及其形成方法
TW202143336A (zh) 2020-05-08 2021-11-16 聯華電子股份有限公司 高壓半導體裝置以及其製作方法
US11705455B2 (en) 2020-07-16 2023-07-18 Globalfoundries U.S. Inc. High voltage extended drain MOSFET (EDMOS) devices in a high-k metal gate (HKMG)
US11502193B2 (en) 2020-09-14 2022-11-15 Globalfoundries Singapore Pte. Ltd. Extended-drain metal-oxide-semiconductor devices with a multiple-thickness buffer dielectric layer
US11791392B2 (en) 2021-06-08 2023-10-17 Globalfoundries Singapore Pte. Ltd. Extended-drain metal-oxide-semiconductor devices with a notched gate electrode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5548147A (en) 1994-04-08 1996-08-20 Texas Instruments Incorporated Extended drain resurf lateral DMOS devices
JP2004247754A (ja) 1993-02-16 2004-09-02 Power Integrations Inc 低オン抵抗の高電圧ｍｏｓトランジスタ
JP2004319748A (ja) 2003-04-16 2004-11-11 Matsushita Electric Ind Co Ltd 半導体装置
JP2005051110A (ja) 2003-07-30 2005-02-24 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531355B2 (en) * 1999-01-25 2003-03-11 Texas Instruments Incorporated LDMOS device with self-aligned RESURF region and method of fabrication
DE10131706B4 (de) * 2001-06-29 2005-10-06 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors
US6768180B2 (en) * 2002-04-04 2004-07-27 C. Andre T. Salama Superjunction LDMOST using an insulator substrate for power integrated circuits
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247754A (ja) 1993-02-16 2004-09-02 Power Integrations Inc 低オン抵抗の高電圧ｍｏｓトランジスタ
US5548147A (en) 1994-04-08 1996-08-20 Texas Instruments Incorporated Extended drain resurf lateral DMOS devices
JP2004319748A (ja) 2003-04-16 2004-11-11 Matsushita Electric Ind Co Ltd 半導体装置
JP2005051110A (ja) 2003-07-30 2005-02-24 Matsushita Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
CN101211975A (zh) 2008-07-02
US20080157203A1 (en) 2008-07-03
US7851329B2 (en) 2010-12-14
CN101211975B (zh) 2010-07-14

Similar Documents

Publication Publication Date Title
US6737308B2 (en) Semiconductor device having LDD-type source/drain regions and fabrication method thereof
US9252239B2 (en) Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
JP5111744B2 (ja) 強化された遮蔽構造を備えた金属酸化膜半導体デバイス
US9799766B2 (en) High voltage transistor structure and method
US8637368B2 (en) Fabrication of MOS device with varying trench depth
US8159024B2 (en) High voltage (>100V) lateral trench power MOSFET with low specific-on-resistance
US8952453B2 (en) MOSFET formed on an SOI wafer with a back gate
US7629645B2 (en) Folded-gate MOS transistor
JP2005510088A (ja) 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス
CN110021551B (zh) 半导体器件及其制造方法
JP4440188B2 (ja) 半導体装置の製造方法
US6596598B1 (en) T-shaped gate device and method for making
US20230170417A1 (en) High voltage semiconductor device and method of manufacturing same
KR100788367B1 (ko) 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법
US10026819B2 (en) High voltage semiconductor devices including main conductive pattern, auxiliary conductive pattern, and spacer therebetween
US20170200822A1 (en) Double gate trench power transistor and manufacturing method thereof
US10811505B2 (en) Gate electrode having upper and lower capping patterns
US7279367B1 (en) Method of manufacturing a thyristor semiconductor device
KR100351447B1 (ko) 트렌치형 게이트전극 구조의 트랜지스터 및 그 제조방법
US10283527B2 (en) Method of manufacturing semiconductor device
TWI453913B (zh) 溝渠式空乏型半導體元件及其製作方法
CN112117193A (zh) 碳化硅mosfet器件及其制造方法
KR20080006268A (ko) 터널링 전계 효과 트랜지스터의 제조 방법
JP2006229182A (ja) 半導体装置及びその製造方法
CN113437148B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121126

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131112

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141111

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151105

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161117

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee