CN110021551B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：衬底，包括单元区域和外围电路区域；单元绝缘图案，设置在衬底的单元区域中，限定单元有源区域；以及外围绝缘图案，设置在衬底的外围电路区域中，限定外围有源区域。外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，第二宽度大于第一宽度。第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。

Description

半导体器件及其制造方法
技术领域
本发明构思的实施方式涉及半导体器件及其制造方法，更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
背景技术
半导体器件包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。由于半导体器件的尺寸和设计规则已减小，MOSFET已按比例缩小。半导体器件的操作特性可能由于MOSFET的尺寸减小而劣化。
半导体器件可以具有单元区域和单元区周围的外围电路区域，并且单元区域的浅沟槽隔离(STI)层和外围电路区域的STI层可以每个包括衬垫氮化物层。外围电路区域的STI层的衬垫氮化物层能在其上形成晶体管时用作电子捕获层。因此，晶体管的有效沟道长度被减小。此外，单元区域和外围电路区域的STI层可以从有源区域的顶表面凹入。当STI层从有源区域的顶表面凹入时，STI层上的栅电极层可以在栅极图案化工艺期间不被完全蚀刻。在这种情况下，栅电极层的一部分留在STI层上，这会导致相邻栅电极之间的电短路。
发明内容
本发明构思的实施方式提供了具有改善的电特性的半导体器件及其制造方法。
根据本公开的一实施方式，一种半导体器件包括：衬底，包括单元区域和外围电路区域；单元绝缘图案，设置在衬底的单元区域中，限定单元有源区域；以及外围绝缘图案，设置在衬底的外围电路区域中，限定外围有源区域。外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，第二宽度大于第一宽度。第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。
根据本公开的一实施方式，一种制造半导体器件的方法包括：提供衬底，衬底包括单元区域和外围电路区域；形成单元绝缘图案，单元绝缘图案限定衬底的单元区域中的单元有源区域；形成外围绝缘图案，外围绝缘图案限定衬底的外围电路区域中的外围有源区域，并且包括具有彼此不同的宽度的第一外围绝缘图案和第二外围绝缘图案；以及去除单元绝缘图案的上部，其中第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。
根据本公开的一实施方式，一种制造半导体器件的方法包括：提供衬底，衬底包括单元区域和外围电路区域；通过在衬底的单元区域中形成单元沟槽而形成单元绝缘图案，单元绝缘图案限定衬底的单元区域中的单元有源区域，其中单元沟槽包括具有彼此不同的宽度的第一单元沟槽和第二单元沟槽；通过在衬底的外围电路区域中形成外围沟槽而形成外围绝缘图案，外围绝缘图案限定衬底的外围电路区域中的外围有源区域；在衬底上形成第一氧化物层，第一氧化物层完全填充第一单元沟槽并共形地覆盖第二单元沟槽和外围沟槽的内表面；在第一氧化物层上形成第一氮化物层，第一氮化物层填充第二单元沟槽的剩余区域并共形地覆盖外围沟槽的内表面；从外围沟槽去除第一氮化物层；以及在衬底上形成第二氧化物层，第二氧化物层填充外围沟槽。
附图说明
图1是根据本发明构思的一些实施方式的半导体器件的一部分的俯视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图2至11和12A是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图12B至12E是与图1的线I-I'和II-II'对应的剖视图，分别示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图13至15是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图16至20是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图21和22是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图23至26是与图1的线I-I'和II-II'对应的剖视图，分别示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图27和28是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图29至38和39A是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图39B至39E是与图1的线I-I'和II-II'对应的剖视图，分别示出根据本发明构思的一些实施方式的制造半导体器件的方法。
图40是根据本发明构思的一些实施方式的半导体器件的俯视图。
图41是沿图40的线I-I'和II-II'截取的剖视图。
图42是沿图40的线I-I'和II-II'截取的剖视图，示出根据本发明构思的一些实施方式的半导体器件。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施方式。
图1是根据本发明构思的一些实施方式的半导体器件的一部分的俯视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。图2至11和12A是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。
参照图1和图2，根据一些实施方式，掩模层110L形成在衬底100上。衬底100是半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。衬底100包括其上提供存储单元的单元区域CR、以及其上提供驱动存储单元的外围电路的外围电路区域PR。掩模层110L覆盖衬底100的单元区域CR和外围电路区域PR。掩模层110L包括顺序地堆叠在衬底100上的第一掩模层101、第二掩模层103和第三掩模层105。第一掩模层101和第三掩模层105包括诸如硅氧化物的氧化物，第二掩模层103包括诸如硅氮化物的氮化物。
参照图1和3，根据一些实施方式，掩模层110L被图案化以形成单元掩模图案110C和外围掩模图案110P。单元掩模图案110C限定衬底100的单元区域CR上的其中将形成单元有源区域CACT的区域。外围掩模图案110P限定衬底100的外围电路区域PR上的其中将形成外围有源区域PACT的区域。单元掩模图案110C和外围掩模图案110P的每个包括分别通过图案化第一掩模层101、第二掩模层103和第三掩模层105而形成的第一掩模图案101a、第二掩模图案103a和第三掩模图案105a。
根据一些实施方式，单元沟槽CT和外围沟槽PT分别形成在衬底100的单元区域CR和外围电路区域PR中。单元沟槽CT和外围沟槽PT的形成包括使用单元掩模图案110C和外围掩模图案110P作为蚀刻掩模执行蚀刻工艺来蚀刻衬底100。单元沟槽CT限定单元有源区域CACT并暴露单元有源区域CACT的侧壁。外围沟槽PT限定外围有源区域PACT并暴露外围有源区域PACT的侧壁。当在俯视图中观察时，单元有源区域CACT具有沿与第一方向D1和第二方向D2相交的第三方向D3延伸的条形。第一方向D1、第二方向D2和第三方向D3平行于衬底100的顶表面100U，并且第一方向D1和第二方向D2彼此相交。当在俯视图中观察时，外围有源区域PACT可以具有但不限于板形。在单元沟槽CT和外围沟槽PT通过蚀刻工艺形成之后，第三掩模图案105a的一部分留在第二掩模图案103a上。
根据一些实施方式，外围沟槽PT包括具有第一宽度W1的第一外围沟槽124T、以及具有大于第一宽度W1的第二宽度W2的第二外围沟槽126T。单元沟槽CT包括具有第三宽度W3的第一单元沟槽120T、以及具有大于第三宽度W3的第四宽度W4的第二单元沟槽122T。在一些实施方式中，第三宽度W3和第四宽度W4均小于第一宽度W1。第一宽度W1、第二宽度W2、第三宽度W3和第四宽度W4的每个在与衬底100的顶表面100U平行的一个方向上测量。在衬底100中，第二单元沟槽122T比第一单元沟槽120T深。
参照图1和4，根据一些实施方式，第三掩模图案105a的剩余部分被去除。第三掩模图案105a的剩余部分能通过例如剥离工艺被去除。此后，第一半导体层130形成在衬底100上。第一半导体层130包括例如多晶硅层。第一半导体层130覆盖第二掩模图案103a的顶表面和侧壁，并延伸到第一掩模图案101a的侧壁上。第一半导体层130部分填充第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个。第一半导体层130共形地覆盖第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
参照图1和5，根据一些实施方式，第一半导体层130被氧化以形成第一子氧化物层132。第二子氧化物层140形成在第一子氧化物层132上。第二子氧化物层140填充第一单元沟槽120T的剩余区域。第二子氧化物层140包括例如硅氧化物。第二子氧化物层140能通过例如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺被形成。
根据一些实施方式，第二子氧化物层140覆盖第二掩模图案103a的顶表面和侧壁，并延伸到第一掩模图案101a的侧壁上。第二子氧化物层140完全填充第一单元沟槽120T的剩余区域。第二子氧化物层140部分填充第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个。第二子氧化物层140共形地覆盖第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面。第一子氧化物层132设置在第二掩模图案103a与第二子氧化物层140之间以及第一掩模图案101a与第二子氧化物层140之间。第一子氧化物层132设置在第二子氧化物层140与第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面之间。
根据一些实施方式，第一子氧化物层132和第二子氧化物层140形成第一氧化物层142。第一氧化物层142完全填充第一单元沟槽120T，并共形地覆盖第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
参照图1和6，根据一些实施方式，填充第二单元沟槽122T的剩余区域的第一氮化物层150形成在第一氧化物层142上。第一氮化物层150包括例如硅氮化物，并且可以通过例如CVD工艺或ALD工艺形成。第一氮化物层150覆盖第二掩模图案103a和第一掩模图案101a，并完全填充第二单元沟槽122T的剩余区域。第一氮化物层150部分填充第一外围沟槽124T和第二外围沟槽126T的每个。第一氮化物层150共形地覆盖第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
参照图1和7，根据一些实施方式，第一氮化物层150从第一外围沟槽124T和第二外围沟槽126T被去除。例如，第一氮化物层150的去除包括使用包含磷酸的蚀刻溶液执行湿蚀刻工艺。外围电路区域PR上的第一氮化物层150通过湿蚀刻工艺被去除，因而外围电路区域PR上的第一氧化物层142被暴露。单元区域CR上的第一氮化物层150的一部分也通过湿蚀刻工艺被去除。因此，单元区域CR上的第一氧化物层142的一部分被暴露。第一氮化物层150的填充第二单元沟槽122T的部分不被湿蚀刻工艺去除，而是留在单元区域CR上。
参照图1和8，根据一些实施方式，第二半导体层160形成在衬底100上。第二半导体层160包括例如多晶硅层。在单元区域CR上，第二半导体层160覆盖第一氧化物层142的暴露部分和第一氮化物层150的剩余部分。此外，第二半导体层160覆盖外围电路区域PR上的第一氧化物层142，并部分填充第一外围沟槽124T和第二外围沟槽126T的每个。第二半导体层160共形地覆盖第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
参照图1和9，根据一些实施方式，第二半导体层160被氧化以形成第三子氧化物层162。第四子氧化物层170形成在覆盖衬底100的单元区域CR和外围电路区域PR的第三子氧化物层162上。第四子氧化物层170填充第一外围沟槽124T和第二外围沟槽126T的每个的剩余区域。第四子氧化物层170包括例如硅氧化物。第四子氧化物层170包括其密度比第一至第三子氧化物层132、140和162的密度小的材料。第四子氧化物层170通过例如CVD工艺形成。形成第四子氧化物层170的工艺能在相对高的温度下执行。
根据一些实施方式，第四子氧化物层170完全填充第一外围沟槽124T和第二外围沟槽126T的每个的剩余区域。在外围电路区域PR上，第三子氧化物层162设置在第四子氧化物层170与第一氧化物层142之间。第三子氧化物层162设置在第四子氧化物层170与第一外围沟槽124T和第二外围沟槽126T的每个的内表面之间。此外，在单元区域上，第三子氧化物层162设置在第四子氧化物层170与第一氧化物层142之间以及第四子氧化物层170与第一氮化物层150的剩余部分之间。
根据一些实施方式，第三子氧化物层162和第四子氧化物层170形成第二氧化物层172。第一氧化物层142和第二氧化物层172完全填充第一外围沟槽124T和第二外围沟槽126T的每个。
参照图1和10，根据一些实施方式，对衬底100执行平坦化工艺以去除第二氧化物层172的一部分和第一氧化物层142的一部分。执行平坦化工艺直到第二掩模图案103a被暴露。第一氮化物层150的剩余部分通过该平坦化工艺被暴露。
在平坦化工艺之后，根据一些实施方式，第一氧化物层142的一部分留在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个中。第一单元沟槽120T被完全填充以第一氧化物层142的剩余部分。第二单元沟槽122T被完全填充以第一氧化物层142的剩余部分和第一氮化物层150的剩余部分。在平坦化工艺之后，第二氧化物层172的一部分留在第一外围沟槽124T和第二外围沟槽126T的每个中。第一外围沟槽124T和第二外围沟槽126T的每个被完全填充以第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。第二氧化物层172的剩余部分包括向下凹入的顶表面RU。详细地，第四子氧化物层170的材料密度小于第一至第三子氧化物层132、140和162的材料密度，因而在平坦化工艺期间，第四子氧化物层170比第一至第三子氧化物层132、140和162凹入更深。第二氧化物层172的剩余部分的凹入顶表面RU对应于第四子氧化物层170的凹入顶表面。
此后，根据一些实施方式，对衬底100执行等离子体处理工艺。等离子体处理工艺修饰第四子氧化物层170的表面。例如，因为第四子氧化物层170包括密度较小的材料，所以通过随后的湿蚀刻工艺会损失更多的第四子氧化物层170。因此，对第四子氧化物层170的表面执行等离子体处理工艺，以防止第四子氧化物层170在后续湿蚀刻工艺期间被蚀刻。等离子体处理工艺使用例如氮气执行。
参照图1和11，根据一些实施方式，第二掩模图案103a被去除。例如，第二掩模图案103a的去除包括使用包含磷酸的蚀刻溶液执行湿蚀刻工艺。在去除第二掩模图案103a期间，第一氮化物层150的剩余部分的上部也被去除。因此，第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。第一单元绝缘图案120I包括第一氧化物层142的剩余部分，第二单元绝缘图案122I包括第一氧化物层142的剩余部分和第一氮化物层150的剩余部分。第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。
根据一些实施方式，第二单元绝缘图案122I包括与第一单元绝缘图案120I、第一外围绝缘图案124I和第二外围绝缘图案126I的每个的材料不同的材料。第二单元绝缘图案122I包括氮化物，但是第一单元绝缘图案120I、第一外围绝缘图案124I和第二外围绝缘图案126I都不包括氮化物。第一外围绝缘图案124I和第二外围绝缘图案126I分别具有第一宽度W1和第二宽度W2，并且第一单元绝缘图案120I和第二单元绝缘图案122I分别具有第三宽度W3和第四宽度W4。
参照图1和12A，根据一些实施方式，第一掩模图案101a被去除。第一掩模图案101a通过例如剥离工艺被去除。在去除第一掩模图案101a期间，第一单元绝缘图案120I的上部、第一外围绝缘图案124I的上部和第二外围绝缘图案126I的上部保留，并且第二单元绝缘图案122I的第一氧化物层142的上部保留。因为第一掩模图案101a被去除，所以衬底100的顶表面100U被暴露。换言之，单元有源区域CACT的顶表面100C和外围有源区域PACT的顶表面100P被暴露。
在一些实施方式中，单元有源区域CACT的顶表面100C和外围有源区域PACT的顶表面100P离衬底100的底表面100B位于相同的高度处。在本公开中，表面的高度是在垂直于底表面100B的方向上从衬底100的底表面100B起测量的距离。第一单元绝缘图案120I和第二单元绝缘图案122I的每个从单元有源区域CACT的顶表面100C突出。第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU的每个比单元有源区域CACT的顶表面100C定位得更高。第一外围绝缘图案124I和第二外围绝缘图案126I的每个从外围有源区域PACT的顶表面100P突出。第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比外围有源区域PACT的顶表面100P定位得更高。
图12B至12E是与图1的线I-I'和II-II'对应的剖视图，分别示出根据本发明构思的一些实施方式的制造半导体器件的方法。在下文中，为了说明的容易和方便，将主要描述图12B至12E的实施方式与图2至11和12A的实施方式之间的区别。
参照图1和12B，根据一些实施方式，第一单元绝缘图案120I的上部和第二单元绝缘图案122I的第一氧化物层142的上部在去除第一掩模图案101a的同时被去除。根据本实施方式，执行去除工艺，使得第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU变得与单元有源区域CACT的顶表面100C基本上共面。在去除工艺期间，第一外围绝缘图案124I的上部和第二外围绝缘图案126I的上部可以被去除。因为第一外围绝缘图案124I和第二外围绝缘图案126I的宽度大于第一单元绝缘图案120I和第二单元绝缘图案122I的宽度，所以在第一外围绝缘图案124I和第二外围绝缘图案126I的每个的去除工艺期间的去除速率小于第一单元绝缘图案120I和第二单元绝缘图案122I的去除速率。因此，在去除工艺之后，第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比外围有源区域PACT的顶表面100P定位得更高。
根据本实施方式，第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU位于与单元有源区域CACT的顶表面100C基本相同的高度处。第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比外围有源区域PACT的顶表面100P定位得更高。因此，第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU定位得更高。
参照图1和12C，根据一些实施方式，第一单元绝缘图案120I的上部、第二单元绝缘图案122I的第一氧化物层142的上部和第一外围绝缘图案124I的上部在去除第一掩模图案101a的同时被去除。根据本实施方式，执行去除工艺，使得第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU与单元有源区域CACT的顶表面100C基本上共面，并且使得第一外围绝缘图案124I的最上表面124IU与外围有源区域PACT的顶表面100P基本上共面。在这种情况下，去除工艺使用选择性地覆盖第二外围绝缘图案126I的掩模图案作为蚀刻掩模被执行。第二外围绝缘图案126I被该掩模图案保护，因而在去除工艺期间，第二外围绝缘图案126I的上部不被去除。结果，在去除工艺之后，第二外围绝缘图案126I的最上表面126IU比外围有源区域PACT的顶表面100P定位得更高。
根据本实施方式，第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU位于与单元有源区域CACT的顶表面100C基本相同的高度处。第一外围绝缘图案124I的最上表面124IU位于与外围有源区域PACT的顶表面100P基本相同的高度处。第二外围绝缘图案126I的最上表面126IU比外围有源区域PACT的顶表面100P定位得更高。第二外围绝缘图案126I的最上表面126IU比第一单元绝缘图案120I的最上表面120IU、第二单元绝缘图案122I的最上表面122IU和第一外围绝缘图案124I的最上表面124IU定位得更高。
参照图1和12D，根据一些实施方式，第一单元绝缘图案120I的上部、第二单元绝缘图案122I的第一氧化物层142的上部和第二外围绝缘图案126I的上部在去除第一掩模图案101a的同时被去除。根据本实施方式，执行去除工艺，使得第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU与单元有源区域CACT的顶表面100C基本上共面，并且使得第二外围绝缘图案126I的最上表面126IU与外围有源区域PACT的顶表面100P基本上共面。在这种情况下，去除工艺使用选择性地覆盖第一外围绝缘图案124I的掩模图案作为蚀刻掩模被执行。第一外围绝缘图案124I被该掩模图案保护，因而在去除工艺期间，第一外围绝缘图案124I的上部不被去除。结果，在去除工艺之后，第一外围绝缘图案124I的最上表面124IU比外围有源区域PACT的顶表面100P定位得更高。
根据本实施方式，第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU位于与单元有源区域CACT的顶表面100C基本相同的高度处。第二外围绝缘图案126I的最上表面126IU位于与外围有源区域PACT的顶表面100P基本相同的高度处。第一外围绝缘图案124I的最上表面124IU比外围有源区域PACT的顶表面100P定位得更高。第一外围绝缘图案124I的最上表面124IU比第一单元绝缘图案120I的最上表面120IU、第二单元绝缘图案122I的最上表面122IU和第二外围绝缘图案126I的最上表面126IU定位得更高。
参照图1和12E，根据一些实施方式，第一外围绝缘图案124I的上部和第二外围绝缘图案126I的上部在去除第一掩模图案101a的同时被去除。根据本实施方式，执行去除工艺，使得第一外围绝缘图案124I的最上表面124IU和第二外围绝缘图案126I的最上表面126IU与外围有源区域PACT的顶表面100P基本上共面。在这种情况下，去除工艺使用选择性地覆盖第一单元绝缘图案120I和第二单元绝缘图案122I的掩模图案作为蚀刻掩模被执行。第一单元绝缘图案120I和第二单元绝缘图案122I被该掩模图案保护，因而在去除工艺期间，第一单元绝缘图案120I和第二单元绝缘图案122I的上部不被去除。结果，在去除工艺之后，第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU的每个比单元有源区域CACT的顶表面100C定位得更高。
根据本实施方式，第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU比单元有源区域CACT的顶表面100C定位得更高。第一外围绝缘图案124I的最上表面124IU和第二外围绝缘图案126I的最上表面126IU位于与外围有源区域PACT的顶表面100P基本相同的高度处。换言之，第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU定位得更低。
图13至15是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。在下文中，为了说明的容易和方便，将主要描述图13-15的实施方式与图2至11和12A的实施方式之间的区别。
参照图1和13，根据本实施方式，第二半导体层160和第三子氧化物层162的形成被省略。在这种情况下，形成第四子氧化物层170的工艺可以在较低温度下执行。第四子氧化物层170覆盖第一氮化物层150的剩余部分和单元区域CR上的第一氧化物层142的暴露部分。第四子氧化物层170完全填充第一外围沟槽124T和第二外围沟槽126T的每个的剩余区域。第四子氧化物层170形成第二氧化物层172。第一氧化物层142和第二氧化物层172(即第四子氧化物层170)完全填充第一外围沟槽124T和第二外围沟槽126T的每个。
参照图1和14，根据本实施方式，对衬底100执行平坦化工艺以去除第二氧化物层172的一部分和第一氧化物层142的一部分。执行平坦化工艺直到第二掩模图案103a被暴露。第一氮化物层150的剩余部分通过平坦化工艺被暴露。在平坦化工艺之后，第二氧化物层172(即第四子氧化物层170)的一部分留在第一外围沟槽124T和第二外围沟槽126T的每个中。第一外围沟槽124T和第二外围沟槽126T的每个被完全填充以第一氧化物层142的剩余部分和第二氧化物层172(即第四子氧化物层170)的剩余部分。第二氧化物层172的剩余部分包括向下凹入的顶表面RU。此后，对衬底100执行等离子体处理工艺。
参照图1和15，根据本实施方式，第二掩模图案103a被去除。在去除第二掩模图案103a期间，第一氮化物层150的剩余部分的上部也被去除。因此，第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。根据本实施方式，第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172(即第四子氧化物层170)的剩余部分。
根据本实施方式，后续工艺与参照图12A至12E描述的工艺之一基本相同。
图16至20是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。在下文中，为了说明的容易和方便，将主要描述图16-20的实施方式与图2至11和12A的实施方式之间的区别。
参照图1和16，根据本实施方式，第二子氧化物层140形成在第一子氧化物层132上。根据本实施方式，第二子氧化物层140完全填充第一单元沟槽120T的剩余区域和第二单元沟槽122T的剩余区域。第二子氧化物层140部分填充第一外围沟槽124T和第二外围沟槽126T的每个。第二子氧化物层140共形地覆盖第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
根据本实施方式，第一子氧化物层132和第二子氧化物层140形成第一氧化物层142。第一氧化物层142完全填充第一单元沟槽120T和第二单元沟槽122T，并共形地覆盖第一外围沟槽124T和第二外围沟槽126T的内表面。
参照图1和17，根据本实施方式，第一氮化物层150的形成和第一氮化物层150的一部分的去除被省略。第二半导体层160形成在第一氧化物层142上。第二半导体层160在单元区域CR和外围电路区域PR中形成在第一氧化物层142上，并部分填充第一外围沟槽124T和第二外围沟槽126T的每个。第二半导体层160共形地覆盖第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
参照图1和18，根据本实施方式，第二半导体层160被氧化以形成第三子氧化物层162。第四子氧化物层170形成在覆盖衬底100的单元区域CR和外围电路区域PR的第三子氧化物层162上。第四子氧化物层170填充第一外围沟槽124T和第二外围沟槽126T的每个的剩余区域。第三子氧化物层162在第四子氧化物层170与第一氧化物层142之间设置在单元区域CR和外围电路区域PR上。第三子氧化物层162设置在第四子氧化物层170与第一外围沟槽124T和第二外围沟槽126T的每个的内表面之间。
根据本实施方式，第三子氧化物层162和第四子氧化物层170形成第二氧化物层172。第一氧化物层142和第二氧化物层172完全填充第一外围沟槽124T和第二外围沟槽126T的每个。
参照图1和19，根据本实施方式，对衬底100执行平坦化工艺，该平坦化工艺去除第二氧化物层172的一部分和第一氧化物层142的一部分。执行平坦化工艺直到第二掩模图案103a被暴露。
在平坦化工艺之后，根据本实施方式，第一氧化物层142的一部分留在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个中。根据本实施方式，第一单元沟槽120T和第二单元沟槽122T的每个被完全填充以第一氧化物层142的剩余部分。在平坦化工艺之后，第二氧化物层172的一部分留在第一外围沟槽124T和第二外围沟槽126T的每个中。第一外围沟槽124T和第二外围沟槽126T的每个被完全填充以第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。第二氧化物层172的剩余部分包括向下凹入的顶表面RU。此后，可以对衬底100执行等离子体处理工艺。
参照图1和20，根据本实施方式，第二掩模图案103a被去除。结果，第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。根据本实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I的每个包括第一氧化物层142的剩余部分。第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。根据本实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I以及第一外围绝缘图案124I和第二外围绝缘图案126I都不包括氮化物。
根据本实施方式，后续工艺与参照图12A至12E描述的工艺之一基本相同。
图21和22是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。在下文中，为了说明的容易和方便，将主要描述图21-22的实施方式与图2至11和12A的实施方式之间的区别。
参照图1和21，根据本实施方式，第二子氧化物层140形成在第一子氧化物层132上，如参照图16所述。根据本实施方式，第二子氧化物层140完全填充第一单元沟槽120T和第二单元沟槽122T的剩余区域。第二子氧化物层140部分填充第一外围沟槽124T和第二外围沟槽126T的每个。第一子氧化物层132和第二子氧化物层140形成第一氧化物层142。第一氧化物层142完全填充第一单元沟槽120T和第二单元沟槽122T，并且共形地覆盖第一外围沟槽124T和第二外围沟槽126T的内表面。
根据本实施方式，第一氮化物层150的形成和第一氮化物层150的一部分的去除被省略。此外，根据本实施方式，第二半导体层160和第三子氧化物层162的形成被省略。在这种情况下，形成第四子氧化物层170的工艺能在较低温度下执行。第四子氧化物层170在第一氧化物层142上形成在单元区域CR和外围电路区域PR上，并填充第一外围沟槽124T和第二外围沟槽126T的每个的剩余区域。第四子氧化物层170形成第二氧化物层172。第一氧化物层142和第二氧化物层172(即第四子氧化物层170)完全填充第一外围沟槽124T和第二外围沟槽126T的每个。
参照图1和22，根据本实施方式，对衬底100执行平坦化工艺，以去除第二氧化物层172的部分和第一氧化物层142的部分。执行平坦化工艺直到第二掩模图案103a被暴露。
在平坦化工艺之后，根据本实施方式，第一氧化物层142的一部分留在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个中。根据本实施方式，第一单元沟槽120T和第二单元沟槽122T的每个被完全填充以第一氧化物层142的剩余部分。在平坦化工艺之后，第二氧化物层172(即第四子氧化物层170)的一部分留在第一外围沟槽124T和第二外围沟槽126T的每个中。第一外围沟槽124T和第二外围沟槽126T的每个被完全填充以第一氧化物层142的剩余部分和第二氧化物层172(即第四子氧化物层170)的剩余部分。第二氧化物层172的剩余部分包括向下凹入的顶表面RU。此后，对衬底100执行等离子体处理工艺，并去除第二掩模图案103a。
结果，根据本实施方式，第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。根据本实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I的每个包括第一氧化物层142的剩余部分。第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172(即第四子氧化物层170)的剩余部分。第一单元绝缘图案120I和第二单元绝缘图案122I以及第一外围绝缘图案124I和第二外围绝缘图案126I不包括氮化物。
根据本实施方式，后续工艺与参照图12A至12E描述的工艺之一基本相同。
图23至26是与图1的线I-I'和II-II'对应的剖视图，分别示出根据本发明构思的一些实施方式的制造半导体器件的方法。在下文中，为了说明的容易和方便，将主要描述图23至26的实施方式与图2至11和12A的实施方式之间的区别。
参照图1和23，根据本实施方式，第一半导体层130和第一子氧化物层132的形成被省略。在这种情况下，第二子氧化物层140完全填充第一单元沟槽120T，并且第二子氧化物层140的其它特征与参照图5描述的特征基本相同。根据本实施方式，第二子氧化物层140形成第一氧化物层142。第一氧化物层142完全填充第一单元沟槽120T，并共形地覆盖第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面。此后，执行与参照图6至10描述的工艺基本相同的工艺。
根据本实施方式，在执行了参照图10描述的平坦化工艺之后，第二掩模图案103a被去除。第一氮化物层150的剩余部分的上部在去除第二掩模图案103a的同时也被去除。因此，第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。第一单元绝缘图案120I包括第一氧化物层142(即第二子氧化物层140)的剩余部分，并且第二单元绝缘图案122I包括第一氧化物层142的剩余部分和第一氮化物层150的剩余部分。第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。
根据本实施方式，后续工艺与参照图12A至12E描述的工艺之一基本相同。
参照图1和24，根据本实施方式，第一半导体层130和第一子氧化物层132的形成被省略。在这种情况下，第二子氧化物层140完全填充第一单元沟槽120T，并且第二子氧化物层140的其它特征与参照图5描述的特征基本相同。根据本实施方式，第二子氧化物层140形成第一氧化物层142。第一氧化物层142(即第二子氧化物层140)完全填充第一单元沟槽120T，并共形地覆盖第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面。此后，执行与参照图6和7描述的工艺基本相同的工艺。
根据本实施方式，第二半导体层160和第三子氧化物层162的形成被省略。在这种情况下，第四子氧化物层170能在较低温度下形成，并且第四子氧化物层170的其它特征与参照图9描述的特征基本相同。第四子氧化物层170形成第二氧化物层172。第一氧化物层142(即第二子氧化物层140)和第二氧化物层172(即第四子氧化物层170)完全填充第一外围沟槽124T和第二外围沟槽126T的每个。随后，可以执行与参照图1和10描述的工艺相同的工艺。
根据本实施方式，在执行了参照图10描述的平坦化工艺之后，第二掩模图案103a被去除。第一氮化物层150的剩余部分的上部在去除第二掩模图案103a的同时也被去除。因此，第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。第一单元绝缘图案120I包括第一氧化物层142(即第二子氧化物层140)的剩余部分，并且第二单元绝缘图案122I包括第一氧化物层142的剩余部分和第一氮化物层150的剩余部分。第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172(即第四子氧化物层170)的剩余部分。
根据本实施方式，后续工艺与参照图12A至12E描述的工艺之一基本相同。
参照图1和25，根据本实施方式，第一半导体层130和第一子氧化物层132的形成被省略。此外，第二子氧化物层140完全填充第一单元沟槽120T和第二单元沟槽122T，并且第二子氧化物层140的其它特征与参照图16描述的特征基本相同。根据本实施方式，第二子氧化物层140形成第一氧化物层142。第一氧化物层142完全填充第一单元沟槽120T和第二单元沟槽122T，并共形地覆盖第一外围沟槽124T和第二外围沟槽126T的内表面。随后，执行与参照图17至19描述的工艺相同的工艺。
根据本实施方式，在执行了参照图19描述的平坦化工艺之后，第二掩模图案103a被去除。第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。根据本实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I的每个包括第一氧化物层142(即第二子氧化物层140)的剩余部分。第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。根据本实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I以及第一外围绝缘图案124I和第二外围绝缘图案126I不包括氮化物。
根据本实施方式，后续工艺与参照图12A至12E描述的工艺之一基本相同。
参照图1和26，根据本实施方式，第一半导体层130和第一子氧化物层132的形成被省略。此外，第二子氧化物层140完全填充第一单元沟槽120T和第二单元沟槽122T，并且第二子氧化物层140的其它特征与参照图16描述的特征基本相同。根据本实施方式，第二子氧化物层140形成第一氧化物层142。第一氧化物层142完全填充第一单元沟槽120T和第二单元沟槽122T，并共形地覆盖第一外围沟槽124T和第二外围沟槽126T的内表面。
根据本实施方式，第一氮化物层150的形成和第一氮化物层150的一部分的去除被省略。此外，第二半导体层160和第三子氧化物层162的形成被省略。在这种情况下，第四子氧化物层170能在较低温度下形成，并且第四子氧化物层170的其它特征与参照图18描述的特征基本相同。第四子氧化物层170形成第二氧化物层172。第一氧化物层142(即第二子氧化物层140)和第二氧化物层172(即第四子氧化物层170)完全填充第一外围沟槽124T和第二外围沟槽126T的每个。随后，执行与参照图19描述的工艺相同的工艺。
根据本实施方式，在执行了参照图19描述的平坦化工艺之后，第二掩模图案103a被去除。第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。根据本实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I的每个包括第一氧化物层142(即第二子氧化物层140)的剩余部分。第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172(即第四子氧化物层170)的剩余部分。根据本实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I以及第一外围绝缘图案124I和第二外围绝缘图案126I不包括氮化物。
根据本实施方式，后续工艺与参照图12A至12E描述的工艺之一基本相同。
图27和28是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。在下文中，为了说明的容易和方便，将主要描述图27和28的实施方式与图2至11和12A的实施方式之间的区别。
参照图1和27，根据本实施方式，第二子氧化物层140形成在第一子氧化物层132上。根据本实施方式，第二子氧化物层140完全填充第一单元沟槽120T的剩余区域、第二单元沟槽122T的剩余区域和第一外围沟槽124T的剩余区域。第二子氧化物层140部分填充第二外围沟槽126T。第二子氧化物层140共形地覆盖第二外围沟槽126T的内表面。第一子氧化物层132和第二子氧化物层140形成第一氧化物层142。第一氧化物层142完全填充第一单元沟槽120T和第二单元沟槽122T以及第一外围沟槽124T，并共形地覆盖第二外围沟槽126T的内表面。
根据本实施方式，除了第一外围沟槽124T中不形成第二半导体层160、第三子氧化物层162和第四子氧化物层170之外，后续工艺与参照图17至19描述的工艺基本相同。
参照图1和28，根据本实施方式，在参照图19描述的平坦化工艺之后，第二掩模图案103a被去除。第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。根据本实施方式，第一单元绝缘图案120I、第二单元绝缘图案122I和第一外围绝缘图案124I的每个包括第一氧化物层142的剩余部分。第二外围绝缘图案126I包括第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。在这种情况下，第二外围绝缘图案126I包括密度小于第一外围绝缘图案124I的材料的密度的材料，即第四子氧化物层170。根据本实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I以及第一外围绝缘图案124I和第二外围绝缘图案126I不包括氮化物。
根据本实施方式，后续工艺与参照图12A至12E描述的工艺之一基本相同。
图29至38和39A是与图1的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的制造半导体器件的方法。在下文中，为了说明的容易和方便，将主要描述图29-38和39A的实施方式与图2至11和12A的实施方式之间的区别。
参照图1和29，根据本实施方式，掩模层107形成在衬底100上。掩模层107覆盖衬底100的单元区域CR和外围电路区域PR。掩模层107是包括诸如硅氧化物的氧化物的单层掩模层。
参照图1和30，根据本实施方式，掩模层107被图案化以形成单元掩模图案107C和外围掩模图案107P。单元掩模图案107C限定衬底100的单元区域CR上的其中将形成单元有源区域CACT的区域。外围掩模图案107P限定衬底100的外围电路区域PR上的其中将形成外围有源区域PACT的区域。
根据本实施方式，单元沟槽CT和外围沟槽PT分别形成在衬底100的单元区域CR和外围电路区域PR中。单元沟槽CT和外围沟槽PT的形成包括使用单元掩模图案107C和外围掩模图案107P作为蚀刻掩模蚀刻衬底100。外围沟槽PT包括具有第一宽度W1的第一外围沟槽124T、以及具有大于第一宽度W1的第二宽度W2的第二外围沟槽126T。单元沟槽CT包括具有第三宽度W3的第一单元沟槽120T、以及具有大于第三宽度W3的第四宽度W4的第二单元沟槽122T。
参照图1和31，根据本实施方式，第一半导体层130形成在衬底100上。第一半导体层130覆盖单元掩模图案107C和外围掩模图案107P的顶表面和侧壁。第一半导体层130部分填充第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个。第一半导体层130共形地覆盖第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
参照图1和32，根据本实施方式，第一半导体层130被氧化以形成第一子氧化物层132。第二子氧化物层140形成在第一子氧化物层132上，并填充第一单元沟槽120T的剩余区域。第二子氧化物层140覆盖单元掩模图案107C和外围掩模图案107P的顶表面和侧壁。第二子氧化物层140完全填充第一单元沟槽120T的剩余区域。第二子氧化物层140部分填充第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个。第二子氧化物层140共形地覆盖第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面。第一子氧化物层132和第二子氧化物层140形成第一氧化物层142。第一氧化物层142完全填充第一单元沟槽120T，并共形地覆盖第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
根据一些实施方式，第一半导体层130和第一子氧化物层132的形成被省略。在这种情况下，第二子氧化物层140形成第一氧化物层142，并完全填充第一单元沟槽120T。
参照图1和33，根据本实施方式，第一氮化物层150形成在第一氧化物层142上，并填充第二单元沟槽122T的剩余区域。第一氮化物层150覆盖单元掩模图案107C和外围掩模图案107P的顶表面和侧壁，并完全填充第二单元沟槽122T的剩余区域。第一氮化物层150部分填充第一外围沟槽124T和第二外围沟槽126T的每个。第一氮化物层150共形地覆盖第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
参照图1和34，根据本实施方式，第一氮化物层150从第一外围沟槽124T和第二外围沟槽126T被去除。例如，去除第一氮化物层150包括使用包含磷酸的蚀刻溶液执行湿蚀刻工艺。外围电路区域PR上的第一氮化物层150通过湿蚀刻工艺被去除，因而外围电路区域PR上的第一氧化物层142被暴露。单元区域CR上的第一氮化物层150的一部分也通过湿蚀刻工艺被去除。因此，单元区域CR上的第一氧化物层142的一部分被暴露。第一氮化物层150的填充第二单元沟槽122T的部分不被湿蚀刻工艺去除，而是留在单元区域CR上。
根据一些实施方式，第一氮化物层150的形成和第一氮化物层150的一部分的去除被省略。在这种情况下，第一氧化物层142完全填充第一单元沟槽120T和第二单元沟槽122T，并共形地覆盖第一外围沟槽124T和第二外围沟槽126T的内表面。或者，第一氧化物层142完全填充第一单元沟槽120T和第二单元沟槽122T以及第一外围沟槽124T，并共形地覆盖第二外围沟槽126T的内表面。
参照图1和35，根据本实施方式，第二半导体层160形成在衬底100上。第二半导体层160覆盖单元区域CR上的第一氧化物层142的暴露部分和单元区域CR上的第一氮化物层150的剩余部分。此外，第二半导体层160覆盖外围电路区域PR上的第一氧化物层142，并部分填充第一外围沟槽124T和第二外围沟槽126T的每个。第二半导体层160共形地覆盖第一外围沟槽124T和第二外围沟槽126T的每个的内表面。
参照图1和36，根据本实施方式，第二半导体层160被氧化以形成第三子氧化物层162。第四子氧化物层170形成在覆盖衬底100的单元区域CR和外围电路区域PR的第三子氧化物层162上。第四子氧化物层170填充第一外围沟槽124T和第二外围沟槽126T的每个的剩余区域。第三子氧化物层162和第四子氧化物层170形成第二氧化物层172。第一氧化物层142和第二氧化物层172完全填充第一外围沟槽124T和第二外围沟槽126T的每个。
根据一些实施方式，第二半导体层160和第三子氧化物层162的形成被省略。在这种情况下，形成第四子氧化物层170的工艺能在较低温度下执行，并且第四子氧化物层170形成第二氧化物层172。
参照图1和37，根据本实施方式，对衬底100执行平坦化工艺，该平坦化工艺去除第二氧化物层172的一部分和第一氧化物层142的一部分。执行平坦化工艺直到衬底100的顶表面100U被暴露。第一氮化物层150的剩余部分的上部通过平坦化工艺被暴露。
根据本实施方式，由于平坦化工艺，第一氧化物层142的一部分留在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T的每个中。第一单元沟槽120T被完全填充以第一氧化物层142的剩余部分。第二单元沟槽122T被完全填充以第一氧化物层142的剩余部分和第一氮化物层150的剩余部分。由于平坦化工艺，第二氧化物层172的一部分留在第一外围沟槽124T和第二外围沟槽126T的每个中。第一外围沟槽124T和第二外围沟槽126T的每个被完全填充以第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。第二氧化物层172的剩余部分包括向下凹入的顶表面RU。此后，对衬底100执行等离子体处理工艺。
参照图1和38，根据本实施方式，第一氮化物层150的剩余部分的暴露的上部被去除。例如，去除第一氮化物层150的剩余部分的暴露的上部包括使用包含磷酸的蚀刻溶液执行湿蚀刻工艺。
根据本实施方式，第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I分别形成在第一单元沟槽120T、第二单元沟槽122T、第一外围沟槽124T和第二外围沟槽126T中。第一单元绝缘图案120I包括第一氧化物层142的剩余部分，第二单元绝缘图案122I包括第一氧化物层142的剩余部分和第一氮化物层150的剩余部分。第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。
根据一些实施方式，第一单元绝缘图案120I和第二单元绝缘图案122I的每个包括第一氧化物层142的剩余部分，并且第一外围绝缘图案124I和第二外围绝缘图案126I的每个包括第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。根据一些实施方式，第一单元绝缘图案120I、第二单元绝缘图案122I和第一外围绝缘图案124I的每个包括第一氧化物层142的剩余部分，并且第二外围绝缘图案126I包括第一氧化物层142的剩余部分和第二氧化物层172的剩余部分。在这些情况下，第一单元绝缘图案120I和第二单元绝缘图案122I以及第一外围绝缘图案124I和第二外围绝缘图案126I都不包括氮化物。
参照图1和39A，根据本实施方式，衬底100的上部被凹入。因为单元区域CR的衬底100的上部被凹入，所以第一单元绝缘图案120I和第二单元绝缘图案122I的上部从衬底100的顶表面100U(即单元有源区域CACT的顶表面100C)突出。因为外围电路区域PR的衬底100的上部被凹入，所以第一外围绝缘图案124I和第二外围绝缘图案126I的上部从衬底100的顶表面100U(即外围有源区域PACT的顶表面100P)突出。在一些实施方式中，单元有源区域CACT的顶表面100C和外围有源区域PACT的顶表面100P距离衬底100的底表面100B位于相同的高度处。第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU的每个比单元有源区域CACT的顶表面100C定位得更高，并且第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比外围有源区域PACT的顶表面100P定位得更高。
图39B至39E是与图1的线I-I'和II-II'对应的剖视图，分别示出根据本发明构思的一些实施方式的制造半导体器件的方法。在下文中，为了说明的容易和方便，将主要描述图39B至39E的实施方式与图29至38和39A的实施方式之间的区别。
参照图1和39B，根据本实施方式，单元区域CR的衬底100的上部被选择性地凹入。因此，第一单元绝缘图案120I和第二单元绝缘图案122I的上部从衬底100的顶表面100U(即单元有源区域CACT的顶表面100C)突出。根据本实施方式，相对于衬底100的底表面100B，单元有源区域CACT的顶表面100C比外围有源区域PACT的顶表面100P定位得更低。第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU的每个比单元有源区域CACT的顶表面100C定位得更高。第一外围绝缘图案124I的最上表面124IU和第二外围绝缘图案126I的最上表面126IU与外围有源区域PACT的顶表面100P基本上共面。换言之，第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个位于与外围有源区域PACT的顶表面100P基本相同的高度处。
参照图1和39C，根据本实施方式，外围电路区域PR的衬底100的上部被选择性地凹入。因此，第一外围绝缘图案124I和第二外围绝缘图案126I的上部从衬底100的顶表面100U(即外围有源区域PACT的顶表面100P)突出。根据本实施方式，相对于衬底100的底表面100B，外围有源区域PACT的顶表面100P比单元有源区域CACT的顶表面100C定位得更低。第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比外围有源区域PACT的顶表面100P定位得更高。第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU与单元有源区域CACT的顶表面100C基本上共面。换言之，第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU的每个位于与单元有源区域CACT的顶表面100C基本相同的高度处。
参照图1和39D，根据本实施方式，外围电路区域PR的衬底100的上部被部分地凹入。根据本实施方式，相对于衬底100的底表面100B，外围有源区域PACT的顶表面100P的一部分比外围有源区域PACT的顶表面100P的另一部分和单元有源区域CACT的顶表面100C定位得更低。因为外围电路区域PR的衬底100的上部被部分地凹入，所以第一外围绝缘图案124I的上部从衬底100的顶表面100U(即外围有源区域PACT的顶表面100P的凹入部分)突出。在这种情况下，第一外围绝缘图案124I的最上表面124IU比外围有源区域PACT的顶表面100P的凹入部分定位得更高，并且第二外围绝缘图案126I的最上表面126IU位于与外围有源区域PACT的顶表面100P的所述另一部分基本相同的高度处。
根据本实施方式，第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU与单元有源区域CACT的顶表面100C基本上共面。换言之，第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU的每个位于与单元有源区域CACT的顶表面100C基本相同的高度处。
参照图1和39E，根据本实施方式，外围电路区域PR的衬底100的上部被部分地凹入。根据本实施方式，相对于衬底100的底表面100B，外围有源区域PACT的顶表面100P的一部分比外围有源区域PACT的顶表面100P的另一部分和单元有源区域CACT的顶表面100C定位得更低。因为外围电路区域PR的衬底100的上部被部分地凹入，所以第二外围绝缘图案126I的上部从衬底100的顶表面100U的凹入部分(即外围有源区域PACT的顶表面100P的凹入部分)突出。在这种情况下，第二外围绝缘图案126I的最上表面126IU比外围有源区域PACT的顶表面100P的凹入部分定位得更高，并且第一外围绝缘图案124I的最上表面124IU位于与外围有源区域PACT的顶表面100P的所述另一部分基本相同的高度处。
根据本实施方式，第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU与单元有源区域CACT的顶表面100C基本上共面。换言之，第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU的每个位于与单元有源区域CACT的顶表面100C基本相同的高度处。
通常，根据本实施方式，如果第一外围绝缘图案124I和第二外围绝缘图案126I包括氮化物层，则形成在外围电路区域PR上的外围晶体管的有效沟道长度减小，诸如热电子诱导穿通(HEIP)现象。在这种情况下，第一外围绝缘图案124I和第二外围绝缘图案126I中的氮化物层用作电子捕获层，并且HEIP现象由捕获在氮化物层中的电子引起。如果外围晶体管的有效沟道长度减小，则半导体器件的电特性会劣化。此外，当栅电极层形成为覆盖第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I中的至少一个时，在图案化栅电极层之后，栅电极层的一部分可以留在第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I中的所述至少一个上。栅电极层的剩余部分会导致相邻栅电极之间的电短路。
然而，根据本发明构思的实施方式，第一外围绝缘图案124I和第二外围绝缘图案126I不包括第一氮化物层150。因此，防止了HEIP现象。此外，根据本发明构思的实施方式，第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I中的至少一个从衬底100的顶表面100U突出。在这种情况下，在图案化栅电极层时，容易去除栅电极层的留在第一单元绝缘图案120I、第二单元绝缘图案122I、第一外围绝缘图案124I和第二外围绝缘图案126I中的所述至少一个上的部分。因此，能防止栅电极之间的电短路。结果，可以改善半导体器件的电特性。
图40是示出根据本发明构思的一些实施方式的半导体器件的俯视图。
图41是沿图40的线I-I'和II-II'截取的剖视图。
参照图40和41，根据本实施方式，限定单元有源区域CACT的单元绝缘图案CI提供在衬底100的单元区域CR中。单元绝缘图案CI包括第一单元绝缘图案120I和第二单元绝缘图案122I。限定外围有源区域PACT的外围绝缘图案PI提供在衬底100的外围电路区域PR中。外围绝缘图案PI包括第一外围绝缘图案124I和第二外围绝缘图案126I。单元有源区域CACT、外围有源区域PACT、第一单元绝缘图案120I和第二单元绝缘图案122I以及第一外围绝缘图案124I和第二外围绝缘图案126I能根据参照图1至11、12A至12E和13至28描述的制造半导体器件的方法中的至少一种形成。在这种情况下，单元有源区域CACT的顶表面100C和外围有源区域PACT的顶表面100P距离衬底100的底表面100B位于相同的高度处。
在一些实施方式中，第一外围绝缘图案124I和第二外围绝缘图案126I的上部从衬底100的顶表面100U(即外围有源区域PACT的顶表面100P)突出。在一些实施方式中，如参照图12B所述，第一单元绝缘图案120I的最上表面120IU和第二单元绝缘图案122I的最上表面122IU位于与单元有源区域CACT的顶表面100C基本相同的高度处。第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比外围有源区域PACT的顶表面100P定位得更高。换言之，第一外围绝缘图案124I和第二外围绝缘图案126I的最上表面124IU和126IU的每个比第一单元绝缘图案120I和第二单元绝缘图案122I的最上表面120IU和122IU定位得更高。
根据本实施方式，与单元有源区域CACT相交的字线WL设置在衬底100的单元区域CR上。字线WL沿第二方向D2延伸并沿第一方向D1间隔开。每个字线WL包括埋入衬底100中的单元栅电极GE、设置在单元栅电极GE与单元有源区域CACT之间以及单元栅电极GE与单元绝缘图案CI之间的单元栅极电介质图案GI、以及在单元栅电极GE的顶表面上的单元栅极盖图案GCAP。单元栅极盖图案GCAP的顶表面与衬底100的顶表面100U(即单元有源区域CACT的顶表面100C)基本上共面。单元栅电极GE包括导电材料。例如，导电材料包括掺杂半导体材料(诸如掺杂硅或掺杂锗)、导电金属氮化物(诸如钛氮化物或钽氮化物)、金属(诸如钨、钛或钽)和金属-半导体化合物(诸如钨硅化物、钴硅化物或钛硅化物)中的至少一种。单元栅极电介质图案GI包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。单元栅极盖图案GCAP包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
根据本实施方式，第一掺杂剂注入区域SD1和第二掺杂剂注入区域SD2提供在单元有源区域CACT中。第二掺杂剂注入区域SD2彼此间隔开且其间插置以第一掺杂剂注入区域SD1。第一掺杂剂注入区域SD1提供在与单元有源区域CACT相交的一对字线WL之间。第二掺杂剂注入区域SD2彼此间隔开且其间插置有该对字线WL。在衬底100中，第一掺杂剂注入区域SD1比第二掺杂剂注入区域SD2定位得更深。第一掺杂剂注入区域SD1和第二掺杂剂注入区域SD2包括相同导电类型的掺杂剂。
根据本实施方式，与字线WL相交的位线BL提供在衬底100的单元区域CR上。位线BL沿第一方向D1延伸并在第二方向D2上间隔开。每个位线BL包括电连接到第一掺杂剂注入区域SD1的导电接触202、在导电接触202上沿第一方向D1延伸的导电线204、在导电线204的顶表面上的盖图案206、以及在导电线204的侧壁上的间隔物图案208。位线BL通过导电接触202电连接到单元有源区域CACT的第一掺杂剂注入区域SD1。导电接触202与第一掺杂剂注入区域SD1接触。导电接触202包括掺杂半导体材料(诸如掺杂硅或掺杂锗)、导电金属氮化物(诸如钛氮化物或钽氮化物)、金属(诸如钨、钛或钽)和金属-半导体化合物(诸如钨硅化物、钴硅化物或钛硅化物)中的至少一种。导电线204包括导电金属氮化物(诸如钛氮化物或钽氮化物)、金属(诸如钨、钛或钽)和金属-半导体化合物(诸如钨硅化物、钴硅化物或钛硅化物)中的至少一种。盖图案206和间隔物图案208的每个包括硅氮化物、硅氧化物和硅氮氧化物中的至少一种。
根据本实施方式，第一层间绝缘层220提供在衬底100上以覆盖位线BL。第一层间绝缘层220包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。掩埋接触210提供在第一层间绝缘层220中。掩埋接触210穿透第一层间绝缘层220，以电连接到单元有源区域CACT的第二掺杂剂注入区域SD2。掩埋接触210包括诸如掺杂硅或金属的导电材料。
根据本实施方式，电容器结构CAS提供在第一层间绝缘层220上。电容器结构CAS包括在第一层间绝缘层220上连接到掩埋接触210的底电极BE。底电极BE具有杯子形状。然而，本发明构思的实施方式不限于此。电容器结构CAS包括覆盖底电极BE的顶电极TE。底电极BE埋入顶电极TE中。此外，电容器结构CAS包括设置在顶电极TE与每个底电极BE之间的电介质层230。底电极BE和顶电极TE包括掺杂多晶硅、金属、金属硅化物和金属氮化物中的至少一种。电介质层230包括诸如硅氧化物层的氧化物层、诸如硅氮化物层的氮化物层、诸如硅氮氧化物层的氮氧化物层、和诸如铪氧化物层的高k电介质层中的至少一个。
根据本实施方式，与外围有源区域PACT相交的外围栅极结构PGS设置在衬底100的外围电路区域PR上。外围栅极结构PGS包括与外围有源区域PACT相交的外围栅电极PGE、在衬底100与外围栅电极PGE之间的外围栅极电介质图案PGI、在外围栅电极PGE的顶表面上的外围栅极盖图案PCAP、以及在外围栅电极PGE的侧壁上的外围栅极间隔物(未示出)。源/漏区域在外围栅极结构PGS的两侧提供在外围有源区域PACT中。
根据本实施方式，如果第一外围绝缘图案124I和第二外围绝缘图案126I包括氮化物层，则在包括外围栅极结构PGS和源/漏区域的外围晶体管处可能发生HEIP现象。然而，根据本发明构思的实施方式，第一外围绝缘图案124I和第二外围绝缘图案126I不包括氮化物，因而可以防止外围晶体管的有效沟道长度减小。结果，能改善包括外围晶体管的半导体器件的电特性。
根据本实施方式，第一外围绝缘图案124I和第二外围绝缘图案126I的上部从衬底100的顶表面100U(即外围有源区域PACT的顶表面100P)突出。在这种情况下，在形成外围栅电极PGE的图案化工艺期间，能容易地去除外围栅电极层的在第一外围绝缘图案124I和第二外围绝缘图案126I上的剩余部分。因此，能防止相邻的外围栅电极PGE之间的电短路。
根据本实施方式，第一层间绝缘层220沿着衬底100的顶表面100U延伸，并覆盖外围栅极结构PGS。第二层间绝缘层240设置在衬底100的外围电路区域PR上。第一层间绝缘层220设置在外围栅极结构PGS与第二层间绝缘层240之间。第二层间绝缘层240包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。
图42是与图40的线I-I'和II-II'对应的剖视图，示出根据本发明构思的一些实施方式的半导体器件。在下文中，为了说明的容易和方便，将主要描述图42的实施方式与参照图40和41描述的实施方式之间的区别。
参照图40和42，根据本实施方式，单元有源区域CACT、外围有源区域PACT、第一单元绝缘图案120I和第二单元绝缘图案122I以及第一外围绝缘图案124I和第二外围绝缘图案126I使用参照图29至38和39A至39E描述的制造半导体器件的方法中的至少一种形成。例如，相对于衬底100的底表面100B，外围有源区域PACT的顶表面100P比单元有源区域CACT的顶表面100C定位得更低。在这种情况下，第一外围绝缘图案124I和第二外围绝缘图案126I的每个从外围有源区域PACT的顶表面100P突出。根据本实施方式的半导体器件的除这些特征以外的其它特征与参照图40和41所示的实施方式描述的半导体器件的对应特征基本相同。
根据本发明构思的实施方式，能防止晶体管的有效沟道长度的减小，并且能防止相邻栅电极之间的电短路。结果，能改善半导体器件的电特性。
虽然已经参照示例性实施方式描述了本发明构思的实施方式，但是对本领域技术人员将明显的是，可以进行各种改变和修改而不背离本发明构思的示例性实施方式的精神和范围。因此，应理解，示例性实施方式不是限制性的，而是说明性的。因此，本发明构思的实施方式的范围将由所附权利要求及其等同物的可允许的最宽解释来确定，并且不受前面描述的约束或限制。
本申请要求享有2018年1月8日向韩国知识产权局提交的韩国专利申请第10-2018-0002384号的优先权和权益，其内容通过全文引用在此合并。

Claims (20)

1.一种半导体器件，包括：
衬底，包括单元区域和外围电路区域；
单元绝缘图案，设置在所述衬底的所述单元区域中，限定单元有源区域；以及
外围绝缘图案，设置在所述衬底的所述外围电路区域中，限定外围有源区域，
其中所述外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，所述第二宽度大于所述第一宽度，
其中所述第一外围绝缘图案和所述第二外围绝缘图案中的至少一个的最上表面比所述单元绝缘图案的最上表面定位得更高，以及
其中所述单元绝缘图案包括具有第三宽度的第一单元绝缘图案和具有第四宽度的第二单元绝缘图案，所述第四宽度大于所述第三宽度。
2.根据权利要求1所述的半导体器件，其中所述第一外围绝缘图案和所述第二外围绝缘图案中的所述至少一个从所述外围有源区域的顶表面突出。
3.根据权利要求2所述的半导体器件，其中相对于所述衬底的底表面，所述外围有源区域的所述顶表面和所述单元有源区域的顶表面位于相同的高度处，
其中所述单元绝缘图案的所述最上表面与所述单元有源区域的所述顶表面基本上共面。
4.根据权利要求1所述的半导体器件，其中所述第二单元绝缘图案包括氮化物，以及
其中所述第一单元绝缘图案、所述第一外围绝缘图案和所述第二外围绝缘图案都不包括氮化物。
5.根据权利要求1所述的半导体器件，其中所述第一外围绝缘图案和所述第二外围绝缘图案中的所述至少一个包括向下凹入的顶表面。
6.根据权利要求1所述的半导体器件，其中所述第二外围绝缘图案包括其密度小于所述第一外围绝缘图案的材料的密度的材料。
7.根据权利要求1所述的半导体器件，其中所述第一外围绝缘图案和所述第二外围绝缘图案中的一个的最上表面比所述单元绝缘图案的所述最上表面定位得更高，以及
其中所述第一外围绝缘图案和所述第二外围绝缘图案中的另一个的最上表面比所述第一外围绝缘图案和所述第二外围绝缘图案中的所述一个的所述最上表面定位得更低。
8.一种制造半导体器件的方法，所述方法包括：
提供衬底，所述衬底包括单元区域和外围电路区域；
形成单元绝缘图案，所述单元绝缘图案限定所述衬底的所述单元区域中的单元有源区域；
形成外围绝缘图案，所述外围绝缘图案限定所述衬底的所述外围电路区域中的外围有源区域，其中所述外围绝缘图案包括具有彼此不同的宽度的第一外围绝缘图案和第二外围绝缘图案；以及
去除所述单元绝缘图案的上部，其中所述第一外围绝缘图案和所述第二外围绝缘图案中的至少一个的最上表面比所述单元绝缘图案的最上表面定位得更高，
其中形成所述单元绝缘图案包括：在所述衬底的所述单元区域中形成单元沟槽，所述单元沟槽限定所述单元有源区域，其中所述单元沟槽包括具有彼此不同的宽度的第一单元沟槽和第二单元沟槽。
9.根据权利要求8所述的方法，其中形成所述单元绝缘图案包括：
在所述衬底上形成第一氧化物层，所述第一氧化物层填充所述第一单元沟槽并且共形地覆盖所述第二单元沟槽的内表面；以及
在所述第一氧化物层上形成第一氮化物层，所述第一氮化物层填充所述第二单元沟槽的剩余区域，
其中所述第一氧化物层完全填充所述第一单元沟槽。
10.根据权利要求9所述的方法，其中所述第一氧化物层包括：
第一子氧化物层，共形地覆盖所述第一单元沟槽的内表面和所述第二单元沟槽的所述内表面；以及
第二子氧化物层，填充所述第一单元沟槽的剩余区域并且共形地覆盖所述第二单元沟槽的所述内表面，
其中所述第一子氧化物层设置在所述第二子氧化物层与所述第一单元沟槽和所述第二单元沟槽的每个的所述内表面之间，以及
其中所述第一子氧化物层通过氧化多晶硅层形成。
11.根据权利要求9所述的方法，其中形成所述外围绝缘图案包括：
在所述衬底的所述外围电路区域中形成外围沟槽，所述外围沟槽限定所述外围有源区域，其中所述第一氧化物层和所述第一氮化物层延伸以共形地覆盖所述外围沟槽的内表面；
从所述外围沟槽去除所述第一氮化物层；以及
在所述衬底上形成第二氧化物层，所述第二氧化物层填充所述外围沟槽，
其中所述外围沟槽包括具有彼此不同的宽度的第一外围沟槽和第二外围沟槽。
12.根据权利要求11所述的方法，其中所述第二氧化物层包括：
第三子氧化物层，共形地覆盖所述外围沟槽的所述内表面；以及
第四子氧化物层，填充所述外围沟槽的剩余区域，
其中所述第三子氧化物层设置在所述外围沟槽的所述内表面与所述第四子氧化物层之间，以及
其中所述第三子氧化物层通过氧化多晶硅层形成。
13.根据权利要求11所述的方法，其中形成所述单元沟槽和所述外围沟槽包括：
分别在所述衬底的所述单元区域和所述外围电路区域上形成单元掩模图案和外围掩模图案；以及
使用所述单元掩模图案和所述外围掩模图案作为蚀刻掩模蚀刻所述衬底，
其中形成所述单元绝缘图案和所述外围绝缘图案包括：
平坦化所述第二氧化物层和所述第一氧化物层，直到所述单元掩模图案和所述外围掩模图案被暴露；
去除暴露的单元掩模图案和暴露的外围掩模图案；以及
在平坦化所述第二氧化物层和所述第一氧化物层之后，对所述衬底执行使用氮气的等离子体处理工艺。
14.根据权利要求13所述的方法，
其中所述单元绝缘图案包括分别形成在所述第一单元沟槽和所述第二单元沟槽中的第一单元绝缘图案和第二单元绝缘图案，
其中所述第一外围绝缘图案和所述第二外围绝缘图案分别形成在所述第一外围沟槽和所述第二外围沟槽中，以及
其中所述第一氮化物层被选择性地包括在所述第二单元绝缘图案中，其中去除所述单元绝缘图案的所述上部包括去除所述第一单元绝缘图案和所述第二单元绝缘图案的每个的上部。
15.根据权利要求8所述的方法，
其中形成所述单元绝缘图案包括：
在所述衬底上形成第一氧化物层，所述第一氧化物层填充所述第一单元沟槽和所述第二单元沟槽，
其中所述第一氧化物层完全填充所述第一单元沟槽和所述第二单元沟槽，
其中形成所述外围绝缘图案包括：
在所述衬底的所述外围电路区域中形成外围沟槽，所述外围沟槽限定所述外围有源区域，其中所述第一氧化物层共形地覆盖所述外围沟槽的内表面；以及
在所述第一氧化物层上形成第二氧化物层，所述第二氧化物层填充所述外围沟槽。
16.根据权利要求8所述的方法，其中形成所述单元绝缘图案和所述外围绝缘图案包括：
在所述衬底的所述外围电路区域中形成外围沟槽，所述外围沟槽限定所述外围有源区域，其中所述外围沟槽包括具有彼此不同的宽度的第一外围沟槽和第二外围沟槽；
在所述衬底上形成第一氧化物层，所述第一氧化物层填充所述第一单元沟槽、所述第二单元沟槽和所述第一外围沟槽，其中所述第一氧化物层共形地覆盖所述第二外围沟槽的内表面；以及
在所述第一氧化物层上形成第二氧化物层，所述第二氧化物层填充所述第二外围沟槽的剩余区域，
其中所述第一氧化物层完全填充所述第一单元沟槽、所述第二单元沟槽和所述第一外围沟槽。
17.一种制造半导体器件的方法，所述方法包括：
提供衬底，所述衬底包括单元区域和外围电路区域；
通过在所述衬底的所述单元区域中形成单元沟槽而形成单元绝缘图案，所述单元绝缘图案限定所述衬底的所述单元区域中的单元有源区域，其中所述单元沟槽包括具有彼此不同的宽度的第一单元沟槽和第二单元沟槽；
通过在所述衬底的所述外围电路区域中形成外围沟槽而形成外围绝缘图案，所述外围绝缘图案限定所述衬底的所述外围电路区域中的外围有源区域；
在所述衬底上形成第一氧化物层，所述第一氧化物层完全填充所述第一单元沟槽并且共形地覆盖所述第二单元沟槽和所述外围沟槽的内表面；
在所述第一氧化物层上形成第一氮化物层，所述第一氮化物层填充所述第二单元沟槽的剩余区域并且共形地覆盖所述外围沟槽的内表面；
从所述外围沟槽去除所述第一氮化物层；以及
在所述衬底上形成第二氧化物层，所述第二氧化物层填充所述外围沟槽。
18.根据权利要求17所述的方法，
其中所述第一氧化物层包括：
第一子氧化物层，共形地覆盖所述第一单元沟槽的内表面和所述第二单元沟槽的所述内表面；
第二子氧化物层，填充所述第一单元沟槽的剩余区域并且共形地覆盖所述第二单元沟槽的所述内表面，
其中所述第一子氧化物层设置在所述第二子氧化物层与所述第一单元沟槽和所述第二单元沟槽的每个的所述内表面之间，以及
其中所述第一子氧化物层通过氧化多晶硅层形成，
其中所述第二氧化物层包括：
第三子氧化物层，共形地覆盖所述外围沟槽的所述内表面；以及
第四子氧化物层，填充所述外围沟槽的剩余区域，
其中所述第三子氧化物层设置在所述外围沟槽的内表面与所述第四子氧化物层之间，以及
其中所述第三子氧化物层通过氧化多晶硅层形成。
19.根据权利要求17所述的方法，
其中所述单元绝缘图案包括分别形成在所述第一单元沟槽和所述第二单元沟槽中的第一单元绝缘图案和第二单元绝缘图案，其中所述第一氮化物层被选择性地包括在所述第二单元绝缘图案中，
其中所述外围沟槽包括具有彼此不同的宽度的第一外围沟槽和第二外围沟槽，以及其中所述外围绝缘图案包括分别形成在所述第一外围沟槽和所述第二外围沟槽中的第一外围绝缘图案和第二外围绝缘图案，并且还包括：
去除所述第一单元绝缘图案和所述第二单元绝缘图案的每个的上部，其中所述第一外围绝缘图案和所述第二外围绝缘图案中的至少一个的最上表面比所述单元绝缘图案的最上表面定位得更高。
20.根据权利要求17所述的方法，其中形成所述单元绝缘图案和所述外围绝缘图案包括：
分别在所述衬底的所述单元区域和所述外围电路区域上形成单元掩模图案和外围掩模图案；以及
使用所述单元掩模图案和所述外围掩模图案作为蚀刻掩模蚀刻所述衬底，
平坦化所述第二氧化物层和所述第一氧化物层，直到所述单元掩模图案和所述外围掩模图案被暴露；
去除暴露的单元掩模图案和暴露的外围掩模图案；以及
在平坦化所述第二氧化物层和所述第一氧化物层之后，对所述衬底执行使用氮气的等离子体处理工艺。
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