KR100549005B1 - 선택적 에피성장층을 채택하여 비대칭 소오스/드레인트랜지스터를 제조하는 방법 및 그것에 의해 제조된비대칭 소오스/드레인 트랜지스터 - Google Patents
선택적 에피성장층을 채택하여 비대칭 소오스/드레인트랜지스터를 제조하는 방법 및 그것에 의해 제조된비대칭 소오스/드레인 트랜지스터 Download PDFInfo
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Abstract
선택적 에피성장층을 채택하여 비대칭 소오스/드레인 트랜지스터를 제조하는 방법 및 그것에 의해 제조된 비대칭 소오스/드레인 트랜지스터가 개시된다. 이 방법은 활성영역을 갖는 반도체기판을 준비하는 것을 구비한다. 상기 활성영역 내에 채널이온들을 도우핑하고, 상기 채널이온들이 도우핑된 활성영역의 소정영역 내에 평탄화된 선택적 에피성장층을 형성한다. 그 후, 상기 평탄화된 선택적 에피성장층을 갖는 반도체기판 상에 게이트절연막, 게이트도전막 및 게이트 하드마스크막을 차례로 형성하고, 상기 게이트 하드마스크막 및 게이트 도전막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다. 이 때, 상기 게이트 패턴은 상기 평탄화된 SEG층이 상기 게이트 패턴의 일측에 위치하도록 형성된다. 그 후, 상기 게이트 패턴을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성한다. 이에 따라, 채널이온들이 상기 선택적 에피성장층으로 확산되어 누설전류를 방지할 수 있는 비대칭 소오스/드레인 트랜지스터를 제공할 수 있다.
비대칭 소오스/드레인 트랜지스터(asymmetric source/drain transistor), 선택적 에피성장층(selective epitaxial growth layer), 채널 이온(channel ion)
Description
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 비대칭 소오스/드레인 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 비대칭 소오스/드레인 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
21: 반도체기판, 23: 소자분리막,
27a: SEG층(seletive epitaxial growth layer) 29: 게이트 절연막,
31a: 게이트 전극, 33a: 하드마스크 패턴,
37: 층간절연막, 39s: 소오스 콘택 패드,
39d: 드레인 콘택 패드
본 발명은 반도체소자의 제조방법 및 그것에 의해 제조된 반도체소자에 관한 것으로서, 보다 상세하게는 선택적 에피성장층을 채택하여 비대칭 소오스/드레인 트랜지스터를 제조하는 방법 및 그것에 의해 제조된 비대칭 소오스/드레인 트랜지스터에 관한 것이다.
반도체 소자는 모오스 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 반도체 소자의 집적도가 증가함에 따라, 상기 모오스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모오스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다.
일반적으로, 단채널 효과에 따른 문턱전압의 감소를 방지하기 위해 채널영역 내에 채널이온들을 고농도로 도우핑하는 방법이 사용된다. 그러나, 채널이온들을 고농도로 도우핑할 경우, 채널저항이 증가하여 전류구동능력이 감소된다. 또한, 채널이온들의 농도 증가는, 채널영역과 소오스/드레인 사이의 전기장의 증가로 이어진다. 이에 따라, 채널영역과 소오스/드레인 사이에 누설전류가 증가한다. 특히, 디램셀과 같이 전하를 저장하는 커패시터가 소오스 또는 드레인에 연결되어 있는 경우, 상기 누설전류의 증가는 전하 보유 특성의 열화로 나타난다.
채널영역과 소오스/드레인 사이의 전기장의 증가에 따른 전하 보유 특성의 열화를 방지할 수 있는 방법이 널리 연구되고 있다. 특히, 커패시터가 연결되는 소오스 또는 드레인 영역과 채널영역 사이의 전기장을 감소시키면서 문턱전압을 일정하게 유지할 수 있는 비대칭 소오스/드레인 트랜지스터를 제조하는 방법이 널리 연 구되고 있다.
상기 비대칭 소오스/드레인 트랜지스터를 제조하는 방법이 미국특허 제6,596,594호에 "비대칭 채널영역 및 비대칭 소오스/드레인을 갖는 전계효과 트랜지스터 소자를 제조하는 방법(method for fabricating field effect transistor(FET) device with asymmetric channel region and asymmetric sourace and drain regions)"이라는 제목으로 구오(Guo)에 의해 개시된 바 있다. 상기 미국특허 제6,596,594호에 개시된 방법은 이온주입 공정들을 수행하여 비대칭 소오스/드레인을 형성한다.
그러나, 이온주입 공정들을 이용하여 비대칭 채널영역 또는 비대칭 소오스/드레인 영역들을 형성하는 것은 채널영역 내로 확산되는 불순물 이온들을 제어하기 어려운 문제점이 있다.
결과적으로, 채널영역 내의 불순물 이온들 즉, 채널이온들을 비대칭적으로 분포시키기 용이한 트랜지스터 및 그 제조방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 채널이온들을 비대칭적으로 분포시켜 단채널 효과를 개선할 수 있는 비대칭 소오스/드레인 트랜지스터를 제조하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 채널이온들을 비대칭적으로 용이하게 분포시킬 수 있는 트랜지스터 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 채널이온들을 비대칭적으 로 용이하게 분포시킬 수 있는 비대칭 소오스/드레인 트랜지스터를 제공하는 있다.
상기 기술적 과제들을 이루기 위하여 본 발명의 실시예들은 선택적 에피성장층을 채택하여 비대칭 소오스/드레인 트랜지스터를 제조하는 방법을 제공한다. 이 방법은 활성영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 활성영역 내에 채널이온들을 도우핑하고, 상기 채널이온들이 도우핑된 활성영역의 소정영역 내에 평탄화된 SEG 층을 형성한다. 그 후, 상기 평탄화된 SEG 층을 갖는 반도체기판 상에 게이트절연막, 게이트도전막 및 게이트 하드마스크막을 차례로 형성한다. 이어서, 상기 게이트 하드마스크막 및 게이트 도전막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다. 이 때, 상기 게이트 패턴은 상기 평탄화된 SEG층이 상기 게이트 패턴의 일측에 위치하도록 형성된다. 그 후, 상기 게이트 패턴을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성한다. 이에 따라, 상기 채널이온들이 상기 SEG층으로 확산되어 채널이온들이 비대칭적으로 분포한다. 그 결과, SEG층에 형성되는 소오스 영역 또는 드레인 영역과 채널영역 사이의 전기장의 크기가 감소하여 누설전류를 감소시킬 수 있다.
한편, 소오스 영역 및 드레인 영역은 전류의 방향에 따라 결정되는 상대적인 의미를 갖는다. 그러나, 설명의 편의를 위해 이하에서는 상기 SEG층이 위치하는 쪽에 형성되는 영역을 소오스 영역으로 정의하고, 상기 소오스 영역에 대응하는 쪽에 형성되는 영역을 드레인 영역으로 정의한다.
바람직하게는, 상기 평탄화된 SEG 층을 형성하는 것은 상기 활성영역의 소정 영역을 노출시키는 개구부를 갖는 하드마스크 패턴을 형성하는 것을 포함할 수 있다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 노출된 소정 영역을 식각하여 트렌치를 형성한다. 그 후, 상기 트렌치를 채우는 SEG층을 형성하고, 상기 하드마스크 패턴을 제거한다. 이어서, 상기 반도체기판 상부로 돌출된 SEG층을 평탄화한다.
한편, 상기 게이트 패턴은 상기 평탄화된 SEG층의 적어도 일부와 중첩하도록 형성될 수 있다.
상기 기술적 과제들을 이루기 위하여 본 발명의 다른 실시예들은 선택적 에피성장층을 채택하여 비대칭 소오스/드레인 트랜지스터를 제조하는 방법을 제공한다. 이 방법은 활성영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 활성영역 내에 채널이온들을 도우핑한다. 그 후, 상기 활성영역의 소정 영역을 노출시키는 개구부를 갖는 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 노출된 소정 영역을 식각하여 트렌치를 형성한다. 이어서, 상기 트렌치를 채우는 SEG층을 형성한다. 이 때, 상기 SEG층은 상기 반도체기판의 상부로 돌출된다. 그 후, 상기 하드마스크 패턴을 제거한다. 이어서, 상기 돌출된 SEG 층을 갖는 반도체기판 상에 게이트절연막, 게이트도전막 및 게이트 하드마스크막을 차례로 형성하고, 상기 게이트 하드마스크막 및 게이트 도전막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다. 이때, 상기 게이트 패턴은 상기 돌출된 SEG층이 상기 게이트 패턴의 일측에 위치하도록 형성된다. 그 후, 상기 게이트 패턴을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성한다. 이에 따라, SEG층 근처에서 소오스 영역과 채널영역 사이에 누설전류를 방지할 수 있는 비대칭 소오스/드레인 트랜지스터를 제조할 수 있다. 이에 더하여, 돌출된 SEG층 상에 소오스 영역이 형성되어 채널길이를 증가시킬 수 있다.
바람직하게는, 상기 게이트 패턴은 상기 돌출된 SEG층의 적어도 일부와 중첩되도록 형성될 수 있다.
상기 또 다른 기술적 과제를 이루기 위하여, 본 발명의 일 태양은 선택적 에피성장층을 채택하는 비대칭 소오스/드레인 트랜지스터를 제공한다. 상기 본 발명의 일 태양에 따른 비대칭 소오스/드레인 트랜지스터는 활성영역을 갖는 반도체기판을 포함한다. 게이트 패턴이 상기 활성영역을 가로지른다. 또한, 스페이서들이 상기 게이트 패턴의 측벽들을 덮는다. 한편, 상기 게이트 패턴과 상기 활성영역 사이에 게이트절연막이 개재된다. 이에 더하여, SEG층이 상기 활성영역 내에 위치한다. 상기 SEG층의 적어도 일부는 상기 스페이서들 중 하나와 중첩된다.
상기 또 다른 기술적 과제를 이루기 위하여, 본 발명의 다른 태양은 선택적 에피성장층을 채택하는 비대칭 소오스/드레인 트랜지스터를 제공한다. 상기 본 발명의 다른 태양에 따른 비대칭 소오스/드레인 트랜지스터는 활성영역을 갖는 반도체기판을 포함한다. 게이트 패턴이 상기 활성영역을 가로지른다. 한편, 돌출된 SEG층이 상기 게이트 패턴의 일측의 활성영역 내에 위치한다. 상기 돌출된 SEG층은 상기 반도체기판 상부로 돌출된다. 상기 게이트 패턴과 상기 돌출된 SEG 층 및 상기 게이트 패턴과 상기 활성영역 사이에 게이트절연막이 개재된다. 한편, 스페이서들이 상기 게이트 패턴의 측벽들을 덮는다. 이때, 상기 스페이서들 중 하나는 상기 돌출된 SEG층과 중첩한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 일 실시예들에 따른 비대칭 소오스/드레인 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(21)에 활성영역을 한정하는 소자분리막(23)을 형성한다. 상기 소자분리막(23)은 STI(shallow trench isolation) 기술을 사용하여 형성할 수 있다.
상기 소자분리막(23)을 갖는 반도체기판 상에 채널이온들을 도우핑한다. 상기 채널이온들은 상기 활성영역내에 분포한다. 상기 채널이온들은 상기 활성영역 상에 형성될 트랜지스터의 종류에 따라 N 형 또는 P 형일 수 있다. 즉, 상기 활성영역 상에 형성될 트랜지스터가 NMOS 트랜지스터 및 PMOS 트랜지스터인 경우, 상기 채널이온들은 각각 P형 및 N형이다. 한편, 상기 채널이온들은 상기 소자분리막(23)을 형성하기 전에 도우핑될 수 있다.
상기 채널이온들을 갖는 반도체기판 상에 하드마스크막(25)을 형성한다. 상기 하드마스크막(25)은 산화막, 질화막 또는 무기 반사방지막(anti-reflective coating layer; ARC)으로 형성할 수 있다. 또한, 상기 하드마스크막(25)은 적어도 2개의 막을 적층하여 형성할 수 있다. 예를 들어, 상기 하드마스크막(25)은 산화막과 폴리 실리콘막을 차례로 적층하여 형성할 수 있다.
도 2를 참조하면, 상기 하드마스크막(25)을 패터닝하여 상기 활성영역의 소정영역들을 노출시키는 개구부를 갖는 하드마스크 패턴(25a)을 형성한다. 이때, 상기 하드마스크 패턴(25a)은 라인형(line type)으로 형성될 수 있으며, 상기 소자분리막(23)은 노출될 수 있다. 한편, 상기 하드마스크막(25)은 사진 및 식각 공정을 사용하여 패터닝될 수 있다.
도 3을 참조하면, 상기 하드마스크 패턴(25a)을 식각마스크로 사용하여 상기 활성영역을 식각하여 트렌치들(26)을 형성한다. 상기 트렌치들(26)은 상기 채널이온들이 도우핑된 깊이를 대부분 포함하는 것이 바람직하다. 이에 따라, 상기 트렌치들(26)이 형성된 활성영역 내의 채널이온들은 대부분 제거된다.
도 4를 참조하면, 상기 트렌치들(26)을 채우는 SEG층들(27)을 형성한다. 상기 SEG층들(27)은 상기 트렌치들(26)을 채우고, 상기 반도체기판(21) 상부로 돌출될 수 있다. 한편, 상기 SEG층들(27)을 형성하는 동안, 상기 SEG층들(27) 내에 상기 채널이온들과 동일한 형의 불순물 이온들이 도우핑되는 것을 방지하는 것이 바람직하다. 그러나, 상기 SEG층들(27)을 형성하는 동안, 상기 채널이온들과 동일한 형의 불순물 이온들이 상기 채널이온들 보다 낮은 농도로 도우핑될 수 있다.
도 5를 참조하면, 상기 SEG층들(27)이 형성된 후, 상기 하드마스크 패턴(25a)을 제거한다. 상기 하드마스크 패턴(25a)은 습식식각 기술을 사용하여 제거될 수 있다. 그 후, 상기 반도체기판(21) 상부로 돌출된 상기 SEG층들(27)을 평탄화시키어 평탄화된 SEG층들(27a)을 형성한다. 상기 SEG층들(27)을 평탄화하는 것은 화학기계적 연마 기술과 같은 연마기술을 사용하여 수행될 수 있다.
한편, 상기 SEG층들(27)은 상기 반도체기판(21) 상부로 돌출되지 않도록 형성될 수 있다. 이 경우, 상기 SEG층들(27)을 평탄화하는 공정은 생략된다.
도 6을 참조하면, 상기 평탄화된 SEG층들(27a)을 갖는 반도체기판 상에 게이트절연막(29), 게이트 도전막(31) 및 게이트 하드마스크막(33)을 차례로 형성한다.
상기 게이트절연막(29)은 열산화(thermal oxidation) 기술 원자층증착(atomic layer deposition) 기술 또는 화학기상증착(chemical vapor deposition) 기술을 사용하여 형성될 수 있다. 열산화기술을 사용하여 상기 게이트절연막(29)을 형성하는 경우, 상기 게이트절연막(29)은 상기 평탄화된 SEG층들(27a)을 포함하는 상기 활성영역 상부면에 제한적으로 형성될 수 있다.
한편, 상기 게이트 도전막(31)은 단일막 또는 다층막으로 형성될 수 있다. 바람직하게는, 상기 게이트 도전막(31)은 폴리실리콘막과 금속막의 적층막일 수 있다.
상기 게이트 하드마스크막(33)은 상기 게이트 도전막(31)에 대해 식각선택비를 갖는 물질막으로 형성한다. 바람직하게는, 상기 게이트 하드마스크막(33)은 실리콘질화막(SiN)을 포함할 수 있다.
도 7을 참조하면, 상기 게이트 하드마스크막(33) 및 상기 게이트 도전막(31)을 차례로 패터닝하여 게이트 패턴들(32a)을 형성한다. 상기 게이트 패턴들(32a) 각각은 게이트 하드마스크 패턴(33a) 및 게이트 전극(31a)을 포함한다. 상기 게이트 패턴들(32a)은 다음과 같은 방법을 사용하여 형성될 수 있다. 즉, 상기 게이트 하드마스크막(33)을 사진 및 식각 공정을 사용하여 패터닝하여 게이트 하드마스크 패턴들(33a)을 형성한다. 그 후, 상기 게이트 하드마스크 패턴들(33a)을 식각마스크로 사용하여 상기 게이트 도전막(31)을 식각하여 게이트 전극들(31a)을 형성한다. 한편, 상기 게이트 전극들(31a)을 형성하는 동안, 상기 게이트 절연막(29)이 노출된다. 상기 노출된 게이트 절연막(29)은 상기 게이트 전극들(31a)을 형성하는 동안, 식각되어 제거될 수 있다.
한편, 상기 게이트 패턴들(32a)은 상기 평탄화된 SEG층들(27a)이 각각 상기 게이트 패턴들(32a)의 일측에 위치하도록 형성된다. 또한, 상기 평탄화된 SEG층들(27a)이 위치하는 일측에 대응하는 반대편에는 SEG층들(27a)이 형성되지 않는다.
바람직하게는, 상기 게이트 패턴들(32a)은 상기 평탄화된 SEG층들(27a)의 적어도 일부와 중첩되도록 형성될 수 있다. 이에 따라, 채널영역 내의 채널이온들을 더욱 비대칭적으로 분포시킬 수 있다.
상기 게이트 패턴들(32a)을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 연장영역들(extension regions, 도시하지 않음) 및 헤일로들(halos, 도시하지 않음)을 형성할 수 있다. 또한, 상기 게이트 패턴들(32a)을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들(도시하지 않음)을 형성할 수 있다. 바람직하게는, 상기 소오스/드레인 영역들을 형성하기 전, 상기 게이트 패턴들(32a)의 측벽들을 덮는 스페이서들(35)을 형성할 수 있다. 상기 스페이서들(35)을 형성하는 동안, 도 7에 도시된 바와 같이, 상기 게이트 절연막(29)이 함께 패터닝될 수 있다. 그 후, 상기 게이트 패턴들(32a) 및 상기 스페이서들(35)을 이온주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성한다.
한편, 상기 소오스 영역들은 상기 평탄화된 SEG층들(27a) 내에 주로 형성되며, 상기 드레인 영역들은 상기 반도체기판(21)의 활성영역 내에 형성된다. 상기 소오스 영역과 상기 드레인 영역 사이에 채널영역이 형성된다.
상기 소오스/드레인 영역들을 갖는 반도체기판 상에 층간절연막(37)을 형성한다. 상기 층간절연막(37)은 실리콘산화막으로 형성될 수 있다.
도 8을 참조하면, 상기 층간절연막(37)을 패터닝하여 상기 소오스/드레인 영역들을 노출시키는 콘택홀들을 형성한다. 상기 콘택홀들은 자기정렬콘택(self-aligned contact) 기술을 사용하여 형성될 수 있다.
이어서, 상기 콘택홀들을 채우는 도전막을 형성한다. 상기 도전막을 상기 층간절연막(37)의 상부면이 노출될 때 까지 평탄화하여 소오스 콘택패드들(39s) 및 드레인 콘택패드(39d)를 형성한다. 상기 소오스 콘택패드들(39s)은 상기 평탄화된 SEG층들(27a)에 접촉한다. 또한, 상기 드레인 콘택패드(39d)는 상기 드레인 영역에 전기적으로 접속한다.
디램셀의 경우, 상기 콘택패드들(39d, 39s)에 비트라인 및 전하를 저장하기 위한 커패시터가 각각 연결될 수 있다.
본 발명의 일 실시예들에 따르면, 채널영역들 내에 도우핑된 채널이온들이 상기 평탄화된 SEG층들(27a)로 확산될 수 있다. 상기 채널이온들은 SEG층(27)을 형성하거나 후속 공정들이 진행하는 동안 확산된다. 따라서, 상기 평탄화된 SEG층들(27a)에 인접한 채널영역은 상기 드레인 영역에 인접한 채녈영역에 비해 저농도의 채널이온들이 잔존한다. 이에 따라, 상기 소오스 영역들과 상기 채널영역들의 전기장의 세기가 감소된다. 한편, 디램셀과 같이, 상기 소오스 콘택패드들(39s)에 커패시터가 연결될 경우, 상기 소오스 영역들과 상기 채널영역들의 전기장의 세기가 감소하여 상기 커패시터의 전하 보유능력이 향상된다.
이하, 본 발명의 일 태양에 따른 비대칭 소오스/드레인 트랜지스터를 상세히 설명한다.
다시, 도 8을 참조하면, 반도체기판(21)의 상부(upper portion)에 활성영역이 한정된다. 상기 활성영역은 소자분리막(23)에 의해 한정될 수 있다.
게이트 패턴들(32a)이 상기 활성영역을 가로지른다. 상기 게이트 패턴들(32a) 각각은 차례로 적층된 게이트 전극(31a) 및 게이트 하드마스크 패턴(33a)을 포함한다. 상기 게이트 전극(31a)은 단일층 구조 또는 다층구조일 수 있다. 바람직하게는, 상기 게이트 전극(31a)은 폴리실리콘층과 금속층이 차례로 적층된 다층구조일 수 있다.
한편, 스페이서들(35)이 상기 게이트 패턴들(32a)의 측벽들을 덮는다. 상기 스페이서들(35)은 실리콘질화막(SiN)일 수 있으며, 실리콘산화막(SiO2)과 실리콘질화막의 적층막일 수 있다. 상기 게이트 패턴들(32a)과 상기 활성영역 사이에 게이트절연막(29)이 개재된다. 상기 게이트절연막(29)은 실리콘산화막 또는 고유전막(high-k dielectric layer)일 수 있다.
한편, SEG층들(27a)이 상기 활성영역 내에 위치한다. 상기 SEG층들(27a)의 적어도 일부는 상기 스페이서들(35) 중 하나와 중첩된다. 즉, 상기 게이트 패턴들(32a) 각각의 측벽들을 덮는 상기 스페이서들(35) 중 하나는 상기 SEG층(27a)의 적어도 일부를 덮는다. 바람직하게는, 상기 SEG층들(27a)의 적어도 일부는 상기 게이트 패턴들(32a)과 중첩될 수 있다.
한편, 소오스 콘택패드들(39s)과 드레인 콘택패드(39d)가 상기 게이트 패턴들(32a)의 측벽들에 인접하여 상기 활성영역에 전기적으로 접속할 수 있다. 상기 소오스 콘택패드들(39s)은 상기 SEG층들(27a)에 접촉되고, 상기 드레인 콘택패드(39d)는 반도체기판(21)에 접촉된다. 한편, 상기 콘택패드들(39d, 39s)은 층간절연막(37)에 의해 서로 전기적으로 절연된다. 또한, 상기 층간절연막(37)은 상기 게이트 패턴들(32a) 사이의 빈공간들을 채운다.
디램셀의 경우, 커패시터가 상기 소오스 콘택패드들(39s) 각각에 전기적으로 연결되고, 비트라인이 상기 드레인 콘택패드(39d)에 전기적으로 연결된다.
본 발명의 일 태양에 따르면, 활성영역 내에 SEG층들이 위치하여, 채널영역 내의 불순물 이온들이 상기 SEG층들(27a)로 확산한다. 이에 따라, 채널이온들이 비 대칭적으로 분포하는 비대칭 소오스/드레인 트랜지스터를 제공할 수 있다.
도 9 내지 도 12는 본 발명의 다른 실시예들에 따른 비대칭 소오스/드레인 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 도 1 내지 도 4를 참조하여 설명한 바와 같이, 반도체기판(51) 상에 소자분리막(53), 하드마스크 패턴(55a) 및 SEG층들(57)을 형성한다. 상기 SEG층들(57)은 상기 반도체기판(21)의 상부로 돌출된다.
도 10을 참조하면, 상기 하드마스크 패턴(55a)을 제거한다. 상기 하드마스크 패턴(55a)은 습식식각 기술을 사용하여 제거될 수 있다. 그 후, 상기 돌출된 SEG층들(57)을 갖는 반도체기판 상에 게이트절연막(59), 게이트도전막(61) 및 게이트 하드마스크막(63)을 차례로 형성한다.
상기 게이트절연막(59)은, 도 6을 참조하여 설명한 바와 같이, 열산화(thermal oxidation) 기술, 원자층증착(atomic layer deposition) 기술 또는 화학기상증착(chemical vapor deposition) 기술을 사용하여 형성될 수 있다. 열산화기술을 사용하여 상기 게이트절연막(59)을 형성하는 경우, 상기 게이트절연막(59)은 상기 돌출된 SEG층들(57)을 포함하는 상기 활성영역 상부면에 제한적으로 형성될 수 있다.
한편, 상기 게이트 도전막(61)은 단일막 또는 다층막으로 형성될 수 있다. 바람직하게는, 상기 게이트 도전막(61)은 폴리실리콘막과 금속막의 적층막일 수 있다. 이에 더하여, 상기 게이트 도전막(61)은 콘포말하게 형성되는 것이 바람직하다. 한편, 상기 게이트 도전막(61)은 화학기계적연마 기술과 같은 연마기술을 사용 하여 평탄화될 수 있다.
상기 게이트 하드마스크막(63)은 상기 게이트 도전막(61)에 대해 식각선택비를 갖는 물질막으로 형성한다. 바람직하게는, 상기 게이트 하드마스크막(63)은 실리콘질화막(SiN)을 포함할 수 있다.
도 11을 참조하면, 상기 게이트 하드마스크막(63) 및 상기 게이트 도전막(61)을 차례로 패터닝하여 게이트 패턴들(62a)을 형성한다. 상기 게이트 패턴들(62a) 각각은 게이트 하드마스크 패턴(63a) 및 게이트 전극(61a)을 포함한다. 상기 게이트 패턴들(62a)은 다음과 같은 방법을 사용하여 형성될 수 있다. 즉, 상기 게이트 하드마스크막(63)을 사진 및 식각 공정을 사용하여 패터닝하여 게이트 하드마스크 패턴들(63a)을 형성한다. 그 후, 상기 게이트 하드마스크 패턴들(63a)을 식각마스크로 사용하여 상기 게이트 도전막(61)을 식각하여 게이트 전극들(61a)을 형성한다. 한편, 상기 게이트 전극들(61a)을 형성하는 동안, 상기 게이트 절연막(59)이 노출된다. 상기 노출된 게이트 절연막(59)은 상기 게이트 전극들(61a)을 형성하는 동안, 식각되어 제거될 수 있다.
한편, 상기 게이트 패턴들(62a)은 상기 돌출된 SEG층들(57)이 각각 상기 게이트 패턴들(62a)의 일측에 위치하도록 형성된다. 또한, 상기 돌출된 SEG층들(57)이 위치하는 일측에 대응하는 반대편에는 SEG층들(57)이 형성되지 않는다.
바람직하게는, 상기 게이트 패턴들(62a)은 상기 돌출된 SEG층들(57)의 적어도 일부와 중첩되도록 형성될 수 있다. 이에 따라, 채널영역 내의 채널이온들을 더욱 비대칭적으로 분포시킬 수 있다.
상기 게이트 패턴들(62a)을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 연장영역들(extension regions, 도시하지 않음) 및 헤일로들(halos, 도시하지 않음)을 형성할 수 있다. 또한, 상기 게이트 패턴들(62a)을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들(도시하지 않음)을 형성할 수 있다. 바람직하게는, 상기 소오스/드레인 영역들을 형성하기 전, 상기 게이트 패턴들(62a)의 측벽들을 덮는 스페이서들(65)을 형성할 수 있다. 상기 스페이서들(65)을 형성하는 동안, 도 11에 도시된 바와 같이, 상기 게이트 절연막(59)이 함께 패터닝될 수 있다. 그 후, 상기 게이트 패턴들(62a) 및 상기 스페이서들(65)을 이온주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성한다.
한편, 상기 소오스 영역들은 상기 돌출된 SEG층들(57) 내에 형성되며, 상기 드레인 영역들은 상기 반도체기판(51)의 활성영역 내에 형성된다. 상기 소오스 영역과 상기 드레인 영역 사이에 채널영역이 형성된다. 상기 돌출된 SEG층들(57)의 상부에 소오스 영역들이 형성되므로, 상기 채널 길이(channel length)가 증가한다. 이에 따라, 단채널 효과를 더욱 감소시킬 수 있다.
도 12를 참조하면, 상기 소오스/드레인 영역들을 갖는 반도체기판 상에 층간절연막(67)을 형성한다. 상기 층간절연막(67)은 실리콘산화막으로 형성될 수 있다.
이어서, 도 8을 참조하여 설명한 바와 같이, 상기 층간절연막(67)을 패터닝하여 상기 소오스/드레인 영역들을 노출시키는 콘택홀들을 형성한다. 그 후, 상기 콘택홀들을 채우는 소오스 콘택패드들(69s) 및 드레인 콘택패드(69d)를 형성한다. 상기 소오스 콘택패드들(69s)은 상기 돌출된 SEG층들(57)에 접촉된다.
디램셀의 경우, 상기 콘택패드들(69d, 69s)에 비트라인 및 전하를 저장하기 위한 커패시터가 각각 연결될 수 있다.
이하, 본 발명의 다른 일 태양에 따른 비대칭 소오스/드레인 트랜지스터를 상세히 설명한다.
다시, 도 12를 참조하면, 반도체기판(51)의 상부(upper portion)에 활성영역이 한정된다. 상기 활성영역은 소자분리막(53)에 의해 한정될 수 있다.
게이트 패턴들(62a)이 상기 활성영역을 가로지른다. 상기 게이트 패턴들(62a) 각각은 차례로 적층된 게이트 전극(61a) 및 게이트 하드마스크 패턴(63a)을 포함한다. 상기 게이트 전극(61a)은 단일층 구조 또는 다층구조일 수 있다. 바람직하게는, 상기 게이트 전극(61a)은 폴리실리콘층과 금속층이 차례로 적층된 다층구조일 수 있다.
한편, SEG층들(57)이 상기 활성영역 내에 위치하되, 상기 반도체기판(51) 상부로 돌출된다. 상기 돌출된 SEG층들(57)은 상기 게이트 패턴들(62a)의 하부측벽을 덮을 수 있다. 또한, 상기 돌출된 SEG층들(57)의 적어도 일부는 상기 게이트 패턴들(62a)과 중첩될 수 있다. 상기 SEG층들(57)과 상기 게이트 패턴들(62a) 사이 및 상기 게이트 패턴들(62a)와 상기 반도체기판(21) 사이에는 게이트 절연막(59)이 개재된다.
이에 더하여, 스페이서들(65)이 상기 게이트 패턴들(62a)의 측벽들을 덮는다. 상기 게이트 패턴들(62a) 각각의 측벽들을 덮는 스페이서들(65) 중 하나는 상 기 돌출된 SEG층(57)의 적어도 일부와 중첩된다. 즉, 상기 스페이서들(65) 중 하나는 상기 돌출된 SEG층(57)의 적어도 일부를 덮는다.
한편, 소오스 콘택패드들(69s)과 드레인 콘택패드(69d)가 상기 게이트 패턴들(62a)의 측벽들에 인접하여 각각 상기 돌출된 SEG층들(57) 및 상기 활성영역에 전기적으로 접속할 수 있다. 즉, 상기 소오스 콘택패드들(69s)은 상기 SEG층들(57)에 접촉되고, 상기 드레인 콘택패드(69d)는 반도체기판(51)에 접촉된다. 한편, 상기 콘택패드들(69d, 69s)은 층간절연막(67)에 의해 서로 전기적으로 절연된다. 또한, 상기 층간절연막(67)은 상기 게이트 패턴들(62a) 사이의 빈공간들을 채운다.
본 발명의 다른 일 태양에 따르면, 채널길이가 증가된 비대칭 소오스/드레인 트렌지스터를 제공한다.
본 발명의 실시예들에 따르면, SEG층을 채택하여 채널이온들을 비대칭적으로 용이하게 분포시킬 수 있는 비대칭 소오스/드레인 트랜지스터를 제조하는 방법을 제공할 수 있다. 또한, 본 발명의 태양들에 따르면, SEG층을 채택하여 채널이온들을 비대칭적으로 용이하게 분포시킬 수 있는 비대칭 소오스/드레인 트랜지스터를 제공할 수 있다.
Claims (18)
- 활성영역을 갖는 반도체기판을 준비하고,상기 활성영역 내에 채널이온들을 도우핑하고,상기 채널이온들이 도우핑된 활성영역의 소정영역 내에 평탄화된 SEG 층을 형성하고,상기 평탄화된 SEG 층을 갖는 반도체기판 상에 게이트절연막, 게이트도전막 및 게이트 하드마스크막을 차례로 형성하고,상기 게이트 하드마스크막 및 게이트 도전막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성하되, 상기 평탄화된 SEG층은 상기 게이트 패턴의 일측에 위치하고,상기 게이트 패턴을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성하는 것을 포함하는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 평탄화된 SEG 층을 형성하는 것은,상기 활성영역의 소정 영역을 노출시키는 개구부를 갖는 하드마스크 패턴을 형성하고,상기 하드마스크 패턴을 식각마스크로 사용하여 상기 노출된 소정 영역을 식 각하여 트렌치를 형성하고,상기 트렌치를 채우는 SEG층을 형성하고,상기 하드마스크 패턴을 제거하고,상기 SEG층을 평탄화하는 것을 포함하는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 게이트 패턴은 상기 평탄화된 SEG층의 적어도 일부와 중첩하도록 형성되는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 게이트 패턴의 측벽들을 덮는 스페이서들을 형성하는 것을 더 포함하되, 상기 스페이서들 중 하나는 상기 평탄화된 SEG층의 적어도 일부와 중첩하도록 형성되는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 4 항에 있어서,상기 게이트 패턴은 상기 평탄화된 SEG층의 적어도 일부와 중첩하도록 형성되는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 5 항에 있어서,상기 소오스/드레인 영역들을 갖는 반도체기판 상에 층간절연막을 형성하고,상기 층간절연막을 패터닝하여 상기 소오스/드레인 영역들을 노출시키는 자기정렬 콘택홀들을 형성하고,상기 콘택홀들을 채우는 콘택패드들을 형성하는 것을 더 포함하는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 활성영역을 갖는 반도체기판을 준비하고,상기 활성영역 내에 채널이온들을 도우핑하고,상기 활성영역의 소정 영역을 노출시키는 개구부를 갖는 하드마스크 패턴을 형성하고,상기 하드마스크 패턴을 식각마스크로 사용하여 상기 노출된 소정 영역을 식각하여 트렌치를 형성하고,상기 트렌치를 채우는 SEG층을 형성하되, 상기 SEG층은 상기 반도체기판의 상부로 돌출되고,상기 하드마스크 패턴을 제거하고,상기 돌출된 SEG 층을 갖는 반도체기판 상에 게이트절연막, 게이트도전막 및 게이트 하드마스크막을 차례로 형성하고,상기 게이트 하드마스크막 및 게이트 도전막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성하되, 상기 돌출된 SEG층은 상기 게이트 패턴의 일측에 위치하고,상기 게이트 패턴을 이온 주입마스크로 사용하여 불순물이온들을 주입하여 소오스/드레인 영역들을 형성하는 것을 포함하는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 게이트 패턴은 상기 돌출된 SEG층의 적어도 일부와 중첩되도록 형성되는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 게이트 패턴의 측벽들을 덮는 스페이서들을 형성하는 것을 더 포함하되, 상기 스페이서들 중 하나는 상기 돌출된 SEG층과 중첩되도록 형성되는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 9 항에 있어서,상기 게이트 패턴은 상기 돌출된 SEG층의 적어도 일부와 중첩되도록 형성되는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 소오스/드레인 영역들을 갖는 반도체기판 상에 층간절연막을 형성하고,상기 층간절연막을 패터닝하여 상기 소오스/드레인 영역들을 노출시키는 자 기정렬 콘택홀들을 형성하고,상기 콘택홀들을 채우는 콘택 패드들을 형성하는 것을 더 포함하는 비대칭 소오스/드레인 트랜지스터 제조방법.
- 활성영역을 갖는 반도체기판;상기 활성영역을 가로지르는 게이트 패턴;상기 게이트 패턴의 측벽들을 덮는 스페이서들;상기 게이트 패턴과 상기 활성영역 사이에 개재된 게이트절연막; 및상기 활성영역 내에 위치하되, 그것의 적어도 일부는 상기 스페이서들 중 하나와 중첩되는 SEG층을 포함하는 비대칭 소오스/드레인 트랜지스터.
- 제 12 항에 있어서,상기 게이트 패턴은 상기 SEG층의 적어도 일부와 중첩되는 비대칭 소오스/드레인 트랜지스터.
- 제 13 항에 있어서,상기 게이트 패턴은 차례로 적층된 게이트 전극 및 게이트 하드마스크 패턴을 포함하는 비대칭 소오스/드레인 트랜지스터.
- 제 14 항에 있어서,상기 게이트 패턴의 양측에 위치하여 상기 활성영역에 전기적으로 접속하는 콘택패드들을 더 포함하되, 상기 콘택패드들 중 하나는 상기 SEG층에 접촉되는 비대칭 소오스/드레인 트랜지스터.
- 활성영역을 갖는 반도체기판;상기 활성영역을 가로지르는 게이트 패턴;상기 게이트 패턴의 일측의 활성영역 내에 위치하되, 상기 반도체기판 상부로 돌출된 SEG층;상기 게이트 패턴과 상기 돌출된 SEG 층 및 상기 게이트 패턴과 상기 활성영역 사이에 개재된 게이트절연막; 및상기 게이트 패턴의 측벽들을 덮되, 그것들 중 하나는 상기 돌출된 SEG층과 중첩하는 스페이서들을 포함하는 비대칭 소오스/드레인 트랜지스터.
- 제 16 항에 있어서,상기 게이트 패턴은 상기 돌출된 SEG층의 적어도 일부와 중첩되는 비대칭 소오스/드레인 트랜지스터.
- 제 17 항에 있어서,상기 게이트 패턴의 양측에 위치하여 상기 활성영역에 전기적으로 접속하는 콘택패드들을 더 포함하되, 상기 콘택패드들 중 하나는 상기 돌출된 SEG층에 접촉 되는 비대칭 소오스/드레인 트랜지스터.
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