JPH07283410A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07283410A JPH07283410A JP9923494A JP9923494A JPH07283410A JP H07283410 A JPH07283410 A JP H07283410A JP 9923494 A JP9923494 A JP 9923494A JP 9923494 A JP9923494 A JP 9923494A JP H07283410 A JPH07283410 A JP H07283410A
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- Japan
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- film
- drain region
- oxide film
- insulating film
- semiconductor device
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ドレイン領域を有する半導体装置におい
て、ドレイン領域近傍のチャネル領域内でのホットキャ
リヤの生成を抑えて、半導体装置の特性や信頼性を向上
させる構造と、その製造方法とを提供する。 【構成】 ２５オングストローム以下の膜厚を有する
シリコン酸化膜またはシリコン窒化膜等の絶縁膜が、ド
レイン領域の境界に形成されているものとする。また、
その製造方法を、半導体基板にドレイン領域となる凹部
をエッチングする過程と、２５オングストローム以下の
シリコン酸化膜またはシリコン窒化膜を堆積する過程
と、不純物を含むポリシリコンまたは不純物を含むアモ
リファスシリコンを、前記シリコン酸化膜等の上に凹部
を埋めるように堆積する過程と、前記不純物を含むポリ
シリコン等及び前記シリコン酸化膜等を、ドレイン領域
を除いて半導体基板が露見するまでエッチングする過程
とを有するものとする。
て、ドレイン領域近傍のチャネル領域内でのホットキャ
リヤの生成を抑えて、半導体装置の特性や信頼性を向上
させる構造と、その製造方法とを提供する。 【構成】 ２５オングストローム以下の膜厚を有する
シリコン酸化膜またはシリコン窒化膜等の絶縁膜が、ド
レイン領域の境界に形成されているものとする。また、
その製造方法を、半導体基板にドレイン領域となる凹部
をエッチングする過程と、２５オングストローム以下の
シリコン酸化膜またはシリコン窒化膜を堆積する過程
と、不純物を含むポリシリコンまたは不純物を含むアモ
リファスシリコンを、前記シリコン酸化膜等の上に凹部
を埋めるように堆積する過程と、前記不純物を含むポリ
シリコン等及び前記シリコン酸化膜等を、ドレイン領域
を除いて半導体基板が露見するまでエッチングする過程
とを有するものとする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にドレイン領域を有する半導体装置及
びその製造方法に関する。
造方法に関し、特にドレイン領域を有する半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】ドレイン領域を有する半導体装置として
は、例えば、図２に示されるようなＭＯＳトランジスタ
がある。この従来形式のＭＯＳトランジスタには、ゲー
ト酸化膜１１を介してゲート電極１２に電圧を印加する
ことによりソース領域１３から注入されたキャリヤを外
へ取り出すための役割を果たすドレイン領域１４が設け
られているが、このドレイン領域１４は、半導体基板１
５に直接接するような構造を有している。
は、例えば、図２に示されるようなＭＯＳトランジスタ
がある。この従来形式のＭＯＳトランジスタには、ゲー
ト酸化膜１１を介してゲート電極１２に電圧を印加する
ことによりソース領域１３から注入されたキャリヤを外
へ取り出すための役割を果たすドレイン領域１４が設け
られているが、このドレイン領域１４は、半導体基板１
５に直接接するような構造を有している。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来形式の半導体装置においては、ドレイン領域１４近傍
で電界が急激に大きくなる、即ち高電界となると、ソー
ス領域１３から注入されたキャリヤがこの高電界により
加速されるため、ドレイン領域１４近傍のチャネル領域
内でホットキャリヤが発生する。このホットキャリヤ
は、半導体−ゲート酸化膜界面のエネルギー障壁の高さ
よりも大きなエネルギーを持つと、エネルギー障壁を超
えてゲート酸化膜１１内に注入され、その一部がゲート
酸化膜１１中にトラップされたり半導体−ゲート酸化膜
界面に界面準位が発生したりして、半導体装置の特性や
信頼性を劣化させてしまうという問題があった。
来形式の半導体装置においては、ドレイン領域１４近傍
で電界が急激に大きくなる、即ち高電界となると、ソー
ス領域１３から注入されたキャリヤがこの高電界により
加速されるため、ドレイン領域１４近傍のチャネル領域
内でホットキャリヤが発生する。このホットキャリヤ
は、半導体−ゲート酸化膜界面のエネルギー障壁の高さ
よりも大きなエネルギーを持つと、エネルギー障壁を超
えてゲート酸化膜１１内に注入され、その一部がゲート
酸化膜１１中にトラップされたり半導体−ゲート酸化膜
界面に界面準位が発生したりして、半導体装置の特性や
信頼性を劣化させてしまうという問題があった。
【０００４】本発明は、このような従来技術の不都合を
解消するべく案出されたものであり、その主な目的は、
ドレイン領域を有する半導体装置において、ドレイン領
域近傍のチャネル領域内でのホットキャリヤの生成を抑
えて、半導体装置の特性や信頼性を向上させる構造と、
その製造方法とを提供することにある。
解消するべく案出されたものであり、その主な目的は、
ドレイン領域を有する半導体装置において、ドレイン領
域近傍のチャネル領域内でのホットキャリヤの生成を抑
えて、半導体装置の特性や信頼性を向上させる構造と、
その製造方法とを提供することにある。
【０００５】
【課題を解決するための手段】上述した目的は、本発明
によれば、ドレイン領域を有する半導体装置であって、
２５オングストローム以下の膜厚を有する絶縁膜が、前
記ドレイン領域の境界に形成されていることを特徴とす
る半導体装置を提供することにより達成される。特に、
前記絶縁膜が、シリコン酸化膜またはシリコン窒化膜で
あると良い。
によれば、ドレイン領域を有する半導体装置であって、
２５オングストローム以下の膜厚を有する絶縁膜が、前
記ドレイン領域の境界に形成されていることを特徴とす
る半導体装置を提供することにより達成される。特に、
前記絶縁膜が、シリコン酸化膜またはシリコン窒化膜で
あると良い。
【０００６】また、その製造方法を、半導体基板にドレ
イン領域となる凹部をエッチング法を用いて形成する過
程と、前記半導体基板の表面に２５オングストローム以
下のシリコン酸化膜またはシリコン窒化膜を堆積形成す
る過程と、不純物を含むポリシリコン層または不純物を
含むアモリファスシリコン層を、前記シリコン酸化膜ま
たはシリコン窒化膜上に前記凹部を埋めるように堆積形
成する過程と、前記不純物を含むポリシリコン層または
不純物を含むアモリファスシリコン層及び前記シリコン
酸化膜またはシリコン窒化膜を、前記ドレイン領域を除
いて前記半導体基板が露見するまでエッチングする過程
とを有するものとすることにより達成される。
イン領域となる凹部をエッチング法を用いて形成する過
程と、前記半導体基板の表面に２５オングストローム以
下のシリコン酸化膜またはシリコン窒化膜を堆積形成す
る過程と、不純物を含むポリシリコン層または不純物を
含むアモリファスシリコン層を、前記シリコン酸化膜ま
たはシリコン窒化膜上に前記凹部を埋めるように堆積形
成する過程と、前記不純物を含むポリシリコン層または
不純物を含むアモリファスシリコン層及び前記シリコン
酸化膜またはシリコン窒化膜を、前記ドレイン領域を除
いて前記半導体基板が露見するまでエッチングする過程
とを有するものとすることにより達成される。
【０００７】
【作用】このようにすれば、ドレイン領域近傍が高電界
となった場合でも、絶縁膜が高電界を吸収するため、チ
ャネル領域内でキャリヤは急加速しない。また、この絶
縁膜はトンネル膜としての役割も果たしており、ドレイ
ン領域より取り出されるべきキャリヤは、絶縁膜を通し
て取り出しが可能である。更に、絶縁膜を通り抜けたキ
ャリヤが多少加速されていたとしても、ドレイン領域
は、チャネル領域に比べて低抵抗であり、ホットキャリ
ヤは発生しない。
となった場合でも、絶縁膜が高電界を吸収するため、チ
ャネル領域内でキャリヤは急加速しない。また、この絶
縁膜はトンネル膜としての役割も果たしており、ドレイ
ン領域より取り出されるべきキャリヤは、絶縁膜を通し
て取り出しが可能である。更に、絶縁膜を通り抜けたキ
ャリヤが多少加速されていたとしても、ドレイン領域
は、チャネル領域に比べて低抵抗であり、ホットキャリ
ヤは発生しない。
【０００８】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００９】図１は、本発明に基づき構成された半導体
装置の各製造過程における断面図を示している。この半
導体装置は、図１（ｅ）に示されるように、基盤１上の
素子分離酸化膜２間に、ゲート電極３、ゲート酸化膜
４、ソース領域５及びドレイン領域６がそれぞれ配設さ
れた従来形式と略同様なＭＯＳトランジスタであるが、
そのドレイン領域６の境界部には、絶縁膜７が形成され
ている。この絶縁膜７は、２５オングストローム以下の
膜厚を有し、シリコン酸化物またはシリコン窒化物でで
きている。
装置の各製造過程における断面図を示している。この半
導体装置は、図１（ｅ）に示されるように、基盤１上の
素子分離酸化膜２間に、ゲート電極３、ゲート酸化膜
４、ソース領域５及びドレイン領域６がそれぞれ配設さ
れた従来形式と略同様なＭＯＳトランジスタであるが、
そのドレイン領域６の境界部には、絶縁膜７が形成され
ている。この絶縁膜７は、２５オングストローム以下の
膜厚を有し、シリコン酸化物またはシリコン窒化物でで
きている。
【００１０】このようにしてなる半導体装置の製造方法
について、図１（ａ）乃至（ｅ）を参照して、以下、説
明する。
について、図１（ａ）乃至（ｅ）を参照して、以下、説
明する。
【００１１】まず、図１（ａ）に示すように、素子分離
酸化膜２が形成されたシリコン基板１の表面をフォトレ
ジスト８で覆い、フォトリソグラフィ及びエッチング技
術によりドレイン領域６となる部分をシリコン基板１か
ら取り除く。そして、フォトレジスト８を取り除いた
後、図１（ｂ）に示すように、シリコン基板１表面に、
シリコン酸化物またはシリコン窒化物を堆積して、シリ
コン酸化膜またはシリコン窒化膜９を膜厚が２５オング
ストローム以下となるように形成する。
酸化膜２が形成されたシリコン基板１の表面をフォトレ
ジスト８で覆い、フォトリソグラフィ及びエッチング技
術によりドレイン領域６となる部分をシリコン基板１か
ら取り除く。そして、フォトレジスト８を取り除いた
後、図１（ｂ）に示すように、シリコン基板１表面に、
シリコン酸化物またはシリコン窒化物を堆積して、シリ
コン酸化膜またはシリコン窒化膜９を膜厚が２５オング
ストローム以下となるように形成する。
【００１２】次に、図１（ｃ）に示すように、不純物を
含むポリシリコンまたは不純物を含むアモリファスシリ
コンを、ＣＶＤ法により、シリコン酸化膜またはシリコ
ン窒化膜９上に堆積して、ポリシリコン層またはアモリ
ファスシリコン層１０を形成する。なお、この不純物
は、ボロン、リンあるいはヒ素等を使用する。そして、
図１（ｄ）に示すように、ドレイン領域６となる部分を
除くポリシリコン層またはアモリファスシリコン層１０
と、ドレイン領域６と接しないシリコン酸化膜またはシ
リコン窒化膜９とを、機械研磨によりシリコン基板１に
平行に取り除く。
含むポリシリコンまたは不純物を含むアモリファスシリ
コンを、ＣＶＤ法により、シリコン酸化膜またはシリコ
ン窒化膜９上に堆積して、ポリシリコン層またはアモリ
ファスシリコン層１０を形成する。なお、この不純物
は、ボロン、リンあるいはヒ素等を使用する。そして、
図１（ｄ）に示すように、ドレイン領域６となる部分を
除くポリシリコン層またはアモリファスシリコン層１０
と、ドレイン領域６と接しないシリコン酸化膜またはシ
リコン窒化膜９とを、機械研磨によりシリコン基板１に
平行に取り除く。
【００１３】最後に、図１（ｅ）に示すように、酸化、
イオン注入、フォトリソグラフィ、ＣＶＤ及びエッチン
グ技術により、ソース領域５、ゲート酸化膜４及びゲー
ト電極３を形成する。
イオン注入、フォトリソグラフィ、ＣＶＤ及びエッチン
グ技術により、ソース領域５、ゲート酸化膜４及びゲー
ト電極３を形成する。
【００１４】このような構造を有するＭＯＳトランジス
タにおいて、絶縁膜７の膜厚及び材質を各種比較したの
で、以下にその結果について説明する。
タにおいて、絶縁膜７の膜厚及び材質を各種比較したの
で、以下にその結果について説明する。
【００１５】まず、表１は、絶縁膜７の厚さを５オング
ストロームから３５オングストロームまで変化させたと
きの、ホットエレクトロン耐性、ライフタイム、閾値電
圧の変動ΔＶth、サブスレッショルド特性及び移動度に
ついて示したものである。ここで、ライフタイムは、本
構造を形成するときの製造プロセスからの汚染を評価す
るためのものである。ΔＶthは、閾値電圧が設計値から
変動した場合にトランジスタの動作に影響するか否かを
示す。移動度は、ソース及びドレイン間のキャリヤの移
動度である。
ストロームから３５オングストロームまで変化させたと
きの、ホットエレクトロン耐性、ライフタイム、閾値電
圧の変動ΔＶth、サブスレッショルド特性及び移動度に
ついて示したものである。ここで、ライフタイムは、本
構造を形成するときの製造プロセスからの汚染を評価す
るためのものである。ΔＶthは、閾値電圧が設計値から
変動した場合にトランジスタの動作に影響するか否かを
示す。移動度は、ソース及びドレイン間のキャリヤの移
動度である。
【００１６】
【表１】
【００１７】ライムタイムとΔＶthに関しては、全ての
膜厚で良好な結果が得られているが、サブスレッショル
ド特性、移動度並びにホットエレクトロン耐性について
は、膜厚が３０オングストローム以上になると絶縁膜７
として用いるのに不適当な結果が現れている。よって、
絶縁膜７としては、２５オングストローム以下の膜厚が
要求される。
膜厚で良好な結果が得られているが、サブスレッショル
ド特性、移動度並びにホットエレクトロン耐性について
は、膜厚が３０オングストローム以上になると絶縁膜７
として用いるのに不適当な結果が現れている。よって、
絶縁膜７としては、２５オングストローム以下の膜厚が
要求される。
【００１８】次に、表２に、絶縁膜７の材質と、ホット
エレクトロン耐性、ライフタイム、閾値電圧の変動ΔＶ
th及び移動度との関係について示す。
エレクトロン耐性、ライフタイム、閾値電圧の変動ΔＶ
th及び移動度との関係について示す。
【００１９】
【表２】
【００２０】Ａｌ2Ｏ3を絶縁膜７の材質として用いた場
合、ライフタイムには影響ないが、その他の特性に問題
がある。また、ＰＬＺＴ，ＢＰＳＧ並びにＭｇＯを絶縁
膜７の材質として用いた場合、コンタミネーションの影
響でライフタイムが悪く、しかも他の特性に於ても絶縁
膜７として用いるのは不適当である。よって、絶縁膜７
の材質としては、シリコン酸化膜あるいはシリコン窒化
膜を用いるのが良い。
合、ライフタイムには影響ないが、その他の特性に問題
がある。また、ＰＬＺＴ，ＢＰＳＧ並びにＭｇＯを絶縁
膜７の材質として用いた場合、コンタミネーションの影
響でライフタイムが悪く、しかも他の特性に於ても絶縁
膜７として用いるのは不適当である。よって、絶縁膜７
の材質としては、シリコン酸化膜あるいはシリコン窒化
膜を用いるのが良い。
【００２１】
【発明の効果】以上の説明により明らかなように、本発
明による半導体装置及びその製造方法によれば、ドレイ
ン領域近傍のチャネル領域内でのホットキャリヤの生成
を抑え、半導体装置の特性や信頼性を向上させ得る。
明による半導体装置及びその製造方法によれば、ドレイ
ン領域近傍のチャネル領域内でのホットキャリヤの生成
を抑え、半導体装置の特性や信頼性を向上させ得る。
【図１】（ａ）乃至（ｅ）からなり、本発明に基づく半
導体装置及びその製造方法の要部を示す断面図。
導体装置及びその製造方法の要部を示す断面図。
【図２】従来のＭＯＳトランジスタの断面図。
１ 基板 ２ 素子分離酸化膜 ３ ゲート電極 ４ ゲート酸化膜 ５ ソース領域 ６ ドレイン領域 ７ 絶縁膜 ８ フォトレジスト ９ シリコン酸化膜またはシリコン窒化膜 １０ ポリシリコン層またはアモリファスシリコン層 １１ ゲート酸化膜 １２ ゲート電極 １３ ソース領域 １４ ドレイン領域 １５ 基盤
Claims (3)
- 【請求項１】 ドレイン領域を有する半導体装置であ
って、 ２５オングストローム以下の膜厚を有する絶縁膜が、前
記ドレイン領域の境界に形成されていることを特徴とす
る半導体装置。 - 【請求項２】 前記絶縁膜が、シリコン酸化膜または
シリコン窒化膜であることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 ドレイン領域を有する半導体装置の製
造方法であって、 半導体基板にドレイン領域となる凹部をエッチング法を
用いて形成する過程と、前記半導体基板の表面に２５オ
ングストローム以下のシリコン酸化膜またはシリコン窒
化膜を堆積形成する過程と、不純物を含むポリシリコン
層または不純物を含むアモリファスシリコン層を、前記
シリコン酸化膜またはシリコン窒化膜上に前記凹部を埋
めるように堆積形成する過程と、前記不純物を含むポリ
シリコン層または不純物を含むアモリファスシリコン層
及び前記シリコン酸化膜またはシリコン窒化膜を、前記
ドレイン領域を除いて前記半導体基板が露見するまでエ
ッチングする過程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9923494A JPH07283410A (ja) | 1994-04-12 | 1994-04-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9923494A JPH07283410A (ja) | 1994-04-12 | 1994-04-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283410A true JPH07283410A (ja) | 1995-10-27 |
Family
ID=14241997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9923494A Withdrawn JPH07283410A (ja) | 1994-04-12 | 1994-04-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283410A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221023B2 (en) | 2004-02-27 | 2007-05-22 | Samsung Electronics Co., Ltd. | Asymmetric source/drain transistor employing selective epitaxial growth (SEG) layer and method of fabricating same |
-
1994
- 1994-04-12 JP JP9923494A patent/JPH07283410A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221023B2 (en) | 2004-02-27 | 2007-05-22 | Samsung Electronics Co., Ltd. | Asymmetric source/drain transistor employing selective epitaxial growth (SEG) layer and method of fabricating same |
| US7524733B2 (en) | 2004-02-27 | 2009-04-28 | Samsung Electronics Co., Ltd. | Asymmetric source/drain transistor employing selective epitaxial growth (SEG) layer and method of fabricating same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |