JPH02110973A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Ｍｏｓ型半導体装置およびその製造方法

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JPH02110973A
JPH02110973A JP63263147A JP26314788A JPH02110973A JP H02110973 A JPH02110973 A JP H02110973A JP 63263147 A JP63263147 A JP 63263147A JP 26314788 A JP26314788 A JP 26314788A JP H02110973 A JPH02110973 A JP H02110973A
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recessed part
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Etsuo Fukuda
悦生 福田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、微細構造のＭＯＳトランジスタを有するＭＯ
Ｓ型半導体装置とその製造方法に関する。
（従来の技術） ＭＯＳ集積回路は、微細加工技術の進歩により高集積化
の一途を辿っている。微細ＭＯＳトランジスタでは良く
知られているように、短チヤネル効果や狭チャネル効果
が現われ、またパンチスルー耐圧の低下も顕著に現われ
る。この様な微細化に伴う特性劣化を補償するため従来
より、ＬＤＤ構造が用いられている。これは、ソース。
ドレイン層のチャネル領域に接する部分に低不純物濃度
層を形成するものである。しかしながら、ＬＤＤ構造を
形成するには、ゲート電極をマスクとして不純物のイオ
ン注入を行い、次いでゲート電極の側壁に選択的に絶縁
膜を形成して、再度この絶縁膜とゲート電極をマスクと
して不純物のイオン注入を行なう、というかなり複雑な
工程を必要とする。
また、微細化に伴う特性劣化を補償するに適した他の構
造として、Ｃ，Ａ、Ｔ、５ａｌａａ＋ａ等より提案され
た。第３図に示すＶＭＯ３構造、第４図に示すＵＭＯ３
構造がある。これらの構造によれば、平面的に見たソー
ス、ドレイン間距離を小さくしても実質的なチャネル長
はこれより長くできるから、十分に高いバンチスルー耐
圧が得られ、また短チヤネル効果等も抑制される。しか
しこれらの構造にも問題がある。第１に、■溝の尖った
部分ＡあるいはＵ溝の尖った部分Ｂ１．Ｂ２でのストレ
スが大きく、欠陥性のリーク電流が大きくなる。第２に
、これらの尖った部分では表面ラフネス散乱やクーロン
散乱を受は易（なり、この結果チャネル領域でのキャリ
アの実効的な移動度が低下して相互コンダクタンスが低
下する。
（発明が解決しようとする課題） 以上のように従来より、ＭＯＳトランジスタの微細化に
よる特性劣化に対して種々の対策がとられているが、Ｌ
ＤＤ構造は製造工程が複雑であり、ＶＭＯ５構造やＵＭ
ＯＳ構造ではストレスによりリーク電流の増大し、また
実効的な移動度低下により相互コンダクタンスが低下す
る等の問題があった。
本発明はこの様な問題を解決したＭＯ３型半導体装置と
その製造方法を提供することを目的とする。
［発明の構成〕 （課題を解決するための手段） 本発明にかかる半導体装置は、半導体基板のチャネル領
域に半円筒型の凹部が形成され、この凹部にゲート絶縁
膜を介してゲート電極が埋込み形成された構造のＭＯＳ
トランジスタを有することを特徴とする。
本発明の方法は、半導体基板に等方性エツチング法を用
いて半円筒型の凹部を形成し、その凹部にゲート絶縁膜
を介してゲート電極を埋込み形成した後、ゲート電極を
マスクとして加速エネルギーを異ならせたイオン注入を
連続的に行なって低不純物濃度層とこれより浅い高不純
物濃度層とからなるソース、ドレイン層を形成すること
を特徴とする。
（作用） 本発明の構造では、チャネル領域が半円筒型の四部をも
って形成されるため、ＶＭＯＳ。
ＵＭＯＳと同様の理由で短チヤネル効果の改浮。
バンチスルー耐圧の向上が図られる。しかもＶＭＯＳ、
ＵＭＯＳとは異なり、チャネル領域は−様な曲率を持っ
た連続曲面をなしているために、欠陥性のリーク電流が
低減され、また相互コンダクタンスの低下も防止される
。
本発明の構造では、チャネル領域およびゲート絶縁膜に
は向心力となる電界が形成され、この電界分布もバンチ
スルー耐圧の向上やチャネルのキャリア移動度の向上に
寄与する。
本発明の方法によれば、ＬＤＤ構造を得るのに平面型の
場合のようにゲート電極の側壁に絶縁膜スペーサを設け
るという工程を必要としない。即ち本発明では、チャネ
ル領域端部は垂直またはこれに近い傾斜を持つから、ソ
ース、ドレイン層の形成には加速エネルギーを切換えた
イオン注入を連続的に行なうことにより簡単にＬＤＤ構
造を実現することができる。
（実施例） 以下、本発明の詳細な説明する。
第１図は、一実施例のＦｖｌｏ　Ｓ集積回路における一
つのＭＯＳトランジスタの断面構造を示す。
ｐ型Ｓｔ基板１のチャネル領域には、半円筒型の四部２
が加工され、この凹部２にゲート絶縁膜３を介してゲー
ト電極４が埋込み形成されている。
ゲート電極４に自己整合的に半円筒型四部２の端部にソ
ース、ドレイン層が形成されている。ソース、ドレイン
層は、低不純物濃度のｎ−型層５１゜５２とこれより浅
い高不純物濃度のｎ十型層６．。
６２とから構成されて、ＬＤＤ構造をなしている。
全体はＣＶＤ絶縁膜７で覆われ、これにコンタクト孔を
開けてソース、ドレイン電極８１．８□が形成されてい
る。
第２図（ａ）　〜（ｆ）は、この実施例のＭＯＳトラン
ジスタの製造工程を示す断面図である。先ず、Ｓｉ基板
１を等方性エツチング法によりエツチングして半円筒型
の凹部２を形成する（ａ）。
その後、熱酸化によりゲート絶縁膜３を形成した後、ゲ
ート電極材料となる多結晶シリコン膜４゜を表面がほぼ
平坦になるように厚く堆積形成する（ｂ）。そして必要
ならフォトレジスト等を用いて平坦化処理を行なった後
、全面エツチングを行い、基板の平坦面上に僅かに多結
晶シリコン膜４ｏが残る状態で平坦化した多結晶シリコ
ン膜４ｏを得る（Ｃ）。その後、フォトレジスト９をパ
ターン形成し、これを用いて多結晶シリコン膜４ｏをエ
ツチングしてゲート電極４を凹部２内に埋め込まれた状
態に形成する（ｄ）。そして、加速エネルギーを途中で
切換えるイオン注入を行なって、ソース、ドレイン領域
にｎ−型層５１゜５゜とこれより浅いｎ÷型層６０，６
゜の二層構造を形成する（ｅ）。最後に全面をＣＶＤ絶
縁膜７で覆い、これにコンタクト孔を開けてソース。
ドレイン電極８１，８２を形成する（ｆ）。
この実施例によれば、ゲート長に比べて長いチャネル長
が得られるから、パンチスルー耐圧の向上、短チヤネル
効果の低減等が図られ、微細寸法で優れた特性を持つＭ
ＯＳトランジスタが得られる。しかも、チャネル領域は
滑らかな曲面を描いているから、ストレスに起因する欠
陥性のリーク電流が低減される。
またこの実施例の方法により、イオン注入のエネルギー
を切換えるだけで簡単にＬＤＤ構造を実現することがで
きる。
本発明は上記実施例に限られない。例えば実施例では、
ゲート電極のバターニングにリングラフィを用いたが、
第２図（Ｃ）の状態から更に平坦部の基板酸化膜面が露
出する迄全面エツチングを続けて、自動的に凹部にゲー
ト電極を埋込み形成するようにしてもよい。その池水発
明の趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
［発明の効果］ 以上述べたように本発明によるＭＯＳトランジスタでは
、微細構造でパンチスルー耐圧が高く、また短チヤネル
効果が低減された優れた特性が得られる。
また本発明の方法によれば、その様な微細構造で且つＬ
ＤＤ構造を持つＭＯｌトランジスタを複雑な工程を用い
ることなしに実現することができる。
【図面の簡単な説明】 第１図は本発明の一実施例におけるＭＯＳトランジスタ
を示す断面図、第２図（ａ）〜（ｆ）はその製造工程を
示す断面図、第３図および第４図は従来のＭＯＳトラン
ジスタ構造の例を示す断面図である。 １・・・ｐ型Ｓｉ基板、２・・・半円筒型凹部、３・・
・ゲート絶縁膜、４・・・ゲート電極、５．．５．・・
・ｎ−型層、６１＋６２”’ｎ＋型層、７　・ＣＶ　Ｄ
絶縁膜、８、、ｇ、、・・・ソース、ドレイン電極。 第　１　図 第 図 第 図

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基板表面に半円筒型の凹部が形成され、前
    記凹部にゲート絶縁膜を介してゲート電極が埋込み形成
    され、前記ゲート電極に自己整合的にソース、ドレイン
    層が形成されたＭＯＳトランジスタを有することを特徴
    とするＭＯＳ型半導体装置。
  2. （２）ソース、ドレイン層は、深い低不純物濃度層とこ
    れより浅い高不純物濃度層とからなる請求項１記載のＭ
    ＯＳ型半導体装置。
  3. （３）半導体基板に等方性エッチングにより半円筒型の
    凹部を形成する工程と、前記凹部にゲート絶縁膜を介し
    てゲート電極を埋込み形成する工程と、前記ゲート電極
    をマスクとして加速エネルギーを異ならせた不純物イオ
    ン注入を連続的に行なって深い低不純物濃度層とこれよ
    り浅い高不純物濃度層からなるソース、ドレイン層を形
    成する工程とを有することを特徴とするＭＯＳ型半導体
    装置の製造方法。
JP63263147A 1988-10-19 1988-10-19 Ｍｏｓ型半導体装置およびその製造方法 Pending JPH02110973A (ja)

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