KR100323359B1 - 오프상태에서누설전류가없는반도체장치및그제조방법 - Google Patents

오프상태에서누설전류가없는반도체장치및그제조방법 Download PDF

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Abstract

소자 영역(50)과 소자 분리 영역(58)을 구비한 반도체 소자에서, 질소를 함유한 실리콘 산화막(68)이 소자 영역(50)과 소자 분리 영역(58) 간의 경계에 놓인다. 반도체 소자의 제조 방법에 있어서, 마스크 재료(72와 74)가 소자 영역(50)이 제공되어 있는 반도체 기판(60)의 표면 상의 일부에 제공되는데, 상기 반도체 기판(60)은 마스크 재료(72 및 74)를 사용하여 에칭됨으로써 소자 분리 영역(58)을 한정하는 트렌치(76)를 형성하고, 질소를 함유한 실리콘 산화막(68)이 트렌치(76)에 형성되고, 상기 트렌치(76)는 격리막으로 메워진다.

Description

오프 상태에서 누설전류가 없는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITHOUT LEAK CURRENT AT OFF-STATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 기판 상에 복수의 소자 및 이들 소자를 분리하는 분리 영역을 구비한 반도체 장치에 관한 것으로, 더 상세하게는 반도체 기판 상에 트렌치를 형성하고 트렌치에 격리막을 메움으로써 소자 분리 영역이 규정되는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 기판 상에 형성되는 반도체 장치의 소자들을 분리시키는 방법으로써, 반도체 기판 상에 트렌치를 형성하고 상기 트렌치에 격리막(이하, 트렌치 격리라 함)을 메움으로써 소자들의 분리를 수행하는 방법이 사용되고 있다. 이 트렌치 격리는, 치수들이 고 정밀도로 형성된 반도체 기판 상의 트렌치에 의해 결정되기 때문에 미세하고 고도로 집적된 반도체 장치의 소자들 간을 격리시키는 데에 극히 유용한 기술이다.
그러나, 게이트 전극의 하부에서 반도체 기판의 소자 영역의 단부에 있는 불순물이 제조 공정시의 가열에 의해 소자 분리 영역의 실리콘 산화막으로 확산된다. 결국, 불순물의 농도가 낮아지고 이로 인해 게이트 전압이 기본 문턱 전압 낮아지게 되어 기생 채널이 그 위에 형성되게 된다. 따라서, 불가피하게 오프(OFF) 상태에서의 누설 전류가 증가되는 원인이 되고 있다.
이 문제를 해결하기 위해, 종래의 반도체 장치와 반도체 제조 방법이 일본 무심사 특허공개 제92549/1984 등에 개시되어 있다. 이 방법에서, 차후에 상세히 서술되는 바와 같이, 기판과 동일한 도전형의 불순물을 소자 분리 영역의 격리막과 접촉하는 반도체 기판의 일부속으로 유입함으로써 농도가 높아지게 된다. 이로 인해 기생 채널이 형성되는 것이 방지되게 된다.
그러나, 상술된 특허에 기술된 종래의 반도체 장치의 제조 방법에서는, 차후에 상세히 서술되는 바와 같이 두가지 문제가 발생한다. 즉, 종래의 방법에서는 제조 단계들이 증가된다. 또한, 소자들을 제조하는 방법이 변할 때마다 소자 영역의 단부에서의 불순물의 이온 주입 에너지 및 도우즈를 최적화하기 위해 많은 노력이 필요하다.
따라서, 본 발명의 목적은 제조 공정 단계 및 소자의 엔지니어링 변화에 수반되는 최적화를 위한 노력을 증가시키지 않고 게이트 전극 밑의 소자 영역의 단부에 기생 채널이 형성되는 것을 방지함으로써 오프 상태에서의 누설 전류가 감소될 수 있는, 상술된 트렌치 격리 구조를 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 이하의 설명에 따라 명확해질 것이다.
본 발명의 특징에 따르면, 반도체 소자 영역; 상기 반도체 소자 영역을 분리시키기 위한 소자 분리 영역; 및 상기 반도체 소자 영역과 상기 소자 분리 영역 간의 경계 상에 놓인 질소를 함유한 실리콘 산화막을 구비한 반도체 장치가 제공된다.
상기 반도체 소자 영역과 상기 소자 분리 영역은 반도체 기판 상에 놓일 수 있고, 상기 반도체 기판은 실리콘 기판이다.
소자 분리 영역은 주로 실리콘 산화물로 이루어질 수 있다.
질소를 함유한 상기 실리콘 산화막에서의 질소 농도는 질소 대 산소의 비율로 1/5 이상일 수 없다.
금속 산화물 반도체형 전계효과 트랜지스터가 상기 반도체 소자로서 포함될 수 있다.
본 발명의 다른 특징에 따르면, 반도체 소자 영역을 형성하는 단계; 소자 분리 영역을 형성하는 단계; 및 상기 반도체 소자 영역과 상기 소자 분리 영역 간의 경계 상에 질소를 함유한 실리콘 산화막을 놓는 단계를 포함하되, 상기 소자 분리 영역을 형성하는 단계는 상기 반도체 기판을 에칭하여 트렌치를 형성하는 단계, 및 상기 트렌치에 격리막을 메우는 단계를 더 포함할 수 있는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 특징에 따르면, 반도체 기판 상에 반도체 소자 영역을 형성하는 단계; 상기 반도체 소자 영역을 분리시키기 위해 상기 반도체 기판 상에 소자 분리 영역을 형성하는 단계; 상기 반도체 소자 영역과 상기 소자 분리 영역 간의 경계 상에 질소를 함유한 실리콘 산화막을 놓는 단계; 상기 반도체 소자 영역이 형성되어 있는 상기 반도체 기판의 표면 일부 위에 마스크 재료를 형성하는 단계; 상기 마스크 재료를 이용하여 상기 반도체 기판을 에칭하여 소자 분리 영역을 한정하는 트렌치를 형성하는 단계; 상기 트렌치에 질소를 함유하는 상기 실리콘 산화막을 형성하는 단계; 및 상기 트렌치에 격리막을 메우는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
질소를 함유한 실리콘 산화막의 형성 단계는 질소를 함유한 분위기에서 가열시키는 단계를 더 포함한다. 상기 질소는 N2O, NH3또는 NO일 수 있다.
질소를 함유한 분위기중에서의 상기 가열 단계는 700℃와 1200℃ 사이의 가열 온도에서 수행될 수 있다.
질소를 함유한 상기 실리콘 산화막은 질소를 함유한 상기 실리콘 산화막 형성 단계에서 3㎚와 15㎚ 간의 두께를 갖도록 형성될 수 있다.
질소를 함유한 상기 실리콘 산화막 형성 단계는 실리콘 산화막을 형성하는 단계; 및 질소를 함유한 분위기중에서 가열시키는 단계를 더 포함할 수 있다.
상기 질소는 N2O, NH3또는 NO일 수 있다.
질소를 함유한 상기 분위기중에서의 가열 단계는 400℃와 1200℃ 사이의 가열 온도하에서 수행될 수 있다.
질소를 함유한 실리콘 산화막은 질소를 함유한 상기 실리콘 산화막 형성 단계에서 3㎚와 15㎚ 사이의 두께를 갖도록 형성될 수 있다.
질소를 함유한 상기 실리콘 산화막 형성 단계는 실리콘 산화막을 형성하는 단계; 및 상기 실리콘 산화막에 질소 이온을 주입하는 단계를 더 포함할 수 있다.
질소를 함유한 상기 실리콘 산화막 형성 단계는 질소를 함유한 상기 실리콘 산화막 형성 단계에서 3㎚와 5㎚ 사이의 두께를 갖도록 형성될 수 있다.
질소를 함유한 상기 실리콘 산화막 형성 단계는 실리콘 산화막을 형성하는 단계; 및 상기 실리콘 산화막에 질소의 이온들을 주입하는 단계를 더 포함할 수 있다.
질소를 함유한 상기 실리콘 산화막은 질소를 함유한 상기 실리콘 산화막 형성 단계에서 3㎚와 5㎚ 사이의 두께를 갖도록 형성될 수 있다.
상기 실리콘 산화막 형성 단계는 열 산화 공정 또는 CVD에 의한 공정일 수 있다.
도 1은 종래의 반도체 장치의 개략 부분 평면도.
도 2는 도 1에 도시된 A-A 선을 따라 절취한 반도체 장치의 개략 수직 단면도.
도 3a 내지 도 3e는 두 개의 용지 상에 작성된 도면으로, 도 1에 도시된 반도체 장치를 제조하는 방법의 여러 단계에서의 개략 수직 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 개략 부분 평면도.
도 5는 도 4에 도시된 A-A 선을 따라 절취한 반도체 장치의 개략 수직 단면도.
도 6a 내지 도 6c는 두 개의 용지 상에 작성된 도면으로, 도 4에 도시된 반도체 장치의 제조 방법의 여러 단계에서의 개략 수직 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
50 : 소자 영역
54 : 게이트 전극
58 : 소자 분리 영역
60 : 반도체 기판
62 : 게이트 절연막
66 : 소자 영역단
68 : 실리콘 산화막
72 : 실리콘 질화막
74 : 레지스트막
76 : 트렌치
지금부터 도 1, 2 및 3a 내지 3e를 참조하여, 본 발명의 이해가 용이하도록 먼저 종래의 반도체 장치 및 반도체 장치의 제조 방법에 대해 설명될 것이다.
도 1 및 2에서, 도시되어 있는 것은 종래의 트렌치 격리가 제공된 반도체 장치이다.
도 1은 소자의 표면에서 본 반도체 장치의 부분도이다.
도 1에서, 소자 영역(10)은 소스 영역(12), 게이트 전극(14) 및 드레인영역(16)으로 구성되고, 소자 분리 영역(18)에 의해 다른 소자들과 분리된다.
도 2는 도 1의 A-A 선을 따라 절취한 게이트 전극(14)에서의 단면도이다.
도 2로부터 알 수 있는 바와 같이, 소자는 제1 도전형 반도체 기판(20) 상의 소자 영역(10)에 게이트 절연막(22)과 게이트 전극(14)을 제공하고, 상기 반도체 기판(20) 상에 트렌치를 에칭하고, 상기 격리막을 제공함으로써 형성된 소자 격리 영역(18)에 의해 다른 소자들로부터 격리된다. 즉, 소자 영역은 소자 영역단(26)에서 소자 격리 영역과 접촉하는 거의 평탄한 표면을 갖는다. 소자 영역측(28)은 소자 영역단에서 트렌치 하부까지 연장하는 수직 또는 사선측(oblique side)을 갖는다. 소자 영역측(28)은 소자 분리 영역(18)의 격리막과 접촉한다.
또한 도시된 실시예에서, 상술된 바와 같이, 게이트 전극의 하부에 있는 반도체 기판의 소자 영역단에서의 불순물은 제조 공정 중의 가열 단계로 인하여 소자 분리 영역의 실리콘 산화막으로 확산된다. 결국, 불순물 농도가 소자 영역단에서 낮아지게 된다. 그러나, 도시된 예에서, 소자 분리 영역(18)의 기판 상에 접하는 트렌치 하부, 소자 분리 영역측(28) 및 소자 영역단(26)의 제1 도전형 불순물 농도는 소자 영역 내에서의 그것보다 높게 된다. 그 이외에, 소자 위에 놓이는 배선 등이 도면에서 복잡해지는 것을 피하기 위해 생략되어 있다.
도 1과 2 에 도시된 바와 같이 종래의 트렌치 격리가 제공되는 반도체 장치의 제조 방법이 도 1 의 A-A 선을 따라 절취한 단면을 기준으로 하여 도 3a 내지 도 3e 에 도시되었다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 산화막(30)이 제1 도전형 실리콘기판(반도체 기판)(20) 상에 형성된다. 또한, 예를 들어, 0.5㎛ 두께의 알루미늄막(32)(마스크를 구비함)이 실리콘 산화막(30) 상에 형성된다. 또한, 마스크는 리소그래피에 의해 알루미늄막(32)과 레지스트막(34)과 함께 소자 형성 영역 상에 형성된다.
둘째, 도 3b에 도시된 바와 같이, 반도체 기판(20)이 상술된 마스크를 이용하여 이방성으로 에칭되어 깊이가 약 0.6㎛인 소자 분리 영역에 트렌치(36)를 형성한다.
다음에, 도 3c에 도시된 바와 같이, 알루미늄막(32)의 측벽의 일부가 등방성으로 에칭되어 측벽의 일부가 약 0.1㎛ 에칭 백되게 한다.
다음에, 도 3d에 도시된 바와 같이, 마스크용 레지스트막이 벗겨진 후, 제1 도전형 불순물이 예를 들어 에칭 백된 알루미늄막(32)을 마스크로서 사용하여 3 x 1012㎝-2의 도우즈(dose)로 반도체 기판(20)에 이온 주입된다. 따라서, 불순물 이온들이 도 3d에 도시된 바와 같이, 소자 분리 영역의 트렌치(36) 및 알루미늄막(32)으로 마스크되지 않은 소자 영역단(26)의 하부 및 측벽에 주입된다.
그후, 도 3e에 도시된 바와 같이, 예를 들어, CVD에 의해 증착된 실리콘 산화막(전면 에지막(front edge film))이 격리막으로서 트렌치(36)에 메워져 소자 격리 영역(18)을 형성하게 된다. 다음에 상술된 알루미늄막(32)이 제거되어 소자 영역(10)과 소자 격리 영역(18)의 표면을 평탄하게 한다. 다음에, 도 2에 도시된 바와 같이, 게이트 절연막(22)과 게이트 전극(14)이 종래의 반도체 장치를 제조하기위한 일반적인 공정과 동일한 방식으로 형성된다. 더욱이, 제2 도전형 불순물이 이온 주입되어 도 1에 도시된 바와 같이 소스 영역(12)과 드레인 영역(16)을 형성하게 된다. 이와 같이, 트랜치 격리 구조를 갖는 반도체 장치가 완성된다.
그러나, 도 1, 2 및 3a 내지 3e에 도시된 종래의 반도체 장치의 제조 방법에서, 서로 다른 도전형의 트랜지스터가 동일한 기판 상에 형성되려면, 제1 및 제2 도전형 불순물의 이온 주입을 위한 각각의 공정이 필요하게 된다. 즉, 불순물 이온들이 소자 분리 영역의 트렌치(36)와 알루미늄막(32)으로 마스크되지 않은 소자 영역단(26)의 하부 및 측벽에 주입되려면, 제1 및 제2 공정이 필요하게 된다. 먼저, 제1 도전형 트랜지스터가 형성될 영역은 레지스트 막 등으로 피복되고, 다음에 제1 도전형 불순물이 이온 주입된 다음에 레지스트 막이 제거된다. 다음에, 제2 도전형 트랜지스터가 형성될 영역이 레지스트 막 등으로 피복된 다음, 제2 도전형 불순물이 이온 주입된 후에 레지스트 막이 제거된다. 따라서, 이는 반드시 인력의 증가를 초래하게 된다.
더욱이, 소자 영역에서의 불순물이 소자 분리 영역의 실리콘 산화막으로 확산하는 양이 소자의 제조 방법의 변화로 인해 변하게 된다. 따라서, 소자를 제조하는 방법이 변할 때마다 불순물 이온 주입의 도우즈와 에너지를 최적화할 필요가 있다. 결국, 이와 같은 최적화를 위해 많은 노력이 허비된다.
지금부터, 도 4, 5 및 도 6a 내지 6c 를 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 장치 및 상기 반도체 장치의 제조 방법에 대해 설명한다.
본 실시예에 따른 반도체 장치의 구조가 도 4와 도 5에 도시되어 있다. 그외에도, 도시된 소자 상에 놓이는 배선 등은 도면이 복잡해지는 것을 피하기 위해 생략되어 있다.
도 4는 소자의 표면에서 보았을 때의 반도체 장치의 부분도이다.
도 4에서, 소자 영역(50)은 소스 영역(52), 게이트 전극(54) 및 드레인 영역(56)으로 구성되고, 소자 분리 영역(58)에 의해 다른 소자들로부터 격리되어 있다.
도 5는 도 4의 A'-A'선을 따라 절취한 게이트 전극(54)에서의 단면도이다.
도 5로부터 알 수 있는 바와 같이, 게이트 절연막(62)과 게이트 전극(54)은 제1 도전형 반도체 기판(60) 상의 소자 영역(50)에 형성된다. 더욱이, 트렌치는 격리막으로 메워지도록 반도체 기판 상에 형성된다. 따라서, 소자 분리 영역(58)이 형성된다. 이로 인해 소자는 다른 소자들로부터 분리되게 된다. 도 5에 도시된 바와 같이, 소자 영역은 실질적으로 평탄한 표면을 가지며, 소자 영역단(66)에서 소자 분리 영역과 접촉한다. 소자 영역측은 소자 영역단에서 트렌치 하부로 연장하는 수직 또는 사선측(oblique)을 가지며 소자 분리 영역(58)의 격리막과 접촉한다.
본 실시예에서, 도 5에 도시된 바와 같이,질소를 함유한 실리콘 산화막(68)이 소자 영역(50)과 소자 분리 영역(58) 간의 경계 상에 형성된다. 따라서, 제조 공정에서의 열처리에 의해 반도체 기판의 소자 영역단(66)에서의 게이트 전극(54) 하부의 불순물이 소자 분리 영역(58)의 실리콘 산화막속으로 확산하는 것을 방지할 수 있게 된다. 따라서, 어떠한 기생 채널들도 형성되지 않게 된다.
질소를 함유한 실리콘 산화막(68)에서의 질소 농도는 질소 대 산소의 비율로 1/5을 넘지 않도록 한정되는 것이 바람직하다. 그 이유는, 질소 농도가 이와 같은 농도 비율을 초과하면, 소자 영역단(66)의 질소를 함유한 실리콘 산화막(68)과 접촉하는 부분이 손상되기 때문이다. 결국, 이 부분에서의 누설 전류가 증가되어 심각한 문제를 유발한다.
도 4 및 5와 관련하여 도 6a 내지 도 6c를 참조하면, 설명은 상술된 반도체 장치의 제조 방법으로 진행한다.
＜제1 실시예＞
도 6a 내지 도 6c는 도 4에 도시된 반도체 장치의 제조 방법의 다양한 단계를 도 4의 A'-A'선을 따라 절취한 단면을 기준으로 도시했을 때의 도면이다.
먼저, 도 6a에 도시된 바와 같이, 실리콘 산화막(70)이 제1 도전형 실리콘 기판(반도체 기판)(60) 상에 형성된다. 또한, 예를 들어, 두께가 0.4㎛의 실리콘 질화막(72)(마스크용 재료)이 실리콘 산화막(70) 위에 형성된다. 더욱이, 마스크가 실리콘 질화막(72) 및 레지스트막(74)과 함께 리소그래피에 의해 소자 영역 상에 형성된다.
두 번째, 도 6b에 도시된 바와 같이, 반도체 기판(60)이 상술된 마스크를 이용하여 이방성 에칭되어 깊이가 소자 분리 영역에 약 0.5㎛ 의 트렌치(76)를 형성하게 된다.
다음에, 도 6c에 도시된 바와 같이, 마스크용 레지스트막(74)이 벗겨진 후, 그 표면이 반도체 기판(60)에서 노출된 소자 분리 영역의 트렌치(76)의 일부가 산화 및 약간의 질화를 유발하는 분위기 예를 들어, 900℃의 N2O 분위기에서 가열되어, 질소를 함유하는 두께 약 7㎚의 실리콘 산화막(68)을 형성하게 된다.
다음에, 비록 도시되어 있지 않지만, 예를 들어, 도 6c에 도시된 소자 분리 영역의 트렌치(76)속에 실리콘 산화막(전면 에지막)이 CVD 에 의해 증착되어 메워진다. 도 6c에 도시된 실리콘 질화막(72)이 제거되어 소자 영역의 표면을 평탄하게 한다. 다음에, 도 5에 도시된 바와 같이, 게이트 절연막(62) 및 게이트 전극(54)이 종래의 공정에서와 동일한 방식으로 형성된다. 더욱이, 불순물 이온들이 주입되어 도 4에 도시된 바와 같이 소스 영역(52)과 드레인 영역(56)을 형성하게 된다. 이와 같이, 트렌치 격리가 제공된 반도체 장치가 완성된다.
＜제2 실시예＞
이 방법에서, 도 6a 및 도 6b에 도시된 제조 공정은 제1 방법의 그것들과 유사한 방법으로 수행된다.
도 6b에 도시된 구조까지 형성한 후, 도 6c에 도시된 바와 같이, 마스크용 레지스트막(74)이 벗겨진다. 그후, 그 표면이 반도체 기판(60)에서 노출되어 있는 소자 분리 영역의 트렌치(76)의 일부가 열 산화되어, 참조번호[80]으로 도 6c에 유사하게 도시된 바와 같이, 두께 약 10㎚의 실리콘 산화막(80)을 형성하게 된다.
다음에, 실리콘 산화막(80)이 질화를 초래하는, 예를 들어 950℃의 NO 분위기에서 가열되어 질화된다. 따라서, 도 6c에 도시된 구조가 얻어진다. 다음에, 트렌치 격리가 제공된 반도체 장치가 제1 방법과 동일한 방법으로 완성된다. 질화가 유발되는 분위기로서 NH3분위기가 또한 대안으로 사용될 수 있다.
＜제3 실시예＞
본 방법에서도 역시, 제1 방법과 유사한 방법으로 도 6a와 도 6b에 도시된 제조 공정이 수행된다.
도 6b에 도시된 구조까지 형성한 후, 도 6c에 도시된 바와 같이, 마스크용 레지스트막(74)이 벗겨진다. 그후, 그 표면이 반도체 기판(60)에서 노출되어 있는 소자 분리 영역의 트렌치(76)의 일부가 열 산화되어, 참조번호[80]으로 도 6c에 유사하게 도시된 바와 같이, 두께 약 10㎚의 실리콘 산화막(80)을 형성하게 된다.
다음에, 질소의 이온들이 1 x 1016㎝-2의 도우즈로 실리콘 산화막(80)속으로 이온 주입된다. 따라서, 도 6c에 도시된 구조가 얻어진다. 다음에, 트렌치 격리가 제공된 반도체 장치가 제1 및 제2 방법과 동일한 방법으로 완성된다.
상기 제1, 제2 및 제3 방법에 의해 제조된 MOSFET(금속 산화물 전계효과 트랜지스터)에서, 종래 기술에 의한 유사한 소자 구조의 제조 방법의 경우와 비교하여 인력이 극적으로 감소될 수 있다. 이와 같은 인력의 감소는 게이트 전극의 하부의 소자 영역단에서 기생 채널들이 발생하는 것을 방지하면서 달성될 수 있다.
또한 제1, 제2 및 제3 방법에 의해, 서로 다른 도전형의 트랜지스터가 동일한 기판 상에 형성될 때에도 리소그래피 공정이 필요하지 않다. 따라서 인력 수요가 감소될 수 있다. 더욱이, 종래 기술과는 달리, 소자를 제조하는 방법이 바뀔때마다 이온 주입을 최적화할 필요가 없다. 결국, 소자를 제조하는 방법이 바뀌어도 노력이 감소될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 트렌치 격리가 제공된 반도체 장치 및 상기 반도체 장치의 제조 방법에서, 인력의 수를 증가시키지 않고 게이트 전극의 하부의 소자 영역단에서의 기생 채널이 발생하는 것이 방지될 수 있다. 결국, 오프 상태에서의 누설 전류가 본 발명의 방법에 의해 제조된 반도체 장치에서 감소될 수 있다.
비록 본 발명이 바람직한 실시예를 참조로 서술되었지만, 기술분야의 숙련자는 본 발명을 다양한 방법으로 실시할 수 있다는 것을 알 수 있을 것이다. 예를 들어, 질소를 함유하는 실리콘 산화막을 형성하는 방법은 상술된 제1, 제2 및 제3 방법에 도시된 방법에 한정되어 있지 않다. 특히, 본 발명의 방법은 소자 영역과 소자 분리 영역 간의 경계 상에 질소를 함유하는 실리콘 산화막을 형성할 수 있도록 되어 있다.

Claims (27)

  1. 반도체 장치에 있어서,
    MOSFET 영역,
    상기 MOSFET 영역을 분리하기 위한 소자 분리 영역, 및
    상기 MOSFET 영역과 상기 소자 분리 영역 사이의 경계에 놓여있는 질소 함유 실리콘 산화막 -상기 질소 함유 실리콘 산화막 내의 질소 농도는 질소 대 산소의 비에 있어서 1/5 이하임- 을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 MOSFET 영역과 상기 소자 분리 영역은 반도체 기판 상에 놓여 있으며, 상기 반도체 기판은 실리콘 기판인 반도체 장치.
  3. 제1항에 있어서, 상기 소자 분리 영역은 주로 실리콘 산화물로 구성되는 반도체 장치.
  4. 제2항에 청구된 바와 같은 반도체 장치를 제조하는 방법에 있어서,
    상기 MOSFET 영역을 형성하는 단계,
    상기 소자 분리 영역을 형성하는 단계, 및
    상기 MOSFET 영역과 상기 소자 분리 영역 사이의 경계에 질소 함유 실리콘 산화막-상기 질소 함유 실리콘 산화막 내의 질소 농도는 질소 대 산소의 비에 있어서 1/5 이하임-을 배치하는 단계
    를 포함하며,
    상기 소자 분리 영역 형성 단계는
    상기 반도체 기판을 에칭하여 트렌치를 형성하는 단계, 및
    상기 트렌치를 격리막으로 메우는 단계를 더 포함하는 반도체 장치 제조 방법.
  5. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 영역을 형성하는 단계,
    상기 반도체 기판 영역의 표면의 일부분 위에 마스크 재료를 형성하는 단계,
    트렌치를 형성하기 위해 마스크 재료를 사용하여 반도체 기판 영역을 에칭하는 단계,
    트렌치 내에 질소 함유 실리콘 산화막을 형성하는 단계,
    소자 분리 영역을 형성하기 위해 트렌치를 격리막으로 메우는 단계, 및
    반도체 기판 영역 위에서 소자 분리 영역에 의해 격리된 MOSFET 영역을 형성하는 단계를 포함하고,
    상기 질소 함유 실리콘 산화막 내의 질소 농도는 질소 대 산소의 비에 있어서 1/5 이하인 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 질소 함유 실리콘 산화막을 형성하는 단계는 질화물을함유하는 분위기 중에서 가열하는 단계인 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 질화물은 N2O인 반도체 장치 제조 방법.
  8. 제6항에 있어서, 상기 질화물은 NH3인 반도체 장치 제조 방법.
  9. 제6항에 있어서, 상기 질화물은 NO인 반도체 장치 제조 방법.
  10. 제6항에 있어서, 질화물을 함유하는 분위기 중에서 가열하는 상기 단계는 700 ℃ 내지 1200℃의 가열 온도로 실행되는 반도체 장치 제조 방법.
  11. 제6항에 있어서, 상기 질소 함유 실리콘 산화막은 상기 질소 함유 실리콘 산화막의 형성 단계에 있어서 두께가 3 nm 내지 15nm가 되도록 형성되는 반도체 장치 제조 방법.
  12. 제5항에 있어서, 상기 질소 함유 실리콘 산화막 형성 단계는
    상기 실리콘 산화막을 형성하는 단계, 및
    질화물을 함유하는 분위기중에서 가열하는 단계를 더 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서, 상기 질화물은 N2O인 반도체 장치 제조 방법.
  14. 제12항에 있어서, 상기 질화물은 NH3인 반도체 장치 제조 방법.
  15. 제12항에 있어서, 상기 질화물은 NO인 반도체 장치 제조 방법.
  16. 제12항에 있어서, 질화물을 함유하는 분위기중에서 가열하는 상기 단계는 400℃ 내지 1200℃의 가열 온도를 실행되는 반도체 장치 제조 방법.
  17. 제12항에 있어서, 상기 질소 함유 실리콘 산화막은 상기 질소 함유 실리콘 산화막의 형성 단계에 있어서 두께가 3 nm 내지 15nm가 되도록 형성되는 반도체 장치 제조 방법.
  18. 제5항에 있어서, 상기 질소 함유 실리콘 산화막 형성 단계는
    상기 실리콘 산화막을 형성하는 단계, 및
    상기 실리콘 산화막 내로 질소 이온을 주입하는 단계를 더 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서, 상기 질소 함유 실리콘 산화막은 상기 질소 함유 실리콘 산화막을 형성하는 단계에 있어서 두께가 3nm 내지 15nm가 되도록 형성되는 반도체 장치 제조 방법.
  20. 제5항에 있어서, 상기 질소 함유 실리콘 산화막 형성 단계는
    상기 실리콘 산화막을 형성하는 단계, 및
    상기 실리콘 산화막 내로 질화물의 이온을 주입하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  21. 제20항에 있어서, 상기 질소 함유 실리콘 산화막은 상기 질소 함유 실리콘 산화막을 형성하는 단계에 있어서 두께가 3nm 내지 15nm가 되도록 형성되는 반도체 장치 제조 방법.
  22. 제12항에 있어서, 상기 실리콘 산화막 형성 단계는 열 산화 공정인 반도체 장치 제조 방법.
  23. 제12항에 있어서, 상기 실리콘 산화막 형성 단계는 CVD에 의한 공정인 반도체 장치 제조 방법.
  24. 제18항에 있어서, 상기 실리콘 산화막 형성 단계는 열 산화 공정인 반도체장치 제조 방법.
  25. 제18항에 있어서, 상기 실리콘 산화막 형성 단계는 CVD에 의한 공정인 반도체 장치 제조 방법.
  26. 제20항에 있어서, 상기 실리콘 산화막 형성 단계는 열 산화 공정인 반도체 장치 제조 방법.
  27. 제20항에 있어서, 상기 실리콘 산화막 형성 단계는 CVD에 의한 공정인 반도체 장치 제조 방법.
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