KR19990056737A - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 단채널을 갖는 반도체 소자 및 그 제조방법을 개시한다.

개시된 본 발명은, 소자 영역이 한정되어 있고, 제 1 도전형의 웰이 형성된 반도체 기판을 제공하는 단계, 웰 영역에 제 2 전도 타입의 고농도 불순물 영역을 형성하는 단계, 상기 반도체 기판의 소자 영역의 소정 부분을 식각하여, 트랜치를 형성하는 단계, 상기 트렌치 측벽 하단에 저농도 불순물 영역을 형성하는 단계, 상기 트랜치 내벽 표면에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막이 형성된 트랜치 내부에 전도 물질을 매립하여, 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조방법

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 단채널 모스 페트 및 그 제조방법에 관한 것이다.

일반적으로 모스페트(MOSFET:metal oxide semiconductor field effect transistor)는 명칭에서 내포되어 있드시 반도체 기판상에 절연막과 금속 소재의 게이트 전극이 적층되어 형성된 소자로서, 이 게이트 전극 양측에는 기판과 다른 형태의 불순물들이 이온 주입되어 소오스, 드레인 영역을 이룬다.

이러한 모스페트를 첨부한 도면 도 1에 도시된 바와 같이, 반도체 기판(1)내에 소정의 도전 타입을 갖는 웰(1A)을 형성한다. 이때, 웰(1A)은 예를들어, P웰이다. 이어, 웰(1A)이 형성된 반도체 기판(1)의 소정 부분에 트랜치 소자 분리막(2)을 공지의 방식으로 형성한다. 이어서, 반도체 기판(1) 상부에 게이트 산화막(3)과 도핑된 폴리실리콘막을 순차적으로 적층한다음, 패터닝하여, 게이트 전극(4)을 형성한다. 게이트 전극(4)의 양측에 저농도 불순물 예를들어, 저농도 N형 불순물을 이온 주입하여, 저농도 불순물 영역(5)을 형성한다. 그리고나서, 게이트 전극(4) 양측벽에 공지의 방식으로 절연 스페이서(6)를 형성한다. 그후, 절연 스페이서(6) 양측에 고농도 불순물 예를들어, 고농도를 갖는 N형 불순물을 이온주입하여, 고농도 불순물 영역(8)을 형성한다. 이때, 저농도 불순물 영역(6)과 고농도 불순물 영역(8)은 소오스, 드레인 접합 영역(9)을 이루어, 모스페트를 완성한다.

상기한 모스페트는 집적회로의 집적도를 높이면서, 동작 속도를 줄이기 위하여는 게이트 전극(4)의 길이(L)를 줄여야 한다.

그러나, 현재 게이트 전극(4)의 길이가 노광 한계에 다다르고, 이보다 더 낮은 길이로 줄이기 위하여는 별도의 노광 장비가 요구된다.

또한, 모스페트의 게이트 전극(4)의 길이를 줄이는게 되면, 공지된 바와 같이 단채널 효과(short channel effect)로서, 펀치 스루(punch through)나 DIBL(drain induced barrier lower)과 같은 현상이 발생된다.

더욱이, 게이트 전극(4)의 길이를 줄이게 되면, 이에 상응하여 접합 영역(5,7)의 깊이도 또한 줄여야 한다. 이와 같이 접합 영역(5,7)의 깊이를 줄이게 되면, 접합 영역이 면저항이 증가되어, 모스페트의 동작 속도가 저하된다.

따라서, 본 발명은 게이트 전극의 길이는 유지하면서, 채널의 길이를 상대적으로 증대시킬 수 있는 반도체 소자를 제공하는 것을 목적으로 ksek. 감소시키어, 웰의 농도가 증대되더라도, 접합 캐패시턴스가 증대되는 않는 반도체 소자를 제공하는 것을 목적으로 한다.

또한, 본 발명의 다른 목적은 상기한 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.

도 1은 종래의 반도체 소자의 단면도.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도.

(도면의 주요 부분에 대한 부호의 설명)

10 : 반도체 기판 10A : 웰

11 : 소자 분리막 12 : 고농도 불순물 영역

13 : 패드 산화막 14 : 실리콘 질화막

15 : 산화막 16 : 실리콘 질화막 스페이서

17 : 국부 산화막 18 : 저농도 불순물 영역

19 : 게이트 산화막 20 : 산화막 스페이서

21 : 폴리실리콘막 22 : 게이트 전극

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따른 반도체 소자는, 제 1 도전형의 웰이 형성된 반도체 기판, 상기 반도체 기판의 소자 영역간을 분리하는 소자 분리막, 상기 소자 영역의 소정 부분에 형성되는 트랜치, 상기 트랜치 내벽 및 저면에 형성된 게이트 산화막, 상기 트랜치와 동일한 높이를 가지며, 트랜치 내에 충진된 게이트 전극, 상기 트랜치 양측 반도체 기판에 형성되는 접합 영역을 포함한다.

또한, 본 발명의 다른 견지에 따른 반도체 소자의 제조방법은, 소자 영역이 한정되어 있고, 제 1 도전형의 웰이 형성된 반도체 기판을 제공하는 단계, 웰 영역에 제 2 전도 타입의 고농도 불순물 영역을 형성하는 단계, 반도체 기판의 소자 영역의 소정 부분을 식각하여, 트랜치를 형성하는 단계, 트렌치 측벽 하단에 저농도 불순물 영역을 형성하는 단계, 트랜치 내벽 표면에 게이트 산화막을 형성하는 단계, 및 게이트 산화막이 형성된 트랜치 내부에 전도 물질을 매립하여, 게이트 전극을 형성하는 단계를 포함한다.

본 발명에 의하면, 게이트 전극을 트랜치 매립형으로 형성하여, 길이는 종래와 동일하게 하면서, 채널 길이는 상대적으로 증대시키어, 단채널 현상으로 인한 문제점이 해소된다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

첨부한 도면 도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정 별 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(10)내에 불순물 이온 주입 공정으로 웰(10A)을 형성한다. 본 실시예에서는 웰(10A)은 예를들어, P웰이다. 이어서, 공지된 트랜치 소자 분리 공정에 의하여 트랜치 소자 분리막(11)을 형성한다. 다음으로, 노출된 반도체 기판에 고농도 N형 불순물을 접합 영역 예정 깊이로 이온 주입하여, 고농도 불순물 영역(12)을 형성한다. 그후, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 패드 산화막(13)과 실리콘 질화막(14)을 소정 두께로 증착한다.

그리고나서, 도 2b를 참조하여, 반도체 기판(10)상의 소정 부분이 노출되도록 공지의 포토리소그라피 공정으로 마스크 패턴(도시되지 않음)을 형성한다음, 노출된 실리콘 질화막(14)과 패드 산화막(13)을 소정 깊이로 식각하여, 트랜치(G)를 형성한다. 이때, 트랜치(G)의 폭은 바람직하게는 게이트 전극의 예정된 폭이다. 그리고나서, 마스크 패턴을 제거한다.

그후, 도 2c에 도시된 바와 같이, 트랜치(G) 내벽 표면에 박막의 보호용 산화막(15)을 형성한다. 이때, 산화막(15)은 열산화 방식으로 형성될 수 있으며, 이 산화막(15)은 트랜치 내벽을 보호하는 역할을 한다. 그리고나서, 반도체 기판(10)의 결과물 상부에 실리콘 질화막을 소정 두께로 증착하고, 이방성 블랭킷 식각 공정을 진행하여, 트랜치(G) 내벽에 실리콘 질화막으로 된 스페이서(16)를 형성한다.

그런다음, 도 2d를 참조하여, 실리콘 질화막(14) 및 실리콘 질화막 스페이서(16)를 산화 저지 마스크로 하여, 노출된 트랜치(G)의 저부를 소정 두께로 산화시키어, 국부 산화막(17)을 형성한다.

이어서, 도 2e에 도시된 바와 같이, 스페이서(16)를 선택적으로 제거한다. 그런다음, 고농도 불순물 영역(12)을 이루는 불순물 보다 더 낮은 농도를 갖는 저농도 불순물을 트랜치(G) 내벽에 틸트 이온 주입하여, 트랜치(G) 측벽에 저농도 불순물 영역(18)을 형성한다. 이때, 국부 산화막(17)은 상기 틸트 이온 주입 공정시, 트랜치 저부에 저농도 불순물이 이온 주입되는 것을 방지하는 역할을 한다. 여기서, 트랜치(G)를 중심으로 양측의 고농도 불순물 영역(12)과 저농도 불순물 영역(18)은 모스페트의 접합 영역(J)을 이룬다.

그후에, 도 2f에 도시된 바와 같이, 국부 산화막(17)과 트랜치(G) 내벽에 형성된 산화막(15)을 공지의 방식으로 제거한다. 그리고나서, 트랜치(G) 내벽 및 저면에 양질의 게이트 산화막(19)을 형성한다. 그후, 산화막을 소정 두께로 증착하고, 실리콘 질화막(14) 표면이 노출되도록 이방성 블랭킷 식각하여, 산화막 스페이서(20)을 형성한다. 이어서, 반도체 기판(10) 결과물 상부에 상기 트랜치(G)가 충분히 매립될 수 있을 정도의 두께로, 게이트 전극용 폴리실리콘막(21)을 증착한다.

이어서 도 2g에서와 같이, 게이트 전극용 폴리실리콘막(21)을 패드 산화막(13)을 연마 저지층으로 하여 화학적 기계적 연마한다. 이에 따라, 폴리실리콘막(21)은 트랜치(G)내에 매립되어, 게이트 전극(22)이 형성된다. 이와같이, 게이트 전극(22)을 트랜치 매립형으로 형성하면, 게이트 전극(22)의 길이는 종래와 동일하지만, 실제적인 채널 길이는 트랜치(G)의 둘레가 되므로, 채널 길이는 상대적으로 증대된다. 이때, 미설명 부호 14A는 잔존하는 실리콘 질화막이다.

본 발명은 상기한 실시예에만 한정되는 것만은 아니다.

본 실시예에서는 N형 모스페트를 예를들어 설명하였지만, P형 모스페트에도 동일하게 적용할 수 있다.

이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 게이트 전극을 트랜치 매립형으로 형성하여, 길이는 종래와 동일하게 하면서, 채널 길이는 상대적으로 증대시키어, 단채널 현상으로 인한 문제점이 해소된다.

또한, 별도의 노광 장비의 요구가 없으므로, 제조 비용을 감축할 수 있으며, 동작 속도를 개선할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

1. 제 1 도전형의 웰이 형성된 반도체 기판;

   상기 반도체 기판의 소자 영역간을 분리하는 소자 분리막;

   상기 소자 영역의 소정 부분에 형성되는 트랜치;

   상기 트랜치 내벽 및 저면에 형성된 게이트 산화막;

   상기 트랜치와 동일한 높이를 가지며, 트랜치 내에 충진된 게이트 전극;

   상기 트랜치 양측 반도체 기판에 형성되는 접합 영역을 포함하는 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서, 상기 트랜치 측벽의 게이트 산화막과 게이트 전극 사이에 절연 스페이서가 개재되어 있는 것을 특징으로 하는 반도체 소자.
3. 제 1 항에 있어서, 상기 접합 영역은 트랜치 측벽 상단의 반도체 기판에 형성되는 고농도 불순물 영역과, 트랜치 측벽 하단의 반도체 기판에 형성되는 저농도 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
4. 소자 영역이 한정되어 있고, 제 1 도전형의 웰이 형성된 반도체 기판을 제공하는 단계;

   상기 웰 영역에 제 2 전도 타입의 고농도 불순물 영역을 형성하는 단계

   상기 반도체 기판의 소자 영역의 소정 부분을 식각하여, 트랜치를 형성하는 단계;

   상기 트렌치 측벽 하단에 저농도 불순물 영역을 형성하는 단계;

   상기 트랜치 내벽 표면에 게이트 산화막을 형성하는 단계; 및

   상기 게이트 산화막이 형성된 트랜치 내부에 전도 물질을 매립하여, 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 4 항에 있어서, 상기 트렌치 측벽 하단에 저농도 불순물 영역을 형성하는 단계는, 상기 트랜치 내벽 표면에 보호용 산화막을 형성하는 단계; 상기 트랜치 양측 내벽에 질화막 스페이서를 형성하는 단계; 상기 질화막 스페이서를 산화 저지층으로 하여, 노출된 트랜치 저면을 산화시키어, 국부 산화막을 형성하는 단계; 상기 질화막 스페이서를 제거하는 단계; 상기 국부 산화막을 마스크로 하여, 트랜치 내측벽에 저농도 불순물을 이온 주입하는 단계; 상기 보호용 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 5 항에 있어서, 상기 저농도 불순물은 경사 이온 주입 공정으로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 4 항에 있어서, 상기 게이트 전극을 형성하는 단계는, 상기 반도체 기판 결과물 상부에 결과물이 충분히 매립되도록 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막이 트랜치 내에 매립되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 4 항에 있어서, 상기 게이트 산화막을 형성하는 단계와 상기 게이트 전극을 형성하는 단계 사이에 트랜치 측벽에 산화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.