KR100382552B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 콘택 저항을 줄임으로서 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판의 표면내에 일정한 간격을 갖는 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소오스/드레인 불순물 영역 사이의 반도체 기판을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 게이트 절연막을 개재하여 폴리 실리콘막을 형성하는 단계와, 상기 트랜치 내부의 폴리 실리콘막 및 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극 양측의 트랜치 내부에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극 및 소오스/드레인 불순물 영역의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택 저항을 낮추도록 한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 트랜지스터의 소오스(source)와 드레인(drain)의 간격이 좁아지게 되고, 채널(channel) 길이도 작아지게 되었다.
따라서 이러한 현상들 때문에 야기되는 소자 구조적 한계 요인 즉, SCE(Short Channel Effect), HCE(Hot Carrier Effect), TDDB(Time Dependant Dielectric Breakdown), GIDL(Gate Induced Drain Leakage), 산화막 누설에 의한 소자의 열화 등 많은 문제점들이 발생하게 된다.
이러한 문제들을 해결하고 충분한 트랜지스터 특성을 얻기 위해서 소자 구조 측면에서 여러 가지 방안들이 강구되어 왔는데 그 중에서도 LDD(Lightly Doped Drain) 구조가 가장 이들 문제들을 잘 해결할 수 있는 것으로 알려져 있어 현재 소자 제조에 있어 널리 이용되어 오고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체 기판(11)의 필드 영역에 필드 산화막(12)을 형성하고, 상기 반도체 기판(11)상에 게이트 절연막(13) 및 게이트 전극용 폴리 실리콘막(14)을 차례로 형성한다.
이어, 상기 폴리 실리콘막(14)상에 감광막(15)을 도포한 후, 노광 및 현상공정으로 감광막(15)을 패터닝하여 게이트 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 감광막(15)을 마스크로 이용하여 상기 폴리 실리콘막(14)을 선택적으로 제거하여 게이트 전극(14a)을 형성한다.
도 1c에 도시한 바와 같이, 상기 게이트 전극(14a)을 마스크로 이용하여 반도체 기판(11)의 전면에 저농도 n-형 불순물 이온을 주입하여 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 LDD 영역(16)을 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(14a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후 이방성 식각하여 게이트 전극(14a)의 양측면에 측벽 스페이서(17)를 형성한다.
이어, 상기 게이트 전극(14a)과 측벽 스페이서(17)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 고농도 n+형 불순물을 이온 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 상기 LDD 영역(16)과 연결되는 소오스/드레인 불순물 영역(18)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 0.13㎛ 또는 0.1㎛이하의 소자 제조에 이용할 경우 LDD 소자 구조적 문제 때문에 악 영향을 미치거나 충분한 소자 특성을 얻을 수 없다.
둘째, 반도체 소자가 고집적화됨에 따라 얕은 접합(shallow junction)을 요구하게 되고 접합 깊이가 작아짐에 따라 콘택 저항이 증가되어 충분한 포화 전류를 얻을 수 없어 소자의 속도가 저하된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 콘택 저항을 줄임으로서 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도
도 3a 내지 도 3i는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 제 1 감광막 24 : 소오스/드레인 불순물 영역
25 : 제 2 감광막 26 : 트랜치
27 : 게이트 절연막 28 : 폴리 실리콘막
29 : 제 3 감광막 30 : LDD 영역
31 : 측벽 스페이서 32 : 코발트 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판의 표면내에 일정한 간격을 갖는 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소오스/드레인 불순물 영역 사이의 반도체 기판을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 게이트 절연막을 개재하여 폴리 실리콘막을 형성하는 단계와, 상기 트랜치 내부의 폴리 실리콘막 및 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극 양측의 트랜치 내부에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극 및 소오스/드레인 불순물 영역의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체 기판(21)의 필드 영역에 형성되는 소자 격리막(22)과, 상기 반도체 기판(21)의 활성 영역에 일정한 간격을 갖고 형성되는 소오스/드레인 불순물 영역(24)과, 상기 소오스/드레인 불순물 영역(24) 사이의 반도체 기판(21) 표면내에 형성되는 트랜치(26)와, 상기 트랜치(26) 내부의 일정영역에 게이트 절연막(27)을 개재하여 형성되는 게이트 전극(28a)과, 상기 트랜치(26) 내부의 게이트 전극(28a)과 소오스/드레인 불순물 영역(24) 사이에 형성되는 측벽 스페이서(31)와, 상기 측벽 스페이서(31) 하부의 반도체 기판(21) 표면내에 형성되는 LDD 영역(30)과, 상기 소오스/드레인 불순물 영역(24) 및 게이트 전극(28a)의 표면에 형성되는 코발트 실리사이드막(32)을 포함하여 구성된다.
여기서 상기 게이트 전극(28a)은 소오스/드레인 불순물 영역(24)보다 얕게 형성된다.
도 3a 내지 도 3i는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체기판(21)의 필드 영역에 약 3500Å 깊이와 3500Å 폭을 갖는 트랜치를 형성하고, 상기 트랜치 내부에 절연 물질을 매립하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(22)을 형성한다.
도 3b에 도시한 바와 같이, 반도체 기판(21)상에 제 1 감광막(23)을 도포한 후, 노광 및 현상공정으로 제 1 감광막(23)을 패터닝하여 소오스/드레인 영역을 정의한다.
이어, 상기 패터닝된 제 1 감광막(23)을 마스크로 이용하여 전면에 소오스/드레인용 고농도 n+형 불순물 이온을 주입하여 반도체 기판(21)의 표면내에 소오스/드레인 불순물 영역(24)을 형성한다.
여기서 상기 소오스/드레인 불순물 영역(24)은 BF2를 10 ~ 20KeV 에너지와 2 ~ 4E15Atoms/㎠의 압력으로 주입하여 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1 감광막(23)을 제거하고, 상기 반도체 기판(21)의 전면에 제 2 감광막(25)을 도포한 후, 노광 및 현상 공정으로 제 2 감광막(25)을 패터닝한다.
이어, 상기 패터닝된 제 2 감광막(25)을 마스크로 이용하여 상기 반도체 기판(21)을 선택적으로 제거하여 약 0.3㎛ 깊이와 0.5㎛ 폭을 갖는 트랜치(26)를 형성한다.
여기서 상기 트랜치(26)는 소오스/드레인 불순물 영역(24) 사이의 반도체 기판(21)에 형성된다.
도 3d에 도시한 바와 같이, 상기 제 2 감광막(25)을 제거하고, 상기 트랜치(26)를 포함한 반도체 기판(21)의 전면에 게이트 절연막(27) 및 게이트 전극용 폴리 실리콘막(28)을 차례로 형성한다.
도 3e에 도시한 바와 같이, 상기 폴리 실리콘막(28)과 게이트 절연막(27)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치(26)의 내부에만 남도록 한다.
도 3f에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 제 3 감광막(29)을 도포한 후, 노광 및 현상공정으로 패터닝하여 게이트 영역을 정의한다.
이어, 상기 패터닝된 제 3 감광막(29)을 마스크로 이용하여 상기 트랜치(26)의 내부에 형성된 폴리 실리콘막(28) 및 게이트 절연막(27)을 선택적으로 제거하여 게이트 전극(28a)을 형성한다.
여기서 상기 폴리 실리콘막(28)의 식각 가스로 Cl2/O2/HB2를 사용하고, 장비는 DPS(Device Power Supply) 장비를 이용하며, 메인 식각(main etch)은 60~80초간 실시하고, 오버 식각(over etch)을 60~70초간 실시한다.
도 3g에 도시한 바와 같이, 상기 제 3 감광막(29)을 제거하고, 상기 게이트 전극(28a)을 마스크로 이용하여 상기 반도체 기판(21)의 저농도 n-형 불순물 이온을 주입하여 상기 게이트 전극(28a) 양측의 반도체 기판(21) 표면내에 LDD 영역(30)을 형성한다.
여기서 상기 LDD 영역(30)은 BF2를 5 ~ 10KeV 에너지와 5E13 ~ 2E14Atoms/㎠의 압력으로 주입하여 형성한다.
도 3h에 도시한 바와 같이, 상기 게이트 전극(28a)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후, 상기 게이트 전극(28a)의 상부 표면을 앤드 포인트로하여 전면에 CMP 공정을 실시하여 상기 게이트 전극(28a) 양측의 트랜치(26)내부에 측벽 스페이서(31)를 형성한다.
도 3i에 도시한 바와 같이, 상기 게이트 전극(28a)을 포함한 반도체 기판(21)의 전면에 PVD(Physical Vapor Deposition)법으로 코발트(Co)막 또는 티타늄(Ti)막을 약 150Å 두께로 증착하고, 약 550℃에서 60초간의 어닐 공정과 750℃에서 약 30초간의 RTA 공정을 실시하여 상기 게이트 전극(28a)과 소오스/드레인 불순물 영역(24) 표면에 코발트 실리사이드(CoSi2)막(32)을 형성한다.
여기서 상기 코발트 실리사이드막(32)은 게이트 전극(28a)과 소오스/드레인 불순물 영역(24)이 형성된 반도체 기판(21)이 코발트막과 반응하여 그 계면에 형성되고, 반응하지 않은 코발트막은 NH4OH : H2O2: H2O를 1 : 5 : 50으로 혼합한 용액 또는 HCl : H2O2: H2O를 1 : 1 : 50으로 혼합한 용액을 이용하여 제거한다.
이때 상기 혼합한 용액을 이용한 코발트막의 제거는 약 50℃에서 5 ~ 14분간 실시한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 전극을 소오스/드레인 영역보다 낮게 형성함으로서 0.10㎛이하의 소자에 요구되는 아주 얇은 접합을 형성하는데 충분한 여유를 가져 얕은 접합을 형성시키기 위한 장비상의 한계를 극복할 수 있을 뿐만 아니라 LDD 형성에도 충분한 여유를 가질 수 있다.
둘째, 숏 채널의 소자 제조에 문제가 되는 SCE, HCE, GIDL, Ion/Loff 마진 확보, 표면/벌크 펀치스루 등을 해결할 수 있다.
셋째, 접합 깊이를 자유롭게 조절 가능하여 원하는 접합 면 저항값을 얻을 수 있다.
Claims (7)
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- 반도체 기판의 표면내에 일정한 간격을 갖는 소오스/드레인 불순물 영역을 형성하는 단계;상기 소오스/드레인 불순물 영역 사이의 반도체 기판을 선택적으로 제거하여소정깊이를 갖는 트랜치를 형성하는 단계;상기 트랜치의 내부에 게이트 절연막을 개재하여 폴리 실리콘막을 형성하는 단계;상기 트랜치 내부의 폴리 실리콘막 및 게이트 절연막을 선택적으로 제거하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계;상기 게이트 전극 양측의 트랜치 내부에 측벽 스페이서를 형성하는 단계;상기 게이트 전극 및 소오스/드레인 불순물 영역의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 게이트 전극은 Cl2/O2/HB2를 식각 가스를 사용하여 폴리 실리콘막을 선택적으로 제거하여 형성하는 것을 특징으로 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 게이트 전극은 DPS 장비를 이용하여 폴리 실리콘막을 60~80초간의 메인 식각과 60~70초간의 오버 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 금속 실리사이드막은 PVD법으로 코발트(Co)막 또는티타늄(Ti)막을 증착한 후 약 550℃에서 60초간의 어닐 공정과 750℃에서 약 30초간의 RTA 공정을 실시하여 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판과 코발트막 또는 티타늄막을 반응시키어 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 게이트 전극 및 반도체 기판과 반응하지 않는 코발트막 또는 티타늄막은 NH4OH : H2O2: H2O를 1 : 5 : 50으로 혼합한 용액 또는 HCl : H2O2: H2O를 1 : 1 : 50으로 혼합한 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2000
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