KR20030001755A - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
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Abstract
Description
Claims (13)
- 기판 내 소정 영역을 오픈시키는 감광막을 증착하고, 상기 오픈 영역에 이온 주입하여 웰을 형성하는 단계;상기 기판 상부에 게이트 산화막, 게이트 전극층을 증착하고, 이를 선택적으로 제거하여 게이트 패턴을 형성하는 단계;상기 게이트 패턴 및 감광막을 마스크로 하여 이온 주입 공정을 진행하여 기판 내 LDD 영역을 형성하는 단계;상기 게이트 패턴 및 감광막을 마스크로 하여 틸트 이온 주입 공정 및 질소 이온 주입 공정을 진행하여 기판 내 LDD 영역을 포함하는 부위에 틸트 이온 주입층 및 질소 주입층을 형성하는 단계;상기 게이트 패턴의 측벽 스페이서를 형성하는 단계;상기 게이트 패턴 및 측벽 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하기 위한 이온 주입 공정을 진행하는 단계;상기 게이트 패턴을 포함한 기판 상부에 열처리 공정을 하여 실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 LDD 영역의 형성은 아르세닉(As) 이온을 소오스로 주입하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 2항에 있어서, 상기 아르세닉 이온 주입 공정은 10 내지 20KeV의 에너지 하에서, 1E14 내지 1E15 atoms/㎠ 의 도즈량으로 주입함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 2항에 있어서, 상기 아르세닉 이온 주입 공정의 틸트는 0°로 함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 틸트 이온 주입 공정은 소오스를 붕소로 함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 5항에 있어서, 상기 틸트 이온 주입 공정은 20 내지 40KeV의 에너지 하에서, 1E11 내지 5E13 atoms/㎠ 의 도즈량으로 주입함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 5항에 있어서, 상기 틸트 이온 주입 공정은 틸트는 7 내지 60°로 하며, 트위스트는 0°내지 360°으로 하여 진행함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 질소 이온 주입 공정은 20 내지 50KeV의 에너지 하에서, 1E12 내지 1E14 atoms/㎠ 의 도즈량으로 주입함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 8항에 있어서, 상기 질소 이온 주입 공정은 틸트는 7 내지 60°로 하며, 트위스트는 0°내지 360°으로 하여 진행함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 실리사이드를 형성하는 열처리 공정은 빠른 열처리 장비를 이용하여 진행함을 특징을 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 10항에 있어서, 상기 열처리 공정은 900내지 1050℃의 온도에서 5내지 20 초 시간 내에 진행함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 10항에 있어서, 상기 열처리 공정의 온도 증가 속도는 150℃/초 이하의 범위로 유지함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 10항에 있어서, 상기 열처리 공정 후 온도 감속 속도는 100℃/초 이하로 진행함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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