KR20040050117A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20040050117A KR20040050117A KR1020020077702A KR20020077702A KR20040050117A KR 20040050117 A KR20040050117 A KR 20040050117A KR 1020020077702 A KR1020020077702 A KR 1020020077702A KR 20020077702 A KR20020077702 A KR 20020077702A KR 20040050117 A KR20040050117 A KR 20040050117A
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- layer
- low concentration
- semiconductor substrate
- ion
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 46
- 150000002500 ions Chemical class 0.000 claims abstract description 39
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 32
- -1 nitrogen ion Chemical class 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 229910052796 boron Inorganic materials 0.000 claims abstract description 7
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 238000002513 implantation Methods 0.000 claims abstract description 5
- 239000002019 doping agent Substances 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- BMSYAGRCQOYYMZ-UHFFFAOYSA-N [As].[As] Chemical compound [As].[As] BMSYAGRCQOYYMZ-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 저농도 접합 영역을 형성하기 위해 주입된 이온의 주입 에너지를 낮추어 이온의 확산 거리를 줄일 수 있고, 질소 이온층을 형성하여 열에 의해 이온이 확산되는 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 이온 주입을 통해 형성되는 접합영역을 안정화할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 소자의 제조 공정을 간략히 살펴보면, 소자 분리막 및 웰이 형성된 반도체 기판 상에 게이트 전극을 형성한다. 이온 주입을 실시하여 정션영역을 형성한다. LDD(Lightly Dopde Drain) 이온 주입을 실시하여 소자의 크기가 감소함에 따라 파생적으로 발생하는 문제점의 하나인 핫 케리어 이펙트(Hot Carrier Effect; HCE) 현상을 방지하고, 국부적으로 전기장이 집중되는 현상을 감소시키게 된다. 하지만 상술한 기술은 소자의 동작전압이 클 경우에는 개선 현상이 미미하기 때문에 개선에 한계를 갖게 된다. 또한 낮은 농도 영역으로 인하여 채널(Channel)의 길이가 작아지고, 게이트 전극의 길이 감소에 따라 문턱 전압이 낮아지는 단 채널 효과(Short Channel Effect; SCE)와 같은 문제점이 발생하여 소자 동작에 악영향을 미치게 된다. 또한 후속 반도체 소자의 제조 공정시 수행되는 열처리에 의해 주입된 도펀트의 트랜션트 인헨스드 디퓨젼(Transient Enhanced Diffusion; 이하'TED'라함)이 발생하는 문제점이 있다. 후속 열공정에 의해 주입된 도판트(붕소(B))가 채널쪽으로 이동함으로 인해 문턱전압(Threshold Voltage)이 증가하는 현상인 리버스 단 채널 효과(Reverse Short Channel Effect; RSCE)가 발생하여 얕은 정션(Shallow Junction) 형성에 한계를 보이고, 소자의 전기적 특성이 나빠지는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 저농도 이온층 형성전에 질소 이온주입을 통한 질소 이온층을 형성하여 열에 의한 도판트의 확산을 최소화할 수 있는 반도체 소자의 제조 방법을 제공한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판12 : 소자 분리막
14, 22 : 마스크16 : 웰
18, 28 : 산화막19 : 폴리 실리콘막
20 : 게이트 전극24 : 질소 이온층
26 : 저농도 이온층29 : 절연막
30 : 스페이서32 : 고농도 이온층
34 : 소스/드레인36 : 실리사이드층
본 발명에 따른 반도체 기판 상에 게이트 전극을 형성하는 단계와, 후속 공정에 의해 주입되는 도펀트의 확산을 억제하기 위하여 질소 이온 주입을 실시하여 상기 반도체 기판 내에 질소 이온층을 형성하는 단계와, 저농도 이온 주입을 실시하여 상기 질소 이온층이 형성된 상기 반도체 기판 내에 상기 질소 이온층의 투영범위 보다 작거나 얕은 투영범위를 갖는 저농도 접합 영역을 형성하는 단계와, 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계 및 상기 반도체 기판에 고농도 이온 주입 공정을 실시하여 소스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(10)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온 주입용 마스크(14)를 이용한 이온 주입 공정을 실시하여 반도체 기판(10)에 웰 영역(16)을 형성한다.
구체적으로, 반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(14)를 형성한 후 이온 주입 공정을 통해 반도체 기판(10)의 노출된 영역에 웰(16)을 형성한다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 본 발명에서는 PMOS에 관하여 설명하기로 한다.
도 1c를 참조하면, 세정 공정을 실시하여 반도체 기판(10) 상에 형성된 자연 산화막을 제거한 다음 게이트 절연막(18)과 폴리 실리콘막(19)을 순차적으로 증착한다. 패터닝 공정을 실시하여 웰(16) 상부에 게이트 절연막(18)과 폴리 실리콘막(19)으로 이루어진 게이트 전극(20)을 형성한다.
이때, 폴리 실리콘막(18)에 전도성을 부여하기 위하여 불순물이 도핑되며, 이러한 불순물은 추가의 이온 주입 공정을 통해 폴리 실리콘막(18)에 도핑되거나, 후속 공정에서 소스 및 드레인을 형성하기 위한 이온 주입 공정 시 폴리 실리콘막(18)에 도핑된다.
도 1d 및 도 1e를 참조하면, 질소 이온주입을 실시하여 게이트 전극(20) 양 가장자리의 반도체 기판(10) 내에 질소 이온층(24)을 형성한다. 저농도 이온 주입 공정을 통해 질소 이온층(24) 이 형성된 반도체 기판(10) 내에 소스/드레인을 형성하기 위한 제 1 LDD 이온층(제 1 저농도 접합영역; 26)을 형성한다. 소정의 입사각을 갖는 저농도 이온 주입 공정으로 제 1 LDD 이온층(26)과 게이트 전극(20) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온층(제 2 저농도 접합영역; 미도시)을 형성한다. 이때, 질소 이온층의 투영범위(Rp) 보다 작거나 같은 깊이의 투영 범위(Rp)를 갖는 저농도 접합 영역을 형성한다.
구체적으로, 전체 구조 상부에 감광막을 이용한 LDD용 이온 주입 마스크(22)를 형성한 다음 2 내지 30KeV의 이온주입 에너지로 1E14 내지 1E15atoms/㎠의 N 또는 N2이온을 주입하여 질소 이온층(24)을 형성한다. 이온주입시 틸트를 가하지 않거나, 1 내지 10° 범위의 틸트를 가하여 이온을 주입한다. 또한, 상술한 도즈(1E14 내지 1E15atoms/㎠)가 되도록 2 내지 4번의 이온주입을 실시할 수 있다. 0 내지 360° 범위의 트위스트(Twist)를 줄 수도 있다.
저농도 이온 주입을 실시하여 제 1 LDD 이온층(26)을 형성하고, 틸트(Tilt)를 주어 저농도 이온주입을 실시하여 제 1 LDD 이온층(26)을 감싸는 상기 제 2 LDD 이온층을 형성한다. 제 1 LDD 이온층(26)을 형성하기 위하여 0.5 내지 5KeV의 이온 주입 에너지로 5E13 내지 5E14atoms/㎠의 붕소(Boron)이온을 주입하거나, 2 내지 20KeV의 이온 주입 에너지로 5E13 내지 5E14atoms/㎠의 BF2이온을 주입한다. 이때 틸트를 전혀 주지 않는다. 상기 제 2 LDD 이온층을 형성하기 위하여 20 내지 80KeV의 이온 주입 에너지로 1E12 내지 5.0E13atoms/㎠의 붕소(Boron), BF2 및 인듐(Induim)을 주입하되, 이온 주입 공정을 1 내지 4번으로 나누어 실시한다. 이때 7 내지 60° 범위의 틸트를 가한 할로 이온주입을 실시한다. 또한 0 내지 360°범위의 트위스트(Twist)를 줄 수 있다. 상술한 이온 주입방법은 이에 한정되지 않고 다양한 형태로 변형 가능하다. 예컨대, 이온 주입 마스크를 사용하지 않고 이온주입을 실시할 수 있고, 각각의 이온주입 시 마다 이온 주입 마스크를 형성할 수 있으며, 반도체 기판을 보호하기 위한 스크린 산화막을 형성한 다음 이온주입을 실시할 수도 있다. 또한, 제 2 LDD 이온층을 형성하지 않고 공정을 진행 할 수 있으며, 각 이온 주입공정 후 열처리 공정을 실시하여 주입된 도펀트를 열적으로 안정화할 수 있다. 주입된 각각의 이온층의 형상을 보면, 질소 이온층이 LDD 이온층을 감싸고 있는 형상, 동일하게 형성된 형상 또는 LDD 이온층이 질소 이온층을 감싸는 형상이 되도록 투영범위를 조절 할 수 있다.
저농도 접합 영역(LDD 이온층; 26) 형성 전에 질소 이온층(24)을 형성함으로서, 후속 반도체 제조를 위한 열처리 공정에 의해 저농도 접합 영역의 붕소 이온이 확산되는 현상이 억제되고, 붕소 이온 주입의 에너지 감소에 의한 확산거리를 줄어드는 현상이 동시에 나타나 매우 얇은 저농도 접합 영역을 형성할 수 있다. 또한, 이온들이 채널쪽으로 움직이는 현상을 최소화할 수 있어서 단채널 및 리버스 단 채널효과를 방지할 수 있다.
제 1 LDD 이온층(26)을 후속 공정에서 형성될 고농도 이온층보다 낮은 농도로 형성함으로써, 게이트 전극(20) 하부의 반도체 기판(10)의 채널 영역에 흐르는 캐리어(Carrier)들의 전기장을 조절하게 된다. 또한, 소자의 크기는 감소하면서 동작전압이 그에 대응하여 낮아지지 못하기 때문에 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화할 수 있다. 상기 제 2 LDD 이온층을 통해 게이트 전극(20)의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단 채널 효과가 발생되는 문제점을 해결할 수 있다.
도 1f를 참조하면, 게이트 전극(20) 측벽에 스페이서(30)를 형성한다. 고농도 이온 주입공정을 실시하여 고농도 이온층(고농도 접합영역; 32)을 형성한다.
구체적으로, 게이트 전극(20)의 측벽에 버퍼 산화막(28)을 형성하고, 다시 전체 상부에 절연막(29)을 형성한 후 전면 식각 공정을 통해 스페이서(30)를 형성한다. 이때, 폴리 실리콘막(19) 및 제 1 LDD 이온층(26) 상부의 절연막(29)은 전면 식각 공정에 의해 제거된다. 폴리 실리콘막(19) 및 스페이서(30)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 제 1 LDD 이온층(26)보다 더 깊은 깊이로 고농도 이온층(32)을 형성한 후 활성화 열처리를 통해 질소 이온층(24)을 포함하고, 제 1 및 제 2 LDD 이온층(26)과 고농도 이온층(32)으로 이루어진 소스/드레인(34)을 형성한다. 활성화 열처리는 RTP 어닐을 수행한다.
도 1g를 참조하면, 소스/드레인(34) 및 게이트 전극(20) 상부에 접촉 저항을 낮추기 위하여 샐리사이드(Self-Aligned Silicide; Salicide) 공정으로 실리사이드층(36)을 형성한다.
구체적으로, 전체 구조 상부에 코발트(Cobalt; Co) 또는 티타늄(Titanium; Ti)으로 이루어진 금속층(도시하지 않음)을 형성한 후 그 상부에 티타튬 나이트라이드(TiN)(도시하지 않음)를 순차적으로 형성한다. 이어서, 여러 번의 급속 열처리공정을 실시하여 샐리사이드층(36)을 형성한다.
상술한 바와 같이, 본 발명은 주입된 이온의 주입 에너지를 낮추어 이온의 확산 거리를 줄일 수 있고, 질소 이온층을 형성하여 열에 의해 이온이 확산되는 현상을 방지할 수 있으며, 이를 통해 얕은 정션을 형성할 수 있다.
Claims (7)
- 반도체 기판 상에 게이트 전극을 형성하는 단계;후속 공정에 의해 주입되는 도펀트의 확산을 억제하기 위하여 질소 이온 주입을 실시하여 상기 반도체 기판 내에 질소 이온층을 형성하는 단계;저농도 이온 주입을 실시하여 상기 질소 이온층이 형성된 상기 반도체 기판 내에 상기 질소 이온층의 투영범위 보다 작거나 얕은 투영범위를 갖는 저농도 접합 영역을 형성하는 단계;상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 및상기 반도체 기판에 고농도 이온 주입 공정을 실시하여 소스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질소 이온 주입은 2 내지 30KeV의 이온주입 에너지로 1E14 내지 1E15atoms/㎠의 N 또는 N2를 이용하여 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질소 이온층은 2 내지 4번의 이온주입을 실시하여 1E14 내지 1E15atoms/㎠ 도즈를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질소 이온주입은 1 내지 10°의 틸트를 가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 저농도 접합 영역은 0.5 내지 5KeV의 이온 주입 에너지로 5E13 내지 5E14atoms/㎠의 붕소(Boron)이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 저농도 접합 영역은 2 내지 20KeV의 이온 주입 에너지로 5E13 내지 5E14atoms/㎠의 BF2이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의제조 방법.
- 제 1 항에 있어서,상기 저농도 접합 영역은 제 1 저농도 이온층 및 제 2 저농도 이온층으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020077702A KR20040050117A (ko) | 2002-12-09 | 2002-12-09 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020077702A KR20040050117A (ko) | 2002-12-09 | 2002-12-09 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040050117A true KR20040050117A (ko) | 2004-06-16 |
Family
ID=37344351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020077702A KR20040050117A (ko) | 2002-12-09 | 2002-12-09 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040050117A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2757539C1 (ru) * | 2021-01-19 | 2021-10-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления мелкозалегающих переходов |
-
2002
- 2002-12-09 KR KR1020020077702A patent/KR20040050117A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2757539C1 (ru) * | 2021-01-19 | 2021-10-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления мелкозалегающих переходов |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100410574B1 (ko) | 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 | |
| KR19980029024A (ko) | 모스펫 및 그 제조방법 | |
| KR100574172B1 (ko) | 반도체 소자의 제조방법 | |
| KR100475538B1 (ko) | 반도체 소자의 제조방법 | |
| KR20040050117A (ko) | 반도체 소자의 제조 방법 | |
| KR100908387B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101024639B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100940438B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100588784B1 (ko) | 반도체 소자 제조방법 | |
| KR100588787B1 (ko) | 반도체 소자 제조방법 | |
| KR100740780B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100561977B1 (ko) | 반도체 소자 제조 방법 | |
| KR101051954B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR100572212B1 (ko) | 반도체 소자 제조 방법 | |
| KR101016337B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100588785B1 (ko) | 반도체 소자 제조 방법 | |
| KR20000046960A (ko) | 반도체장치의 트랜지스터 제조방법 | |
| KR100546812B1 (ko) | 반도체 소자 제조방법 | |
| KR101024637B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010057381A (ko) | 반도체 소자의 제조 방법 | |
| KR100600253B1 (ko) | 반도체 소자 제조 방법 | |
| KR100778862B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20030001755A (ko) | 반도체 소자의 트랜지스터 형성 방법 | |
| KR20050072352A (ko) | 트랜지스터 제조 방법 | |
| KR19990039346A (ko) | 모스 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |