KR101051954B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 형성방법을 개시한다. 피모스 영역 및 엔모스 영역을 갖는 반도체 기판 상에 게이트 산화막 및 게이트 폴리막을 차례로 형성하는 단계와, 상기 엔모스 영역의 게이트 폴리막 표면 내에 불순물을 주입하는 단계와, 상기 피모스 영역의 게이트 폴리막 표면 내에 보론(B)을 이온 주입하는 단계와, 상기 게이트 폴리막 및 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측 기판 표면 내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측 면에 스페이서를 형성하는 단계와, 상기 게이트 전극 및 스페이서를 포함한 게이트 전극의 양측 기판 면에 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계 및 상기 게이트 전극 및 소오스/드레인 영역의 불순물이 활성화 되도록 어닐링을 실시하는 단계를 포함한다. 본 발명에 따르면, 게이트 폴리막의 두께를 그대로 유지하면서, 피모스 영역에 프리 도핑을 실시함으로써 피모스 게이트의 도핑 농도를 높힐 수 있다. 이에 따라, 쇼트 채널 이펙트(short channel effect)에 대한 마진(margin)을 확보할 수 있고, 오프(off) 대비 온 커런트(on current) 특성을 향상시킬 수 있다.
Description
도 1a 및 도 1b는 일반적인 급속 열처리 방법과 이보다 빠른 승온 및 강온 속도를 가지는 스파이크 급속 열처리 방법을 적용하였을때의 피모스의 기판 영역에서의 보론 프로파일(B profile) 및 도핑(doping) 효율 특성을 도시한 그래프이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21: 반도체 기판 22: 소자분리막
23: 게이트 산화막 24: 게이트 폴리막
25: 제1감광막 패턴 26: 제2감광막 패턴
27: 게이트 전극 28: LDD 영역
29: 스페이서 30: 제3감광막 패턴
31: 소오스/드레인
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 보다 상세하게는, 게이트 선폭이 작은 고집적 디바이스 제조를 위한 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
반도체 장치의 고집적도 추세에 맞추어 반도체 장치를 구성하는 소자들의 사이즈가 지속적으로 축소되어 왔고 현재는 트랜지스터의 채널 사이즈가 0.25㎛ technology 이하의 딥 서브-미크론(deep sub-micron) 영역으로까지 축소되고 있다.이에 따라, 반도체소자의 고속화를 실현하기 위해 폴리 게이트 사이즈의 축소와 게이트 산화막 두께의 축소도 급속히 진행되어 왔다.
통상적으로 게이트 식각 후 셀프 얼라인된 게이트 영역 및 소오스/드레인 영역을 동시에 도핑시키는 방법을 주로 사용하여 왔으며, 상기한 방법은 공정 단순화를 기할 수 있는 우수한 기술이었다.
그러나, 상기 게이트 및 소오스/드레인 영역을 동시에 도핑 시키는 방법을 사용함에 따라 기판에서 셀로우 정션(shallow junction)을 유지하면서 동시에 게이트를 완전히 도핑시키기 위해서는 게이트 폴리막의 두께가 충분히 얇아져야한다. 하지만, 게이트 폴리 두께가 얇아질 경우, 엔모스의 오프(off) 대비 온 커런트(on current) 특성이 열화되는 문제가 발생한다.
따라서, 게이트 두께를 온 커런트 특성이 열화되지 않도록 유지하여야 하며, 상기한 상태에서 게이트의 도핑을 완벽하게 하면서 동시에 소오스/드레인 셀로우 정션을 유지하기 위해서는 소오스/드레인 이온주입 이전에 게이트를 후속 열공정을 고려하여 미리 특정 깊이에 소정의 이온을 주입하는 프리 도핑(predoping)이 필요 하다.
한편, 상기한 프리 도핑은 도판트(dopant)의 확산(diffusion) 속도가 상대적으로 늦은 엔모스(nMOS)에 대해서는 적용할 수 있으나, 보론(B)의 게이트 산화막을 통한 페네트레이션(penetration) 현상으로 피모스(pMOS) 도판트에 대해서는 일반적으로는 적용되고 있지 않다.
그렇지만, 상기한 바와 같이 게이트 폴리막의 두께가 상대적으로 천천히 낮아지고 소오스/드레인 영역에서의 울트라 셀로우 정션(ultra shallow junction) 구현을 위해 상대적으로 서멀 버짓(thermal buget)이 작은 스파이크 급속 열처리 공정(spike RTP) 등의 열공정들을 채택하면서는 피모스의 도핑 효율이 떨어지는 문제가 발생하게 된다.
도 1a 및 도 1b는 일반적인 급속 열처리 방법과 이보다 빠른 승온 및 강온 속도를 가지는 스파이크 급속 열처리 방법을 적용하였을때의 피모스의 기판 영역에서의 보론 프로파일(B profile) 및 도핑(doping) 효율 특성을 도시한 그래프이다.
도 1a는 기판에서의 보론 프로파일 및 면저항 특성을 나타내었다. 여기서, 스파이크 급속 열처리 방법 적용시 정션의 깊이는 유사하나 면저항 특성이 우수함을 알 수 있다.
따라서, 피모스 쪽의 숏 채널(short channel) 문제(roll off) 및 Ion/Ioff 전류 특성 향상을 위하여 확산(diffusion)은 억제하면서 액티베이션(activation) 효율은 올리기 위한 방법으로 일반적인 급속 열처리(Rapid thermal Annealing) 대신 스파이크 급속 열처리 방법을 사용할 수 있다.
그러나, 도 1b에 도시한 바와 같이, 게이트 전극의 도핑 효율(efficiency)은 일반적인 급속 열처리 방법에 비해 스파이크 급속 열처리 방법이 떨어짐을 알 수 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로써, 게이트 폴리막의 두께를 어느 정도 두껍게 유지하면서 쇼트 채널 이펙트(short channel effect)를 방지하고, 오프(off) 대비 온 커런트(on current) 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 피모스 영역 및 엔모스 영역을 갖는 반도체 기판 상에 게이트 산화막 및 게이트 폴리막을 차례로 형성하는 단계; 상기 엔모스 영역의 게이트 폴리막 표면 내에 불순물을 주입하는 단계; 상기 피모스 영역의 게이트 폴리막 표면 내에 보론(B)을 이온 주입하는 단계; 상기 게이트 폴리막 및 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측 면에 스페이서를 형성하는 단계; 상기 게이트 전극 및 스페이서를 포함한 게이트 전극의 양측 기판 면에 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극 및 소오스/드레인 영역의 불순물이 활성화 되도록 어닐링을 실시하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법을 제공한 다.
여기서, 상기 피모스 영역의 게이트 폴리막 표면 내에 보론(B)을 이온 주입하는 단계 전, 그리고, 상기 엔모스 영역의 게이트 폴리막 표면 내에 불순물을 주입하는 단계 후, 상기 엔모스 영역에 불순물 주입시 이온 주입 데미지에 의한 상기 게이트 폴리막 및 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계에서 발생하는 이상 식각을 방지하도록 어닐링을 실시하는 단계를 더 포함하며, 상기 이상 식각을 방지하기 위한 어닐링은 700~1000℃의 온도에서 1분 이내의 시간 동안 실시한다.
또한, 피모스 영역의 보론 이온 주입은 B+나, BF2+ 이온으로 3~10Kev의 에너지로 5e14~1e16/㎠ 도오즈(dose) 범위에서 행해진다.
그리고, 상기 게이트 전극의 양측 기판 표면 내에 LDD 영역을 형성하는 단계 전, 그리고, 상기 게이트 폴리막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계 후, 게이트 전극을 열처리하는 단계를 더 포함하며, 상기 열처리는 게이트 전극을 700~950℃의 온도에서 퍼니스 산화(funace oxidation) 방법 또는 600~700℃의 저온에서 산화후 800~950℃의 온도로 1분 이내로 급속 열처리하는 2단계 열처리 방법으로 재산화(reoxidation)시킨다.
또한, 상기 LDD 영역의 형성에서 피모스 영역의 LDD 형성은 B+ 또는 BF2+ 이온을 0.2~10Kev의 에너지로 1e14~3e15/㎠ 도오즈(dose) 범위에서 이온주입을 통하여 이루어진다.
그리고, 상기 소오스/드레인 영역의 형성에서 피모스 영역의 소오스/드레인 의 형성은 B+ 또는 BF2+ 이온을 3~10Kev의 에너지로 5e14~1e16/㎠ 도오즈(dose) 범위에서 이온 주입하여 이루어진다.
또한, 상기 게이트 전극 및 소오스/드레인 영역에 이온 주입된 불순물을 활성화시키기 위한 어닐링은 100℃/s 이상의 램프-업(ramp-up), 50℃ 이상의 램프-다운(ramp-down) 속도를 유지하면서 950~1150℃의 스파이크 급속 열처리(spike RTA) 방법을 사용하여, N2 또는 100ppm 이하의 O2가 포함된 N2 분위기에서 진행하거나 일반적인 RTA 방법을 사용하여 950~1100℃의 온도에서 N2 가스 분위기에서 1분 이내로 진행한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 트랜지스터 형성방법에 대해서 상세하게 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 공지의 공정에 따라 소자분리막(22) 형성과 웰(Well: 미도시) 및 채널 형성을 위한 이온주입을 수행한 반도체 기판(21) 상에 게이트 산화막(23)을 형성하고, 상기 게이트 산화막 상에 게이트 폴리막(24)을 1000~2500Å의 두께로 증착한다.
다음으로, 상기 게이트 폴리막(24) 상에 감광막을 증착하고, 이를 노광 및 현상하여 엔모스가 형성될 영역을 노출시키는 제1감광막 패턴(25)을 형성한다. 이어서, 상기 제1감광막 패턴(25)을 이온 주입 장벽으로 이용하여 엔모스가 형성될 영역에 불순물을 이온주입한다.
도 2b를 참조하면, 상기 이온주입된 불순물에 의한 이온주입 데미지(damage)에 기인한 후속 게이트 식각시 이상(異象) 식각을 막기 위하여 어닐링을 실시한다. 여기서, 상기 어닐링은 700~1000℃의 온도에서 1분 이내의 시간 동안 실시한다.
이어서, 상기 제1감광막 패턴을 스트립 공정을 통해 제거한다. 그런 다음, 상기 게이트 폴리막(24) 상에 감광막을 도포하고, 이를 노광 및 현상하여 피모스가 형성될 영역을 노출시키는 제2감광막 패턴(26)을 형성한다.
계속해서, 상기 제2감광막 패턴을 이온 주입 장벽으로 이용하여 피모스가 형성될 영역에 불순물을 이온주입한다. 여기서, 상기 불순물은 B+나, BF2+ 이온으로 3~10Kev의 에너지로 5e14~1e16/㎠ 도오즈(dose) 범위에서 이온 주입한다.
여기서, 상기 보론(B) 이온이 열에 민감하게 반응해서 확산(diffusion)하여 엔모스와 피모스간 상호 카운터 도핑(counter-doping)될 수 있으므로, 이를 방지하기 위해서 상기 엔모스 영역의 어닐링 이후에 이온주입한다.
또한, 보론(B) 이온주입의 경우 엔모스 도판트에 비해 상대적으로 이온주입 데미지(damage)가 작아서 이상 식각이 발생할 가능성이 적다.
그리고, 상기 B+나, BF2+ 이온주입 전 후속 열(Thermal)에 의한 보론의 확산을 억제하기 위해 선택적으로 질소(N) 이온을 먼저 이온주입 할 수 있다. 이때, 질소 이온은 보론(B) 이온의 깊이 보다 깊게 이온 주입하여야 하며, N+ 혹은 N2+ 이온 형태로, 5~30KeV의 에너지에서 3e14~5e15㎠ 도오즈 범위로 이온 주입한다.
도 2c를 참조하면, 상기 제2감광막 패턴을 스트립 공정을 통해 제거한다. 이 어서, 상기 게이트 폴리막(24) 및 게이트 산화막을 선택적으로 제거하여 게이트 폴리막(24) 및 게이트 산화막(23)으로 이루어진 게이트 전극(27)을 형성한다. 그런 다음, 상기 게이트 전극을 형성하기 위한 식각 공정시 발생되는 게이트 산화막의 측면 식각 데미지를 회복하기 위하여 재산화(reoxidation)를 실시한다.
여기서, 상기 열처리는 700~950℃의 온도에서 퍼니스 산화(funace oxidation) 방법 또는 600~700℃의 저온에서 산화를 실시하고, 이어서, 800~950℃의 온도로 1분 이내로 RTP 어닐링하는 2단계 RTP 어닐링 방법을 사용할 수 있다.
도 2d를 참조하면, 상기 게이트 전극(27)의 양측 기판 표면 내에 저농도 불순물을 이온주입하여 LDD(low doped drain:28) 영역을 형성하고, 기판 전면을 세정한다.
여기서, 상기 LDD 영역의 형성은 엔모스 영역 및 피모스 영역을 각각 감광막 패턴을 이온 주입 마스크로 이용하여 진행한다. 이때, 피모스 영역의 LDD 형성은 B+ 또는 BF2+ 이온을 0.2~10Kev의 에너지로 1e14~3e15/㎠ 도오즈(dose) 범위에서 이온주입을 통하여 이루어진다.
다음으로, 상기 게이트 전극을 포함한 기판 전면상에 절연막을 증착하고, 이를 블랭킷 식각하여 게이트 전극 양측벽에 스페이서(29)를 형성한다.
도 2e를 참조하면, 상기 스페이서(29)를 포함한 게이트 전극을 덮도록 감광막을 도포하고, 이를 노광 및 현상하여 엔모스 영역의 게이트 전극(27) 및 기판(21)을 노출시키는 제3감광막 패턴(30)을 형성한다.
이어서, 상기 엔모스 영역의 스페이서를 포함한 게이트 전극의 양측 기판 표 면 내에 고농도 불순물을 이온 주입하여 소오스/드레인(31)을 형성한다. 이때, 게이트 전극도 추가로 이온 주입이 이루어진다.
도 2f를 참조하면, 상기 제3감광막 패턴을 스트립 공정을 통해 제거하고, 그런 다음, 상기 스페이서를 포함한 게이트 전극을 덮도록 감광막을 도포하고, 이를 노광 및 현상하여 피모스 영역의 게이트 전극 및 기판을 노출시키는 제4감광막 패턴(32)을 형성한다. 이어서, 상기 피모스 게이트 전극(27) 및 게이트 전극(27)의 양측 기판(21) 표면 내에 고농도 불순물을 이온 주입하여 소오스/드레인(31)을 형성한다. 여기서, 상기 이온 주입은 B+ 또는 BF2+ 이온을 3~10Kev의 에너지로 5e14~1e16/㎠ 도오즈(dose) 범위에서 수행한다.
계속해서, 상기 엔모스 및 피모스 영역의 소오스/드레인 영역에 이온주입된 불순물을 활성화시키기 위하여 어닐링을 실시한다. 이때, 상기한 어닐링은 100℃/s 이상의 램프-업(ramp-up), 50℃ 이상의 램프-다운(ramp-down) 속도를 유지하면서 950~1150℃의 스파이크 급속 열처리(spike RTA) 방법을 사용하여, N2 또는 100ppm 이하의 O2가 포함된 N2 분위기에서 진행한다.
혹은, 상기 어닐링은 일반적인 RTA 방법을 사용하여 950~1100℃의 온도에서 N2 가스 분위기에서 1분 이내로 진행할 수 있다.
또한, 상기 어닐링을 실시하기 전, 도펀트(dopant)의 아웃가스(outgas)가 발생하는 것을 방지하기 위하여 절연막을 증착한후 어닐링을 수행할 수 있으며, 또한 저온 산화처리 수행후, 스파이크 어닐링을 실시하는 2단계 어닐링 방법을 사용할 수도 있다.
통상의 스파이크 어닐링을 통한 게이트 전극의 도핑 효율이 떨어지는 것을 보완하며, 본 발명에서는 게이트 폴리막의 두께를 현재 정도에서 유지하면서, 쇼트 채널 이펙트 및 오프 대비 온 커런트 특성 향상을 위해 피모스의 게이트 폴리막 영역에도 프리도핑을 실시함으로써, 정션을 더욱 셀로우 하게 하면서, 게이트는 보다 완전히 도핑 시킬수 있다.
또한, 본 발명은 보론이 온도에 민감하게 반응하여 거동하므로, 엔모스 영역의 게이트의 불순물을 활성화시키기 위한 어닐링을 실시한 후, 피모스 영역에 보론을 이온주입시킨다.
이상에서와 같이, 본 발명에 따르면, 게이트 폴리막의 두께를 그대로 유지하면서, 피모스 영역에 프리 도핑을 실시함으로써 피모스 게이트의 도핑 농도를 높힐 수 있다. 이에 따라, 쇼트 채널 이펙트(short channel effect)에 대한 마진(margin)을 확보할 수 있고, 오프(off) 대비 온 커런트(on current) 특성을 향상시킬 수 있다.
따라서, 트랜지스터 공정의 신뢰성 및 트랜지스터 소자의 신뢰성을 확보할 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
Claims (9)
- 피모스 영역 및 엔모스 영역을 갖는 반도체 기판 상에 게이트 산화막 및 게이트 폴리막을 차례로 형성하는 단계;상기 엔모스 영역의 게이트 폴리막 표면 내에 불순물을 주입하는 단계;어닐링을 실시하는 단계;상기 피모스 영역의 게이트 폴리막 표면 내에 보론(B)을 이온 주입하는 단계;상기 게이트 폴리막 및 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측 기판 표면 내에 LDD 영역을 형성하는 단계;상기 게이트 전극의 양측 면에 스페이서를 형성하는 단계;상기 게이트 전극 및 스페이서를 포함한 게이트 전극의 양측 기판 면에 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 전극 및 소오스/드레인 영역의 불순물이 활성화 되도록 어닐링을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 삭제
- 제 1 항에 있어서, 상기 어닐링은 700~1000℃의 온도에서 1분 이내의 시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, 피모스 영역의 보론 이온 주입은 B+나, BF2+ 이온으로 3~10Kev의 에너지로 5e14~1e16/㎠ 도오즈(dose) 범위에서 행해지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 게이트 전극의 양측 기판 표면 내에 LDD 영역을 형성하는 단계 전, 그리고, 상기 게이트 폴리막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계 후, 게이트 전극을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법
- 제 5항에 있어서, 상기 열처리는 게이트 전극을 700~950℃의 온도에서 퍼니스 산화(funace oxidation) 방법 또는 600~700℃의 저온에서 산화후 800~950℃의 온도로 1분 이내로 급속 열처리하는 2단계 열처리 방법으로 재산화(reoxidation)시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 LDD 영역의 형성에서 피모스 영역의 LDD 형성은 B+ 또는 BF2+ 이온을 0.2~10Kev의 에너지로 1e14~3e15/㎠ 도오즈(dose) 범위에서 이온주입을 통하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 소오스/드레인 영역의 형성에서 피모스 영역의 소오스/드레인의 형성은 B+ 또는 BF2+ 이온을 3~10Kev의 에너지로 5e14~1e16/㎠ 도오즈(dose) 범위에서 이온 주입하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 게이트 전극 및 소오스/드레인 영역에 이온 주입된 불순물을 활성화시키기 위한 어닐링은 100℃/s 이상의 램프-업(ramp-up), 50℃ 이상의 램프-다운(ramp-down) 속도를 유지하면서 950~1150℃의 스파이크 급속 열처리(spike RTA) 방법을 사용하여, N2 또는 100ppm 이하의 O2가 포함된 N2 분위기에서 진행하거나 일반적인 RTA 방법을 사용하여 950~1100℃의 온도에서 N2 가스 분위기에서 1분 이내로 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040007515A KR101051954B1 (ko) | 2004-02-05 | 2004-02-05 | 반도체 소자의 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040007515A KR101051954B1 (ko) | 2004-02-05 | 2004-02-05 | 반도체 소자의 트랜지스터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050079334A KR20050079334A (ko) | 2005-08-10 |
| KR101051954B1 true KR101051954B1 (ko) | 2011-07-26 |
Family
ID=37266290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040007515A KR101051954B1 (ko) | 2004-02-05 | 2004-02-05 | 반도체 소자의 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101051954B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100703840B1 (ko) * | 2006-02-28 | 2007-04-09 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
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|---|---|
| KR20050079334A (ko) | 2005-08-10 |
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